DE102016100004B4 - Optisch identifizierbare Testhalbleiterstruktur und Herstellungsverfahren - Google Patents

Optisch identifizierbare Testhalbleiterstruktur und Herstellungsverfahren Download PDF

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Abstract

Integrierter Chip (100), umfassend:
ein Halbleitersubstrat (102),
eine Testleitungsbuchstabenstruktur (104), die über dem Halbleitersubstrat (102) angeordnet ist und einen oder mehrere Gräben (108) aufweist, die sich vertikal zwischen einer oberen Fläche (104u) der Testleitungsbuchstabenstruktur (104) und einer unteren Fläche (104l) der Testleitungsbuchstabenstruktur (104) erstrecken, und
eine leitfähige Testleitung (308), die über dem Halbleitersubstrat (102) an einer Position angeordnet ist, die zu der Testleitungsbuchstabenstruktur (104) benachbart ist, wobei die leitfähige Testleitung (308) eingerichtet ist, ein elektrisches Testsignal von einem Wafer-Prober zu empfangen,
wobei der eine oder die mehreren Gräben (108) innerhalb der Testleitungsbuchstabenstruktur (104) angeordnet sind, um eine Öffnung in der oberen Fläche (104u) der Testleitungsstruktur (104) zu bilden, wobei die Öffnung eine Form eines alphanumerischen Testleitungsidentifizierungszeichens (106) aufweist,
wobei das Testleitungsidentifizierungszeichen (106) eine Form aufweist, die es ermöglicht, dass die Testleitung (104) durch den Wafer-Prober optisch identifiziert wird.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Heutige integrierte Chips umfassen Millionen oder Milliarden von Halbleitervorrichtungen, die auf einem Halbleitersubstrat (z.B. einem Siliziumsubstrat) ausgebildet werden. Vor dem Häusen des Halbleitersubstrats werden die Halbleitervorrichtungen auf dem Substrat auf Funktionsdefekte geprüft. Zum Beispiel ist ein Waferakzeptanztest (WAT) ein elektrischer Test, bei dem ein Wafer-Prober elektrische Signaltestmuster an die Halbleitervorrichtungen sendet. Die elektrischen Signaltestmuster überprüfen die Funktionsweise der Halbleitervorrichtungen und identifizieren Vorrichtungen, die den Designvorgaben nicht entsprechen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 A bis 1C veranschaulichen einige Ausführungsformen eines integrierten Chips, der einen Testleitungsidentifizierungszeichen umfasst, das einen oder mehreren Gräben aufweist, die innerhalb einer Testleitungsbuchstabenstruktur angeordnet sind.
    • 2a bis 2c veranschaulichen Draufsichten auf einige alternative Ausführungsformen von Testleitungsbuchstaben, die Dummy-Strukturen aufweisen, welche innerhalb eines Testleitungsidentifizierungszeichens angeordnet sind.
    • 3 veranschaulicht ein Blockdiagramm einiger zusätzlicher Ausführungsformen eines integrierten Chips, der ein eingebettetes System mit Testleitungsbuchstaben aufweist.
    • 4 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips, der eine Testleitungsbuchstabenstruktur aufweist.
    • 5 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips, der einen Testleitungsbuchstabenbereich mit einem oder mehreren Testleitungsbuchstaben, einen eingebetteten Flash-Speicherbereich und einen Logikbereich aufweist.
    • 6 bis 16 veranschaulichen einige Ausführungsformen von Querschnittsansichten, die ein Verfahren zum Ausbilden eines Testleitungsbuchstabens für einen integrierten Chip, der einen eingebetteten Flash-Speicher aufweist, darstellen.
    • 17 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Ausbilden eines Testleitungsbuchstaben, der Gräben aufweist, die innerhalb eines Testleitungsidentifizierungszeichens angeordnet sind.
    • 18 veranschaulicht ein Ablaufdiagramm einiger zusätzlicher Ausführungsformen eines Verfahrens zum Ausbilden eines Testleitungsbuchstabens für einen integrierten Chip, der einen eingebetteten Flash-Speicher aufweist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Integrierte Chips umfassen oft leitfähige Testleitungen, die derart ausgelegt sind, dass sie elektrische Testsignale von einem Wafer-Prober empfangen und die elektrischen Testsignale an verschiedene Abschnitte eines integrierten Chips liefern, um seine Funktionsweise zu testen. Zum Beispiel können Nadeln eines Wafer-Probers eine Testleitung physisch kontaktieren, um ein elektrisches Testsignal an die Testleitung bereitzustellen. Die Testleitung liefert das elektrische Testsignal an Vorrichtungen auf dem integrierten Chip, so dass Tests an den Vorrichtungen bei Herstellungszwischenstufen durchgeführt werden können. Dies ermöglicht eine genaue Charakterisierung eines Fertigungsprozesses, so dass Probleme schnell identifiziert und gelöst werden können. Es ermöglicht außerdem, dass schadhafte Wafer früh in dem Fertigungsprozess ausrangiert werden, so dass der Fertigungsdurchsatz verbessert werden kann.
  • Testleitungsbuchstaben (z.B. alphanumerische Zeichen) können auf einem Substrat angeordnet werden und zum Identifizieren von Testleitungen verwendet werden. In eingebetteten Systemen können Testleitungsbuchstaben, die nach außen von einem Substrat als ein positives Relief hervorstehen, vor High-k-Metallgate-Prozessen, die zum Ausbilden von High-k-Metallgate-Transistoren verwendet werden, ausgebildet werden. Um die Testleitungsbuchstaben vor den High-k-Metallgate-Prozessen zu schützen, kann eine Schutzschicht über den Testleitungsbuchstaben ausgebildet werden. Es wurde jedoch eingesehen, dass derartige Testleitungsbuchstaben eine Topografie aufweisen, die verursachen kann, dass die Schutzschicht unerwünschte Rückstände von den High-k-Metallgate-Prozessen einsammeln kann. Wenn derartige Rückstände in einem Werkzeug zur anschließenden Verarbeitung (z.B. einem Werkzeug zum chemisch-mechanischen Polieren) entfernt werden, können die Rückstände das Verarbeitungswerkzeug verunreinigen, wodurch Wafer, bei denen das Verarbeitungswerkzeug verwendet wird, jedoch der High-k-Metallgateprozess nicht eingesetzt wird, beschädigt werden.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung ein Substrat, das Testleitungsbuchstaben aufweist, welche zum Identifizieren einer Testleitung auf einem integrierten Chip verwendet werden, während eine Kontamination von High-k-Metallgate-Prozessen vermieden wird, und ein Verfahren zum Ausbilden von diesem. In einigen Ausführungsformen umfasst das Substrat ein Halbleitersubstrat. Eine Testleitungsbuchstabenstruktur wird über dem Halbleitersubstrat angeordnet und weist einen oder mehrere Gräben auf, die sich vertikal zwischen einer oberen Fläche der Testbuchstabenstruktur und einer unteren Fläche der Testleitungsbuchstabenstruktur erstrecken. Der eine oder die mehreren Gräben werden innerhalb der Testleitungsbuchstabenstruktur derart angeordnet, dass sie eine Öffnung in der oberen Fläche der Testleitungsstruktur bilden, die eine Form eines alphanumerischen Zeichens aufweist. Indem der Testleitungsbuchstabe durch Gräben statt durch ein positives Relief (d.h. Hügel) definiert wird, kann eine Topografie einer über der Testleitungsbuchstabenstruktur liegenden Schutzschicht gleichmäßiger gestaltet werden und eine Kontamination durch High-k-Metallgate-Prozesse kann vermieden werden.
  • 1A veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips 100, der ein Testleitungsidentifizierungszeichen umfasst, welches einen oder mehrere innerhalb einer Testleitungsbuchstabenstruktur angeordnete Gräben aufweist.
  • Der integrierte Chip 100 umfasst ein Halbleitersubstrat 102. Eine Testleitungsbuchstabenstruktur 104 wird über dem Halbleitersubstrat 102 angeordnet. Die Testleitungsbuchstabenstruktur 104 umfasst einen oder mehrere Gräben 108, die sich vertikal zwischen einer oberen Fläche 104u der Testleitungsbuchstabenstruktur 104 und einer unteren Fläche 1041 der Testleitungsbuchstabenstruktur 104 erstrecken. Die Anordnung des einen oder der mehreren Gräben 108 definiert eine Öffnung innerhalb der Testleitungsbuchstabenstruktur 104 in Form des Testleitungsidentifizierungszeichens 106 (z.B. in Form eines alphanumerischen Zeichens). Mit anderen Worten werden der eine oder die mehreren Gräben 108 in einem Muster angeordnet, das bei Betrachtung von oben horizontal ein Testleitungsidentifizierungszeichen 106 bildet (dargestellt in 1B).
  • In einigen Ausführungsformen werden mehrere Dummy-Strukturen 110 zwischen Seitenwänden 108s des einen oder der mehreren Gräben 108 angeordnet, so dass die mehreren Dummy-Strukturen 110 innerhalb einer Außenbegrenzung des Testleitungsidentifizierungszeichens 106 angeordnet werden. In einigen Ausführungsformen können die Dummy-Strukturen 110 eine Höhe h aufweisen, die im Wesentlichen einer Höhe der Testleitungsbuchstabenstruktur 104 gleich ist.
  • Während der Fertigung ermöglichen die Dummy-Strukturen 110 es, dass eine über der Testleitungsbuchstabenstruktur 104 liegende Schutzschicht (die zum Schützen des Testleitungsidentifizierungszeichens verwendet wird, während andere Bereiche eines integrierten Chips bearbeitet werden) eine verhältnismäßig gleichmäßige Topografie aufweist. Dies kommt daher, dass eine kleine Größe der Öffnungen des einen oder der mehren Gräben 108 verhindert, dass sich große Aussparungen in einer oberen Fläche der Schutzschicht bilden. Wenn die Schutzschicht anschließend geätzt wird, wird sie keine Aussparungen in der Testleitungsbuchstabenstruktur 104 bilden, die Rückstände von High-k-Metallgate-Prozessen (z.B. eines High-k-Dielektrikums- und/oder eines Metallgatematerials) einfangen können, wodurch eine High-k-Kontamination gemildert wird.
  • 1B veranschaulicht eine Draufsicht 112 auf einige Ausführungsformen des integrierten Chips von 1A, der ein Testleitungsidentifizierungszeichen umfasst.
  • Wie in der Draufsicht 112 dargestellt, umfasst der integrierte Chip ein Testleitungsidentifizierungszeichen 106, das innerhalb einer Testleitungsbuchstabenstruktur 104 angeordnet ist. Das Testleitungsidentifizierungszeichen 106 umfasst einen oder mehrere Gräben 108, die sich in die Testleitungsbuchstabenstruktur 104 derart erstrecken, dass sie eine Öffnung in einer oberen Fläche der Testleitungsbuchstabenstruktur 104 bilden, die eine Form des Testleitungsidentifizierungszeichens 106 aufweist. Das Testleitungsidentifizierungszeichen 106 wird derart ausgelegt, dass es eine Form aufweist, die es ermöglicht, dass eine entsprechende Testleitung durch einen Wafer-Prober optisch identifiziert wird. In einigen Ausführungsformen kann das Testleitungsidentifizierungszeichen 106 einen Testleitungsbuchstaben umfassen, der eine Form eines alphanumerischen Zeichens aufweist. Zum Beispiel kann das Testleitungsidentifizierungszeichen 106 einen Buchstaben, wie z.B. ein ‚T‘, ein ‚L‘ oder ein ‚X‘, oder eine Zahl, wie z.B. „1“ oder „2“, umfassen. In einigen Ausführungsformen kann das Testleitungsidentifizierungszeichen 106 ein Zeichen umfassen, das im Wesentlichen senkrechte Abschnitte aufweist.
  • Mehrere Dummy-Strukturen 110 werden innerhalb des Testleitungsidentifizierungszeichens 106 an einer Position zwischen Seitenwänden des einen oder der mehreren Gräben 108 (d.h. innerhalb einer Außenbegrenzung des Testleitungsidentifizierungszeichens 106) angeordnet. In einigen Ausführungsformen können die mehreren Dummy-Strukturen 110 längliche Formen umfassen, die sich in erster horizontaler Richtung entlang einer größeren Länge erstrecken als in zweiter horizontaler Richtung. In einigen Ausführungsformen können die mehreren Dummy-Strukturen 110 gleichmäßig entlang der zweiten horizontalen Richtung beabstandet sein.
  • In einigen Ausführungsformen sind die mehreren Dummy-Strukturen 110 von Innenseitenwänden 108s des einen oder der mehreren Gräben 108 getrennt. In anderen Ausführungsformen kann/können eine oder einige der mehreren Dummy-Strukturen 110 mit einer oder mehreren Innenseitenwänden 108s des einen oder der mehreren Gräben 108 in Kontakt stehen. In einigen Ausführungsformen werden die mehreren Dummy-Strukturen 110 derart angeordnet, dass der eine oder die mehreren Gräben 108 eine zusammenhängende Öffnung innerhalb der Testleitungsbuchstabenstruktur 104 umfassen, die eine Form des Testleitungsidentifizierungszeichens 106 aufweist. In anderen Ausführungsformen werden die mehreren Dummy-Strukturen 110 derart angeordnet, dass sie sich zwischen den Seitenwänden des einen oder der mehreren Gräben 108 erstrecken, so dass das Testleitungsidentifizierungszeichen 106 von mehr als einem Graben gebildet wird.
  • 1C veranschaulicht eine dreidimensionale Ansicht 114 einiger Ausführungsformen des integrierten Chips von 1A, der ein Testleitungsidentifizierungszeichen umfasst.
  • 2A bis 2C veranschaulichen Draufsichten auf einige alternative Ausführungsformen von Dummy-Strukturen, die innerhalb eines Testleitungsidentifizierungszeichens, das einen alphanumerischen Testleitungsbuchstaben umfasst, angeordnet sind. Obwohl die Dummy-Strukturen derart dargestellt sind, dass sie bestimmte Formen aufweisen, versteht es sich, dass die Dummy-Strukturen nicht auf die in 2A bis 2C dargestellten Formen beschränkt sind. Vielmehr können die Dummy-Formen verschiedene Formen (z.B. kreisförmige, dreieckige usw.) aufweisen.
  • 2A zeigt eine Draufsicht 200 auf einen Testleitungsbuchstaben 202, der mehrere quadratische Dummy-Strukturen 206 aufweist. Die mehreren quadratischen Dummy-Strukturen 206 sind innerhalb eines Grabens 204 angeordnet, der eine zusammenhängende Öffnung in einer Testleitungsbuchstabenstruktur 104 bildet. In einigen Ausführungsformen können die mehreren quadratischen Dummy-Strukturen 206 gleichmäßig entlang einer ersten Richtung 203 und entlang einer zweiten Richtung 205, die zu der ersten Richtung 203 senkrecht ist, beabstandet sein.
  • 2B zeigt eine Draufsicht 208 auf einen Testleitungsbuchstaben 210, der mehrere längliche Dummy-Strukturen 214 aufweist. Die mehreren länglichen Dummy-Strukturen 214 sind innerhalb eines Grabens 212 angeordnet, der eine zusammenhängende Öffnung in einer Testleitungsbuchstabenstruktur 104 bildet. In einigen Ausführungsformen erstrecken sich die mehreren länglichen Dummy-Strukturen 214 entlang einer größeren Länge in zweiter Richtung 205 als in erster Richtung 203. In einigen Ausführungsformen können die mehreren länglichen Dummy-Strukturen 214 gleichmäßig entlang der ersten Richtung 203 beabstandet sein.
  • 2C zeigt eine Draufsicht 216 auf einen Testleitungsbuchstaben 218, der mehrere Dummy-Strukturen 222 aufweist. Die mehreren Dummy-Strukturen 222 sind innerhalb eines Grabens 220 angeordnet, der eine zusammenhängende Öffnung bildet, die sich in eine Testleitungsbuchstabenstruktur 104 erstreckt. Die mehreren Dummy-Strukturen 222 stehen mit Seitenwänden des Grabens 220 in Kontakt.
  • 3 veranschaulicht ein Blockdiagramm einiger Ausführungsformen eines integrierten Chips 300, der ein eingebettetes System mit Testleitungsbuchstaben aufweist.
  • Der integrierte Chip 300 umfasst einen eingebetteten Flash-Speicherbereich 302, einen Logikbereich 304 und einen oder mehrere Testleitungsbuchstabenbereiche 306a, 306b. Der eingebettete Flash-Speicherbereich 302 umfasst mehrere Flash-Speicherzellen. In einigen Ausführungsformen können die eingebetteten Flash-Speicherzellen eine oder mehrere Split-Gate-Flash-Speicherzellen umfassen. Der Logikbereich 304 umfasst eine oder mehrere Transistorvorrichtungen. In einigen Ausführungsformen können die eine oder die mehreren Transistorvorrichtungen eine High-k-Metallgate-Transistorvorrichtung umfassen.
  • Der eine oder die mehreren Testleitungsbuchstabenbereiche 306a, 306b umfassen eine Testleitung 308 und einen oder mehrere Testleitungsbuchstaben 310, die innerhalb einer Testleitungsbuchstabenstruktur 311 angeordnet sind. Die Testleitung 308 umfasst eine Leitung aus einem leitfähigen Material (z.B. Kupfer, Aluminium, Wolfram usw.), die derart ausgelegt ist, dass sie ein elektrisches Testsignal (z.B. eine Sequenz von elektrischen Testsignalen) von einem Wafer-Prober empfängt und die elektrischen Testsignale an eine oder mehrere Vorrichtungen (z.B. Transistoren) innerhalb des integrierten Chips 300 übermittelt. In einigen Ausführungsformen können der eine oder die mehreren Testleitungsbuchstaben 310 innerhalb einer zu einer Testleitung 308 benachbarten Testleitungsbuchstabenstruktur 311 angeordnet werden. In einigen Ausführungsformen kann die Testleitungsbuchstabenstruktur 311 näher (d.h. in einem kleinerem Abstand von) einer zugehörigen Testleitung 308 angeordnet werden als jeder anderen über einem Halbleitersubstrat liegenden leitfähigen Verdrahtung.
  • In einigen Ausführungsformen können der eine oder die mehreren Testleitungsbuchstaben 310 eine Sequenz von Testleitungsbuchstaben umfassen. Zum Beispiel kann die Sequenz von Testleitungsbuchstaben mehrere Gräben umfassen, die jeweils eine Form eines Testleitungsidentifizierungszeichens aufweisen. In einigen Ausführungsformen kann die Sequenz von Testleitungsbuchstaben getrennte alphanumerische Zeichen umfassen, die innerhalb einer zusammenhängenden Testleitungsbuchstabenstruktur 311 aufgenommen sind (d.h. die Sequenz-Testleitungsbuchstaben sind durch die zusammenhängende Testleitungsbuchstabenstruktur 311 voneinander getrennt).
  • Der eine oder die mehreren Testleitungsbuchstaben 310 sind derart ausgelegt, dass sie eine entsprechende Testleitung 308 optisch identifizieren. Zum Beispiel kann ein erster Satz von Testleitungsbuchstaben 310a („TL1“) in der Nähe einer ersten Testleitung 308a angeordnet sein, ein zweiter Satz von Testleitungsbuchstaben 310b („TL2“) kann in der Nähe einer zweiten Testleitung 308b angeordnet sein, und ein dritter Satz von Testleitungsbuchstaben 310c („TL3“) kann in der Nähe einer dritten Testleitung 308c angeordnet sein. Der erste Satz von Testleitungsbuchstaben 310a („TL1“) ist zum Identifizieren der ersten Testleitung 308a ausgelegt, der zweite Satz von Testleitungsbuchstaben 310b („TL2“) ist zum Identifizieren der zweiten Testleitung 308b ausgelegt, und der dritte Satz von Testleitungsbuchstaben 310c („TL3“) ist zum Identifizieren der dritten Testleitung 308c ausgelegt. In einigen Ausführungsformen können verschiedene der Testleitungen 308 verwendet werden, um verschiedene Tests an dem integrierten Chip 300 durchzuführen. Zum Beispiel können eine oder mehrere der Testleitungen 308a bis 308c verwendet werden, um einen Waferakzeptanztest (WAT) durchzuführen, während eine andere oder mehrere andere der Testleitungen 308a bis 308c als ein Überwachungspfad verwendet werden können.
  • In einigen Ausführungsformen kann sich der Testleitungsbuchstabenbereich 306a innerhalb eines Ritzrahmens 314 befinden, der zwischen Dies 312a und 312b auf einem Halbleiterwafer angeordnet ist. Der Ritzrahmen 314 wird während des Zersägens (Dicing) des Halbleitersubstrats 316 entfernt, um die Dies 312a und 312b zu vereinzeln. In anderen Ausführungsformen kann sich der Testleitungsbuchstabenbereich 306b innerhalb eines Die 312b an einer Position außerhalb eines Ritzrahmens 314 befinden. In solchen Ausführungsformen ist der Testleitungsbuchstabenbereich 306b auf dem Die 312b vorhanden, nachdem das Vereinzeln (d.h. Zersägen) abgeschlossen wurde. In noch anderen Ausführungsformen (nicht dargestellt) kann der Testleitungsbereich innerhalb einer Fläche des integrierten Chips 300 (z.B. innerhalb des Logikbereichs 304, innerhalb des eingebetteten Flash-Speicherbereichs 302 usw.) integriert sein.
  • 4 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 400, der eine Testleitungsbuchstabenstruktur aufweist.
  • Der integrierte Chip 400 umfasst eine Testleitungsbuchstabenstruktur 401, die eine erste Polysiliziumschicht 402 und eine zweite Polysiliziumschicht 406, die über einem Halbleitersubstrat 102 angeordnet sind, umfasst. Die erste Polysiliziumschicht 402 ist von der zweiten Polysiliziumschicht 406 durch eine dreilagige dielektrische Charge-Trapping-Schicht 404 seitlich getrennt. In einigen Ausführungsformen kann die dreilagige dielektrische Charge-Trapping-Schicht 404 eine ONO-Struktur umfassen, die eine erste Oxidlage 404a, eine Nitridlage 404b, die mit der ersten Oxidlage in Kontakt steht, und eine zweite Oxidlage 404c, die mit der Nitridlage 404b in Kontakt steht, aufweist. In anderen Ausführungsformen kann die dreilagige dielektrische Charge-Trapping-Schicht 404 eine Oxid-Nanokristall-Oxid-Struktur (ONCO-Struktur) umfassen, die eine erste Oxidlage, mehrere mit der ersten Oxidlage in Kontakt stehende Quantenpunkte, und eine zweite Oxidlage, die mit der ersten Oxidlage und den mehreren Quantenpunkten in Kontakt steht, aufweist.
  • In einigen Ausführungsformen kann eine Hartmaskenschicht 408 entlang von Seitenwänden der zweiten Polysiliziumschicht 406 und einer Seitenwand der unter der zweiten Polysiliziumschicht 406 liegenden dreilagigen dielektrischen Charge-Trapping-Schicht 404 angeordnet werden. In einigen Ausführungsformen kann die Hartmaskenschicht 408 ferner an eine obere Fläche der zweiten Polysiliziumschicht 406 angrenzen. In einigen Ausführungsformen kann die Hartmaskenschicht 408 eine Siliziumnitridschicht (SiN-Schicht) umfassen.
  • Ein oder mehrere Gräben 410 sind innerhalb der Testleitungsbuchstabenstruktur 401 angeordnet. Der eine oder die mehreren Gräben 410 bilden eine Öffnung, die eine Form eines Testleitungsbuchstabens 414 aufweist. Der eine oder die mehreren Gräben 410 sind seitlich von der zweiten Polysiliziumschicht 406 und der dreilagigen dielektrischen Charge-Trapping-Schicht 404 durch die Hartmaskenschicht 408 getrennt, so dass der eine oder die mehreren Gräben 410 Seitenwänden aufweisen, die sich entlang der Hartmaskenschicht 408 erstrecken.
  • Mehrere Dummy-Strukturen 412 sind innerhalb des Testleitungsbuchstabens 414 angeordnet. In einigen Ausführungsformen umfassen die mehreren Dummy-Strukturen 412 ein gleiches Material wie die erste Polysiliziumschicht 402. In einigen Ausführungsformen können die mehreren Dummy-Strukturen 412, die erste Polysiliziumschicht 402, die dielektrische Charge-Trapping-Schicht 404 und die zweite Polysiliziumschicht 406 im Wesentlichen plane obere Fläche aufweisen, die vertikal ausgerichtet sind.
  • 5 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 500. Der integrierte Chip 500 umfasst einen eingebetteten Flash-Speicherbereich 302, einen Logikbereich 304 und einen Testleitungsbuchstabenbereich 306 (wie bei dem integrierten Chip 400 beschrieben).
  • Der eingebettete Flash-Speicherbereich 302 umfasst eine oder mehrere Split-Gate-Flash-Speicherzellen 502a, 502b. In einigen Ausführungsformen umfasst der eingebettete Flash-Speicherbereich 302a ein Paar Split-Gate-Flash-Speicherzellen, die eine erste Split-Gate-Flash-Speicherzelle 502a und eine zweite Split-Gate-Flash-Speicherzelle 502b, die eigene Spiegelbilder um eine Symmetrieachse sind, aufweisen. Die Split-Gate-Flash-Speicherzellen 502a, 502b umfassen jeweils eine Steuergateelektrode 504 und eine Selectgateelektrode 508, die seitlich zwischen mehreren innerhalb des Halbleitersubstrats 102 angeordneten Source-/Draingebieten 510 angeordnet sind. Eine Gatedielektrikumsschicht 512 ist vertikal zwischen dem Halbleitersubstrat 102 und der Steuergateelektrode 504 angeordnet. Die Steuergateelektrode 504 ist seitlich von der Selectgateelektrode 508 durch eine zusätzliche dreilagige dielektrische Charge-Trapping-Schicht 506 (z.B. eine ONO-Schicht) getrennt, die eine ‚L‘-Form aufweist, welche eine seitliche Komponente und eine von der seitlichen Komponente hervorstehende vertikale Komponente umfasst. Die seitliche Komponente der zusätzlichen dreilagigen dielektrischen Charge-Trapping-Schicht 506 trennt vertikal die Steuergateelektrode 504 von dem Halbleitersubstrat 102.
  • Seitenwandspacer 514 werden entlang von Seitenwänden der Steuergateelektrode 504, die gegenüber der Selectgateelektrode 508 liegt, angeordnet. Die Seitenwandspacer 514 erstrecken sich vertikal von einer oberen Fläche der Steuergateelektrode 504 zu der Gatedielektrikumsschicht 512. In einigen Ausführungsformen können die Seitenwandspacer 514 einen ersten Seitenwandspacer und einen zweiten Seitenwandspacer umfassen.
  • Der Logikbereich 304 ist seitlich von dem eingebetteten Flash-Speicherbereich 302 getrennt. In einigen Ausführungsformen können eine oder mehrere Isolationsstrukturen (z.B. flache Grabenisolationsbereiche) innerhalb des Halbleitersubstrats 102 zwischen dem eingebetteten Flash-Speicherbereich 302 und dem Logikbereich 304 angeordnet sein. Der Logikbereich 304 umfasst mehrere Transistorvorrichtungen 515, die eine Gatestruktur aufweisen, die seitlich zwischen Source-/Draingebieten 516, die sich innerhalb des Halbleitersubstrats 102 befinden, angeordnet ist. Die Gatestruktur kann eine High-k-Metallgatestruktur umfassen, die eine High-k-Dielektrikumsschicht 518 und eine darüber liegende Metallgateelektrode 520 umfasst. Seitenwandspacer 519 sind auf gegenüberliegenden Seiten der Gatestruktur angeordnet.
  • In einigen Ausführungsformen können mehrere Transistorvorrichtungen 515 eine NMOS-Transistorvorrichtung und/oder eine PMOS-Transistorvorrichtung umfassen. Die NMOS-Transistorvorrichtung umfasst eine NMOS-Metallgateelektrode, die über der High-k-Gatedielektrikumsschicht 518 angeordnet ist. Die PMOS-Transistorvorrichtung umfasst eine PMOS-Metallgateelektrode, die über der High-k-Gatedielektrikumsschicht 518 angeordnet ist. Die NMOS-Metallgateelektrode weist eine andere Austrittsarbeit auf als die PMOS-Metallgateelektrode. In einigen Ausführungsformen kann die High-k-Gatedielektrikumsschicht 518 zum Beispiel Hafniumoxid (HfO), Hafnium-Siliziumoxid (HfSiO), Hafnium-Aluminiumoxid (HfAlO) oder Hafnium-Tantaloxid (HfTaO) umfassen.
  • Eine Silizidschicht 522 kann auf den Source-/Draingebieten 510 und 516 angeordnet werden. Die Silizidschicht 522 grenzt seitlich an die Gatedielektrikumsschicht 512 an. Eine erste dielektrische Zwischenschicht (ILD-Schicht) 524 wird über der Silizidschicht 522 angeordnet. In einigen Ausführungsformen trennt eine Kontakt-Ätzstoppschicht (nicht dargestellt) die Silizidschicht 522 von der ersten ILD-Schicht 524. In einigen Ausführungsformen kann die erste ILD-Schicht 524 eine Low-k-Dielektrikumsschicht, eine Ultra-low-k-Dielektrikumsschicht, eine Extreme-low-k-Dielektrikumsschicht und/oder eine Siliziumdioxidschicht umfassen. In einigen Ausführungsformen weist die erste ILD-Schicht 524 eine plane obere Fläche auf, die vertikal mit oberen Flächen der Steuergateelektrode 504, der Selectgateelektrode 508, der Testleitungsbuchstabenstruktur 401 und der Dummy-Strukturen 412 ausgerichtet ist.
  • Eine zweite dielektrische Zwischenschicht (ILD-Schicht) 526 befindet sich über der ersten ILD-Schicht 524. In einigen Ausführungsformen weist die zweite ILD-Schicht 526 eine Öffnung 530 auf, die über der Testleitungsbuchstabenstruktur und/oder einer zugehörigen Testleitung (nicht dargestellt) liegt. In einigen Ausführungsformen kann die zweite ILD-Schicht 526 eine Low-k-Dielektrikumsschicht, eine Ultra-low-k-Dielektrikumsschicht, eine Extreme-low-k-Dielektrikumsschicht und/oder eine Siliziumdioxidschicht umfassen. Mehrere leitfähige Kontakte 528, die ein leitfähiges Material umfassen, erstrecken sich vertikal durch die zweite ILD-Schicht 526 und grenzen an die Silizidschicht 522 an. In einigen Ausführungsformen können die mehreren leitfähigen Kontakte 528 ein Metall, wie z.B. Wolfram, Kupfer und/oder Aluminium, umfassen.
  • 6 bis 16 veranschaulichen einige Ausführungsformen von Querschnittsansichten, die ein Verfahren zum Ausbilden eines Testleitungsbuchstabens für einen integrierten Chip, der einen eingebetteten Flash-Speicher aufweist, darstellen.
  • Wie in der Querschnittsansicht 600 von 6 dargestellt, wird die Gatedielektrikumsschicht 602 (z.B. SiO2) über einem Halbleitersubstrat 102 ausgebildet. In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 602 ein Oxid (z.B. SiO2). das mithilfe eines thermischen Prozesses oder mithilfe eins Abscheidungsprozesses (z.B. einer chemischen Gasphasenabscheidung (CBD), einer physikalischen Gasphasenabscheidung (PVD) einer Atomlagenabscheidung (ALD) usw.), ausgebildet wird. In verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 eine beliebige Art von Halbleiterkörper (z.B. Silizium-/CMOS-Bulk, SiGe, SOI usw.), wie z.B. einen Halbleiterwafer oder einen oder mehrere Dies auf einem Wafer, sowie eine beliebige andere Art von Halbleiter- und/oder epitaktischen Schichten, die darauf ausgebildet und/oder auf eine andere Weise damit assoziiert sind, umfassen.
  • Eine Selectgateschicht wird über der Gatedielektrikumsschicht 602 ausgebildet und eine erste Hartmaskenschicht 604 wird über der Selectgateschicht ausgebildet. Die Selectgateschicht wird dann gemäß der ersten Hartmaskenschicht 604 geätzt, um eine Selectgateelektrode 508 eines eingebetteten Flash-Speichers innerhalb des eingebetteten Flash-Speicherbereichs 302 auszubilden und um gleichzeitig eine erste Polysiliziumschicht 402 einer Testleitungsbuchstabenstruktur 401 und Dummy-Strukturen 412 innerhalb eines Testleitungsbuchstabenbereichs 306 auszubilden.
  • Dreilagige dielektrische Charge-Trapping-Schichten 404' und 506' werden jeweils entlang von Seitenwänden der Testleitungsbuchstabenstruktur 401 und der Selectgateelektrode 508 ausgebildet. Eine Steuergateschicht wird auf horizontalen Flächen, die über seitlichen Abschnitten der dreilagigen dielektrischen Charge-Trapping-Schichten 404' und 506' liegen, ausgebildet. Eine zweite Hartmaskenschicht 606 wird über der Steuergateschicht ausgebildet. Die Steuergateschicht wird dann gemäß der zweiten Hartmaskenschicht 606 geätzt, um eine Steuergateelektrode 504 der eingebetteten Flash-Speicherstruktur innerhalb des eingebetteten Flash-Speicherbereichs 302 auszubilden und um gleichzeitig eine zweite Polysiliziumschicht 406 der Testleitungsbuchstabenstruktur 401 innerhalb eines Testleitungsbuchstabenbereichs 306 auszubilden. In einigen Ausführungsformen kann die Selectgateschicht und eine Steuergateschicht dotiertes Polysilizium oder ein Metall umfassen, das mithilfe eines Abscheidungsprozesses (z.B. CVD, PVD, ALD usw.) ausgebildet wird. In einigen Ausführungsformen können die erste Hartmaskenschicht 604 und die zweite Hartmaskenschicht 606 Siliziumnitrid (SiN) umfassen.
  • Die Testleitungsbuchstabenstruktur 401 umfasst einen oder mehrere Gräben 410, die eine Öffnung innerhalb einer oberen Fläche der Testleitungsbuchstabenstruktur 401 bilden, die wie ein Testleitungsidentifizierungszeichen (z.B. ein alphanumerisches Zeichen) ausgeformt ist. Die eine oder die mehreren Dummy-Strukturen 412 werden innerhalb der durch den einen oder die mehreren Gräben 410 ausgebildeten Öffnung angeordnet.
  • In einigen Ausführungsformen können Seitenwandspacer 514 entlang von Seitenwänden der Selectgateelektrode 508 innerhalb des eingebetteten Flash-Speicherbereichs 302 ausbildet werden, während die zweite Hartmaskenschicht 606 entlang von Seitenwänden des einen oder der mehreren Gräben 410 in dem Testleitungsbuchstabenbereich 306 ausbildet werden kann. In einigen Ausführungsformen können die Seitenwandspacer 514 ein Nitrid umfassen. Ein Implantationsprozess kann nach dem Ausbilden der Seitenwandspacer 514 durchgeführt werden, um Source-/Draingebiete 510 innerhalb des Halbleitersubstrats 102 auszubilden. Die Source-/Draingebiete 510 weisen eine höhere Dotierungskonzentration als das Halbleitersubstrat 102 auf.
  • Wie in der Querschnittsansicht 700 von 7 dargestellt, wird eine Schutzschicht 702 über dem Testleitungsbuchstabenbereich 306 und dem eingebetteten Flash-Speicherbereich 302 ausgebildet. Die Schutzschicht 702 wird derart ausgelegt, dass sie den Testleitungsbuchstabenbereich 306 und den eingebetteten Flash-Speicherbereich 302 während einer nachfolgenden Bearbeitung des Logikbereichs 304 schützt. In einigen Ausführungsformen kann die Schutzschicht 702 Polysilizium umfassen. Die obere Fläche 702u der Schutzschicht 702 kann eine oder mehrere Ausnehmungen 704 aufweisen, die sich über dem einen oder den mehreren Gräben in der Testleitungsstruktur befinden. Aufgrund der Dummy-Strukturen 412 ist jedoch die Größe der einen oder der mehreren Ausnehmungen 704 klein, so dass die Schutzschicht 702 vollständig über der ersten Hartmaskenschicht 604 liegt.
  • Wie in der Querschnittsansicht 800 von 8 dargestellt, wird die Schutzschicht 802 einem ersten Ätzmittel 804 ausgesetzt. Das erste Ätzmittel 804 ist derart ausgelegt, dass es die Schutzschicht 802 zurückätzt, um eine Dicke der über dem Halbleitersubstrat 102 liegenden Schutzschicht 802 zu reduzieren. In verschiedenen Ausführungsformen umfasst das erste Ätzmittel 804 ein Trockenätzmittel (z.B. Plasmaätzen mit Tetrafluormethan (CF4), Schwefelhexafluorid (SF6), Stickstofftrifluorid(NF3) usw.) oder ein Nassätzmittel (z.B. Flusssäure (HF)).
  • Wie in der Querschnittsansicht 900 von 9 dargestellt, wird die Schutzschicht 902. selektiv von oberhalb des Logikbereichs 304 entfernt. In einigen Ausführungsformen kann die Schutzschicht 902 von oberhalb des Logikbereichs 304 selektiv entfernt werden, indem eine erste Maskierungsschicht 904 über der Schutzschicht 902 in dem Testleitungsbuchstabenbereich 306 und dem eingebetteten Flash-Speicherbereich 302 ausgebildet wird. Die Schutzschicht 902 wird anschließend einem zweiten Ätzmittel 906 in Bereichen ausgesetzt, die durch die erste Maskierungsschicht 904 freigelegt sind, um die Schutzschicht 902 innerhalb des Logikbereichs 304 zu entfernen. In einigen Ausführungsformen kann die erste Maskierungsschicht 904 eine Fotolackschicht umfassen.
  • Wie in der Querschnittsansicht 1000 von 10 dargestellt, werden eine High-k-Dielektrikumsschicht 1002, eine Opfergateschicht 1004 und eine Gate-Hartmaskenschicht 1006 über dem Halbleitersubstrat 102 ausgebildet. Die High-k-Dielektrikumsschicht 1002, die Opfergateschicht 1004 und die Gate-Hartmaskenschicht 1006 erstrecken sich seitlich von oberhalb der Schutzschicht 902 bis zu einer Position innerhalb des Logikbereichs 304, die seitlich zu der Schutzschicht 902 benachbart ist. In einigen Ausführungsformen kann die Opfergateschicht 1004 Polysilizium umfassen und die Gate-Hartmaskenschicht 1006 kann ein Oxid (z.B. SiO2) oder ein Nitrid (SiN), die mithilfe eines Abscheidungsprozesses ausgebildet werden, umfassen.
  • Wie in der Querschnittsansicht 1100 von 11 dargestellt, werden die High-k-Gatedielektrikumsschicht 518, de Opfergateschicht 1102 und die Gate-Hartmaskenschicht 1104 strukturiert, um einen Opfergatestapel 1108 innerhalb des Logikbereichs 304 zu definieren. In einigen Ausführungsformen wird die Gate-Hartmaskenschicht 1104 gemäß einer darüberliegenden Maskierungsschicht 1106 (z.B. einer Fotolackschicht) strukturiert. Die High-k-Gatedielektrikumsschicht 518 und die Opfergateschicht 1102 werden anschließend einem dritten Ätzmittel 1110 in Bereichen ausgesetzt, die nicht mit der Gate-Hartmaskenschicht 1104 abgedeckt sind.
  • Wie in der Querschnittsansicht 1200 von 12 dargestellt, wird die Schutzschicht (902 von 11) entfernt. In einigen Ausführungsformen wird eine dritte Maskierungsschicht 1202 über dem Logikbereich 304 ausgebildet und die Schutzschicht wird einem vierten Ätzmittel 1204 ausgesetzt. Das vierte Ätzmittel 1204 entfernt die Schutzschicht innerhalb des eingebetteten Flash-Speicherbereichs 302 und in dem Testleitungsbuchstabenbereich 306. In einigen Ausführungsformen kann die dritte Maskierungsschicht 1202 eine Fotolackschicht umfassen.
  • Wie in der Querschnittsansicht 1300 von 13 dargestellt, werden die erste Hartmaskenschicht (604 von 6), die zweite Hartmaskenschicht (606 von 6) und die Gate-Hartmaskenschicht (1104 von 11) entfernt. In einigen Ausführungsformen können die Hartmaskenschichten entfernt werden, indem die Hartmaskenschichten einem fünften Ätzmittel 1302 ausgesetzt werden. Source-/Draingebiete 620 können anschließend innerhalb des Logikbereichs 304 ausgebildet werden. Die Source-/Draingebiete 620 kann zum Beispiel mithilfe eines Implantationsprozesses ausgebildet werden, der eine Dotierstoffspezies, wie zum Beispiel Bor (B) oder Phosphor (P), in das Halbleitersubstrat 102 implantiert. Die Dotierstoffspezies kann anschließend in das Halbleitersubstrat 102 hineingetrieben werden.
  • Wie in der Querschnittsansicht 1400 von 14 dargestellt, wird eine erste dielektrische Zwischenschicht (ILD-Schicht) 524 über dem Halbleitersubstrat 102 ausgebildet. In einigen Ausführungsformen kann die erste ILD-Schicht 524 eine Low-k-Dielektrikumsschicht umfassen, die mithilfe eines Abscheidungsprozesses (z.B. CVD, PVD usw.) ausgebildet wird. Ein Planarisierungsprozess kann anschließend (entlang der Linie 1402) durchgeführt werden, um einen Abschnitt der ersten ILD-Schicht 524 zu entfernen und eine obere Fläche der Opfergateschicht 1102 freizulegen.
  • Wie in der Querschnittsansicht 1500 von 15 dargestellt, wird ein Austauschgateprozess durchgeführt. Der Austauschgateprozess entfernt die Opfergateschicht 1102 und bildet unter Verwendung einer Abscheidungstechnik eine Metallgateelektrode 520 über der High-k-Gatedielektrikumsschicht 518. In einigen Ausführungsformen kann die Metallgateelektrode 520 eine NMOS-Metallgateelektrode umfassen, während in anderen Ausführungsformen die Metallgateelektrode 520 eine PMOS-Metallgateelektrode umfassen kann, die eine andere Austrittsarbeit aufweist als die NMOS-Metallgateelektrode.
  • Wie in der Querschnittsansicht 1600 von 16 dargestellt, werden leitfähige Kontakte 528 innerhalb einer zweiten dielektrischen Zwischenschicht (ILD-Schicht) 526, die über der ersten ILD-Schicht 524 liegt, ausgebildet. Die leitfähigen Kontakte 528 können ausgebildet werden, indem die zweite ILD-Schicht 526 selektiv geätzt wird, damit Öffnungen ausgebildet werden, und indem anschließend ein leitfähiges Material innerhalb der Öffnungen abgeschieden wird. In einigen Ausführungsformen kann das leitfähige Material zum Beispiel Wolfram (W) oder Titannitrid (TiN) umfassen. In einigen Ausführungsformen kann die zweite ILD-Schicht 526 geätzt werden, um eine Öffnung 530 auszubilden, die über der Testleitungsbuchstabenstruktur oder einer zugehörigen Testleitung liegt.
  • 17 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1700 zum Ausbilden eines Testleitungsbuchstaben, der Gräben aufweist, die innerhalb eines Testleitungsidentifizierungszeichens angeordnet sind.
  • Obwohl die offenbarten Verfahren (z.B. Verfahren 1700 und 1800) als eine Reihe von Vorgängen oder Ereignissen hier veranschaulicht und beschrieben werden, versteht es sich, dass die dargestellte Reihenfolge derartiger Vorgänge und Ereignisse nicht in beschränkendem Sinne ausgelegt werden soll. Zum Beispiel können einige Vorgänge in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen neben jenen hier dargestellten und/oder beschriebenen auftreten. Außerdem können nicht dargestellte Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren. Ferner können einer oder mehrere der hier beschriebenen Vorgänge in einem oder in mehreren getrennten Vorgängen und/oder Phasen durchgeführt werden.
  • Bei 1702 wird eine Testleitungsbuchstabenstruktur über einem Halbleitersubstrat ausgebildet.
  • Bei 1704 wird die Testleitungsbuchstabenstruktur selektiv geätzt. Das selektive Ätzen der Testleitungsbuchstabenstruktur bildet einen oder mehrere Gräben, die sich vertikal in die Testleitungsstruktur erstrecken und die eine Öffnung in einer oberen Fläche der Testleitungsbuchstabenstruktur bilden, die eine Form des Testleitungsidentifizierungszeichens aufweist.
  • Bei 1706 werden eine oder mehrere Dummy-Strukturen innerhalb der Öffnung ausgebildet. In einigen Ausführungsformen können die eine oder die mehreren Dummy-Strukturen gleichzeitig mit dem Ausbilden des einen oder der mehreren Gräben ausgebildet werden (z.B. mithilfe eines selben Ätzprozesses).
  • Bei 1708 wird eine leitfähige Testleitung benachbart zu der Testleitungsbuchstabenstruktur ausgebildet. In einigen Ausführungsformen kann das Testleitungsidentifizierungszeichen näher (d.h. in einem kleinerem Abstand von) der leitfähigen Testleitung angeordnet werden als jeder anderen über einem Halbleitersubstrat liegenden leitfähigen Verdrahtung.
  • 18 veranschaulicht einige zusätzliche Ausführungsformen eines Verfahrens 1800 zum Ausbilden eines Testleitungsbuchstabens für einen integrierten Chip, der einen eingebetteten Flash-Speicher aufweist. Obwohl das Verfahren 1800 in Verbindung mit 6 bis 16 beschrieben wird, versteht es sich, dass das Verfahren 1800 nicht auf derartige Strukturen beschränkt ist, sondern vielmehr für sich als ein von den Strukturen unabhängiges Verfahren stehen kann.
  • Bei 1802 wird eine erste Polysiliziumschicht über einem Substrat ausgebildet. Die erste Polysiliziumschicht wird von einer zweiten Polysiliziumschicht durch eine dielektrische Charge-Trapping-Schicht seitlich getrennt. 6 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 600, die dem Vorgang 1802 entsprechen.
  • Bei 1804 werden die erste und die zweite Polysiliziumschicht gemäß einer oder mehreren Hartmaskenschichten geätzt, um gleichzeitig eine Testleitungsbuchstabenstruktur und eine eingebettete Flash-Speicherstruktur auszubilden. Die Testleitungsbuchstabenstruktur umfasst einen oder mehrere Gräben, die sich vertikal in die Testleitungsbuchstabenstruktur erstrecken, die eine erste Polysiliziumschicht und eine darüber liegende erste Hartmaskenschicht umfasst. Der eine oder die mehreren Gräben bilden eine Öffnung in einer oberen Fläche der Testleitungsbuchstabenstruktur, die eine Form eines Testleitungsidentifizierungszeichens aufweist und horizontal eine Form eines alphanumerischen Zeichens aufweist. 6 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 600, die dem Vorgang 1804 entsprechen.
  • Bei 1806 wird eine Schutzschicht über der Testleitungsbuchstabenstruktur, der eingebetteten Flash-Speicherstruktur und einem Logikbereich ausgebildet. 7 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 700, die dem Vorgang 1806 entsprechen.
  • Bei 1808 wird ein Rückätzprozess durchgeführt, um eine Dicke der Schutzschicht über dem Substrat zu reduzieren. 8 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 800, die dem Vorgang 1808 entsprechen.
  • Bei 1810 wird die Schutzschicht von dem Logikbereich entfernt. 9 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 900, die dem Vorgang 1810 entsprechen.
  • Bei 1812 werden eine High-k-Dielektrikumsschicht, eine Opfergateschicht und eine Gate-Hartmaskenschicht sequentiell über dem Substrat ausgebildet. 10 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1000, die dem Vorgang 1812 entsprechen.
  • Bei 1814 werden die Opfergateschicht und die High-k-Dielektrikumsschicht strukturiert, um einen Opfergatestapel auszubilden. 11 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1100, die dem Vorgang 1814 entsprechen.
  • Bei 1816 wird die Schutzschicht von oberhalb der Testleitungsstruktur und der eingebetteten Flash-Speicherstruktur entfernt. 12 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1200, die dem Vorgang 1816 entsprechen.
  • Bei 1818 werden die eine oder die mehreren Hartmaskenschichten entfernt. 13 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1300, die dem Vorgang 1818 entsprechen.
  • Bei 1820 wird eine erste dielektrische Zwischenschicht (ILD-Schicht) über dem Substrat abgeschieden. Die erste ILD-Schicht wird seitlich zwischen dem Opfergatestapel und der eingebetteten Flash-Speicherstruktur angeordnet. 14 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1400, die dem Vorgang 1820 entsprechen.
  • Bei 1822 wird ein Planarisierungsprozess durchgeführt, um einen Abschnitt der ersten ILD-Schicht zu entfernen und eine obere Fläche der Opfergateschicht freizulegen. 14 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1400, die dem Vorgang 1822 entsprechen.
  • Bei 1824 wird ein Metallgateaustauschprozess durchgeführt. Der Metallgateaustauschprozess ersetzt die Opfergateschicht durch eine Metallgateelektrode. 15 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1500, die dem Vorgang 1824 entsprechen.
  • Bei 1826 werden Kontakte innerhalb einer zweiten dielektrischen Zwischenschicht (ILD-Schicht), die über der ersten ILD-Schicht ausgebildet ist, ausgebildet. 16 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1600, die dem Vorgang 1826 entsprechen.
  • Daher betrifft die vorliegende Offenbarung ein Substrat, das Testleitungsbuchstaben aufweist, die Gräben innerhalb einer Testleitungsbuchstabenstruktur umfassen, die zum Identifizieren einer Testleitung auf einem integrierten Chip verwendet werden, und ein Verfahren zum Ausbilden von diesem.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst ein Halbleitersubstrat. Eine Testleitungsbuchstabenstruktur ist über dem Halbleitersubstrat angeordnet und weist einen oder mehrere Gräben auf, die sich vertikal zwischen einer oberen Fläche der Testleitungsbuchstabenstruktur und einer unteren Fläche der Testleitungsbuchstabenstruktur erstrecken. Der eine oder die mehreren Gräben sind innerhalb der Testleitungsbuchstabenstruktur derart angeordnet, dass sie eine Öffnung in der oberen Fläche der Testleitungsstruktur bilden, die eine Form eines alphanumerischen Zeichens aufweist.
  • In einigen anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst Testleitungsbuchstabenstruktur, die über einem Halbleitersubstrat angeordnet ist und einen oder mehrere Gräben aufweist, die sich vertikal zwischen einer oberen Fläche der Testleitungsbuchstabenstruktur und einer unteren Fläche der Testleitungsbuchstabenstruktur erstrecken. Der eine oder die mehreren Gräben sind derart angeordnet, dass sie eine Öffnung in der oberen Fläche der Testleitungsbuchstabenstruktur bilden, die eine Form eines Testleitungsidentifizierungszeichens aufweist. Eine oder mehrere Dummy-Strukturen sind innerhalb der Identifikation angeordnet. Eine leitfähige Testleitung ist über dem Halbleitersubstrat an einer Position angeordnet, die zu der Testleitungsbuchstabenstruktur benachbart ist. Die leitfähige Testleitung ist derart ausgelegt, dass ein elektrisches Testsignal von einem Wafer-Prober empfängt.
  • In noch anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines integrierten Chips. Das Verfahren umfasst ein Ausbilden einer Testleitungsbuchstabenstruktur über einem Halbleitersubstrat. Das Verfahren umfasst ferner ein Durchführen eines Ätzprozesses, um die Testleitungsbuchstabenstruktur selektiv zu ätzen, um einen oder mehrere Gräben auszubilden, die sich vertikal in die Testleitungsbuchstabenstruktur erstrecken, wobei der eine oder die mehreren Gräben eine Öffnung innerhalb einer oberen Fläche der Testleitungsbuchstabenstruktur bilden, die eine Form eines Testleitungsidentifizierungszeichens aufweist. Das Verfahren umfasst ferner ein Ausbilden einer leitfähigen Testleitung über dem Halbleitersubstrat an einer Position, die zu der Testleitungsbuchstabenstruktur benachbart ist, wobei die leitfähige Testleitung derart ausgelegt ist, dass sie ein elektrisches Testsignal von einem Wafer-Prober empfängt.

Claims (19)

  1. Integrierter Chip (100), umfassend: ein Halbleitersubstrat (102), eine Testleitungsbuchstabenstruktur (104), die über dem Halbleitersubstrat (102) angeordnet ist und einen oder mehrere Gräben (108) aufweist, die sich vertikal zwischen einer oberen Fläche (104u) der Testleitungsbuchstabenstruktur (104) und einer unteren Fläche (104l) der Testleitungsbuchstabenstruktur (104) erstrecken, und eine leitfähige Testleitung (308), die über dem Halbleitersubstrat (102) an einer Position angeordnet ist, die zu der Testleitungsbuchstabenstruktur (104) benachbart ist, wobei die leitfähige Testleitung (308) eingerichtet ist, ein elektrisches Testsignal von einem Wafer-Prober zu empfangen, wobei der eine oder die mehreren Gräben (108) innerhalb der Testleitungsbuchstabenstruktur (104) angeordnet sind, um eine Öffnung in der oberen Fläche (104u) der Testleitungsstruktur (104) zu bilden, wobei die Öffnung eine Form eines alphanumerischen Testleitungsidentifizierungszeichens (106) aufweist, wobei das Testleitungsidentifizierungszeichen (106) eine Form aufweist, die es ermöglicht, dass die Testleitung (104) durch den Wafer-Prober optisch identifiziert wird.
  2. Integrierter Chip nach Anspruch 1, wobei der eine oder die mehreren Gräben (108) eine zusammenhängende Öffnung innerhalb der Testleitungsbuchstabenstruktur (104) bilden, die die Form des alphanumerischen Testleitungsidentifizierungszeichens (106) aufweist.
  3. Integrierter Chip nach Anspruch 2, ferner umfassend: eine oder mehrere Dummy-Strukturen (110), die innerhalb der zusammenhängenden Öffnung angeordnet sind und eine Höhe aufweisen, die im Wesentlichen einer Höhe der Testleitungsbuchstabenstruktur (104) gleich ist.
  4. Integrierter Chip nach Anspruch 3, wobei die eine oder die mehreren Dummy-Strukturen (110) ein gleiches Material umfassen wie die Testleitungsbuchstabenstruktur (104).
  5. Integrierter Chip nach Anspruch 3 oder 4, wobei die eine oder die mehreren Dummy-Strukturen (108) seitlich von einer Seitenwand (108s) der zusammenhängenden Öffnung in der Testleitungsbuchstabenstruktur (104) getrennt sind.
  6. Integrierter Chip nach einem der vorhergehenden Ansprüche, ferner umfassend: einen High-k-Metallgate-Transistor (515), der innerhalb des Halbleitersubstrats (102) an einer Position angeordnet ist, die von der Testleitungsbuchstabenstruktur (104) getrennt ist, wobei der High-k-Metallgate-Transistor (515) eine High-k-Metallgatestruktur umfasst, die vertikal über dem Halbleitersubstrat (102) liegt und seitlich zwischen Source- und Draingebieten (516), die sich innerhalb des Halbleitersubstrats (102) befinden, angeordnet ist, wobei die High-k-Metallgatestruktur eine High-k-Dielektrikumsschicht (518) und eine darüber liegende Metallgateelektrode (520) umfasst.
  7. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Testleitungsbuchstabenstruktur (104) umfasst: eine erste Polysiliziumschicht (402), die über dem Halbleitersubstrat (102) angeordnet ist, eine zweite Polysiliziumschicht (406), die über dem Halbleitersubstrat (102) und seitlich von der ersten Polysiliziumschicht (402) versetzt angeordnet ist, und eine dreilagige dielektrische Charge-Trapping-Schicht (404), die seitlich zwischen der ersten Polysiliziumschicht (402) und der zweiten Polysiliziumschicht (406) angeordnet ist, und vertikal zwischen der zweiten Polysiliziumschicht (406) und dem Halbleitersubstrat (102) angeordnet ist.
  8. Integrierter Chip nach Anspruch 7, ferner umfassend: eine Hartmaskenschicht (408), die über dem Halbleitersubstrat (102) an einer Position angeordnet ist, die den einen oder die mehreren Gräben (108) von der zweiten Polysiliziumschicht (406) und der dreilagigen dielektrischen Charge-Trapping-Schicht (404) seitlich trennt.
  9. Integrierter Chip nach Anspruch 7 oder 8, ferner umfassend: eine Split-Gate-Flash-Speicherzelle (502a, 502b), die an einer Position angeordnet ist, die von der Testleitungsbuchstabenstruktur (104) getrennt ist, wobei die Split-Gate-Flash-Speicherzelle (502a, 502b) eine Selectgateelektrode (508) umfasst, die vertikal von dem Halbleitersubstrat (102) durch eine Gatedielektrikumsschicht (512) getrennt ist und seitlich von einer Steuergateelektrode (504) durch eine zusätzliche dreilagige dielektrische Charge-Trapping-Schicht (506) getrennt ist.
  10. Integrierter Chip nach Anspruch 9, wobei die erste Polysiliziumschicht (402) und die Selectgateelektrode (508) ein gleiches Material umfassen, und die zweite Polysiliziumschicht (406) und die Steuergateelektrode (508) ein gleiches Material umfassen.
  11. Integrierter Chip nach Anspruch 9 oder 10, wobei die Selectgateelektrode (508), die Steuergateelektrode (504), die erste Polysiliziumschicht (404) und die zweite Polysiliziumschicht (406) obere Flächen aufweisen, die vertikal fluchten.
  12. Integrierter Chip, umfassend: eine Testleitungsbuchstabenstruktur (104), die über einem Halbleitersubstrat (102) angeordnet ist und einen oder mehrere Gräben (108) aufweist, die sich vertikal zwischen einer oberen Fläche (104u) der Testleitungsbuchstabenstruktur (104) und einer unteren Fläche (104l) der Testleitungsbuchstabenstruktur (104) erstrecken, wobei der eine oder die mehreren Gräben (108) derart angeordnet sind, dass sie eine Öffnung in der oberen Fläche (104u) der Testleitungsbuchstabenstruktur (104) bilden, wobei die Öffnung eine Form eines Testleitungsidentifizierungszeichens (106) aufweist, eine oder mehrere Dummy-Strukturen (110), die innerhalb des Testleitungsidentifizierungszeichens (104) angeordnet sind, und eine leitfähige Testleitung (308), die über dem Halbleitersubstrat (102) an einer Position angeordnet ist, die zu der Testleitungsbuchstabenstruktur (104) benachbart ist, wobei die leitfähige Testleitung (308) eingerichtet ist, ein elektrisches Testsignal von einem Wafer-Prober zu empfangen, wobei das Testleitungsidentifizierungszeichen eine Form aufweist, die es ermöglicht, dass die leitfähige Testleitung durch den Wafer-Prober optisch identifiziert wird.
  13. Integrierter Chip nach Anspruch 12, wobei die Testleitungsbuchstabenstruktur (104) umfasst: eine erste Polysiliziumschicht (402), die über dem Halbleitersubstrat (102) angeordnet ist, eine zweite Polysiliziumschicht (406), die über dem Halbleitersubstrat (102) und seitlich von der ersten Polysiliziumschicht (402) versetzt angeordnet ist, und eine dreilagige dielektrische Charge-Trapping-Schicht (404), die seitlich zwischen der ersten Polysiliziumschicht (402) und der zweiten Polysiliziumschicht (406) angeordnet ist, und vertikal zwischen der zweiten Polysiliziumschicht (406) und dem Halbleitersubstrat (102) angeordnet ist.
  14. Integrierter Chip nach Anspruch 13, ferner umfassend: eine Hartmaskenschicht (408), die über dem Halbleitersubstrat (102) an einer Position angeordnet ist, die seitlich den einen oder die mehreren Gräben (108) von der zweiten Polysiliziumschicht (406) und der dreilagigen dielektrischen Charge-Trapping-Schicht (404) trennt.
  15. Integrierter Chip nach Anspruch 13 oder 14, ferner umfassend: einen High-k-Metallgate-Transistor (515), der innerhalb des Halbleitersubstrats (102) an einer Position angeordnet ist, die von der Testleitungsbuchstabenstruktur (104) getrennt ist, wobei der High-k-Metallgate-Transistor (515) eine High-k-Metallgatestruktur umfasst, die vertikal über dem Halbleitersubstrat (102) liegt und seitlich zwischen Source- und Draingebieten (516), die sich innerhalb des Halbleitersubstrats (102) befinden, angeordnet ist, wobei die High-k-Metallgatestruktur eine High-k-Dielektrikumsschicht (518) und eine darüber liegende Metallgateelektrode (520) umfasst.
  16. Integrierter Chip nach einem der Ansprüche 12 bis 15, wobei das Testleitungsidentifizierungszeichen (106) eine Sequenz von getrennten alphanumerischen Zeichen umfasst, die innerhalb einer zusammenhängenden Testleitungsbuchstabenstruktur (104) aufgenommen ist.
  17. Verfahren (1700) zum Ausbilden eines integrierten Chips (100), umfassend: Ausbilden (1702) einer Testleitungsbuchstabenstruktur (104) über einem Halbleitersubstrat (102), Durchführen (1704) eines Ätzprozesses, um die Testleitungsbuchstabenstruktur (104) selektiv zu ätzen, um einen oder mehrere Gräben (108) auszubilden, die sich vertikal in die Testleitungsbuchstabenstruktur (104) erstrecken, wobei der eine oder die mehreren Gräben (108) eine Öffnung innerhalb einer oberen Fläche (104u) der Testleitungsbuchstabenstruktur (104) bilden, wobei die Öffnung eine Form eines Testleitungsidentifizierungszeichens (106) aufweist, und Ausbilden (1708) einer leitfähigen Testleitung (308) über dem Halbleitersubstrat (102) an einer Position, die zu der Testleitungsbuchstabenstruktur (104) benachbart ist, wobei die leitfähige Testleitung (308) eingerichtet ist, ein elektrisches Testsignal von einem Wafer-Prober zu empfangen, wobei das Testleitungsidentifizierungszeichen (104) eine Form aufweist, die es ermöglicht, dass die leitfähige Testleitung (308) durch den Wafer-Prober optisch identifiziert wird.
  18. Verfahren nach Anspruch 17, wobei das Durchführen (1704) des Ätzprozesses gleichzeitig ein Selectgate einer Split-Gate-Flash-Speicherzelle (502a, 502b), die über dem Halbleitersubstrat (102) angeordnet ist, bildet.
  19. Verfahren nach Anspruch 17 oder 18, ferner umfassend: Ausbilden (1706) einer oder mehrerer Dummy-Strukturen (110), die innerhalb des Testleitungsidentifizierungszeichens (106) angeordnet werden und eine Höhe aufweisen, die im Wesentlichen einer Höhe der Testleitungsstruktur (104) gleich ist.
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