JP4441190B2

JP4441190B2 - 薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置

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Publication number: JP4441190B2
Application number: JP2003065864A
Authority: JP
Inventors: 丈師廣瀬; 峰生野本; 貴彦川崎; 利行荒井
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-03-12
Filing date: 2003-03-12
Publication date: 2010-03-31
Anticipated expiration: 2023-03-12
Also published as: JP2004273962A

Description

【０００１】
【発明の属する技術分野】
本発明は、成膜、フォトリソグラフィ、エッチング等の工程を繰り返して所望の回路を形成する薄膜デバイスの製造方法に関し、例えば半導体デバイスの回路パターンの設計方法及び製造工程におけるプロセス条件設定方法に適用して有効な技術に関する。薄膜デバイスの例としては、いわゆる半導体デバイスの他にＤＶＤ、ＴＦＴ等も含まれる。
【０００２】
【従来の技術】
本発明者が検討したところによれば、半導体デバイスの製造工程については、以下のような技術が考えられる。
【０００３】
半導体デバイスは、成膜、フォトリソグラフィ、エッチング等により、回路パターンをシリコンウェハ上に形成することにより製造される。近年、半導体デバイスの高速化・高密度化を実現するために、回路パターンは微細化・多層化の方向に進んでいる。この結果、製造工程における回路パターンを形成したウェハ表面の凹凸は増大する傾向にある。このようなウェハ表面の凹凸は配線等の形成に不可欠な露光を困難とするため、ウェハ表面の平坦化が行われている。
【０００４】
この平坦化プロセスとして、化学的および物理的作用により表面を研磨して平坦化を実現するＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）が用いられる。しかし、単にＣＭＰ工程を導入するだけでは所望の平坦性が得られない場合がある。例えば、チップ内での局所的なパターンの密度（パターン密度）の違いによって、研磨後の膜厚が局所的に異なることは良く知られている。
【０００５】
例えば、半導体デバイスの製造におけＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）の形成工程を考える。図１（ａ）〜（ｄ）は、ＳＴＩ構造の一般的な形成工程を示したものである。まず、ＳｉＮ膜１を成膜したＳｉ基盤２上に溝３を形成し、次にその溝に絶縁膜（ＳｉＯ₂）４を成膜する。最後に、ＣＭＰによって絶縁膜を研磨し表面を平坦化する。この際、ＳｉＮ膜１は絶縁膜（ＳｉＯ₂）４に比べて研磨レートが小さく削れにくいため、ストッパーの役割を果たす。
【０００６】
図１に示すように溝の有無によって、また溝の広さや密度によって絶縁膜表面に段差が生じている。ＣＭＰは、研磨によりこれらの段差を除去して平坦化することが目的である。しかし、これらの段差が大きい場合、完全に平坦化できずＣＭＰ後の膜厚にばらつきが生じてしまう場合がある。このようなばらつきが大きい場合は、不良の原因となる。そのため、膜厚ばらつきの発生を防ぐために様々な手法が開発されている。以下、代表的な３つの手法を示す（例えば、非特許文献１参照）。
【０００７】
（１）上乗せ膜方式
この上乗せ膜方式は、研磨レートの小さい膜を新たに成膜する事により平坦化を実現する方法である。研磨のメカニズムとして、凸部分は他の部分より局所的に圧力が高くなるために選択的に研磨される。そこで、研磨レートの小さい膜を新たに成膜して、加工の初期に凹部が研磨されるのを防ぎ、凸部を選択的に研磨させる。図２（ａ）〜（ｄ）は、プロセスの流れを簡単に示したものである。絶縁膜成膜後に新たに研磨レートの小さい上乗せ膜５を成膜する。研磨の初期には凸部の上乗せ膜が選択的に研磨され、先に除去される。その後、凹部の上乗せ膜はストッパーの役割をして、より平坦な加工が実現できる。この方法では、上乗せ膜の膜厚を変化させることにより、研磨後の膜厚のばらつきを変化させることができる。
【０００８】
（２）ダミーパターン方式
このダミーパターン方式は、ダミーパターンを設けることにより平坦化を実現する方法である。研磨後の膜厚のばらつきは、溝を形成した部分で絶縁膜成膜後に凹状になっていることが原因の一つである。そこで、成膜後に凹状となることを防ぐために、実際には素子としての役割を果たさないパターン（ダミーパターン）を設ける。これにより表面の段差をなくし、研磨後の平坦化を実現する。図３（ａ）〜（ｄ）は、プロセスの流れを簡単に示したものである。図３のように、広い溝部にダミーパターン６を設けることによってより平坦な加工が実現できる。この方法の場合、ダミーパターンの密度や配置を変化させることにより、研磨後の膜厚のばらつきを変化させることができる。
【０００９】
（３）リバースマスク方式
このリバースマスク方式は、新たにエッチング工程を導入して予め凸部を除去することにより平坦化を実現する方法である。前記のように、研磨後の膜厚がばらつくのは、もともと表面に段差が存在することが原因の一つである。そこで、溝パターンとは逆のパターンを形成したマスク（リバースマスク）を用いて露光し、エッチングによりこの部分の膜厚を小さくする。その後、ＣＭＰを実施して平坦化を実現する。図４（ａ）〜（ｄ）は、プロセスの流れを簡単に示したものである。図４のように、エッチング（エッチング部分７）によって凸部の膜厚を小さくすることによって、より平坦な加工が実現できる。この方法の場合も、リバースマスクのパターンレイアウトを変化させることや、エッチングの量を変えることにより、研磨後の膜厚のばらつきを変化させることができる。
【００１０】
なお、上記ダミーパターン方式においては、ダミーパターンの配置方法についていくつかの手法が提案されている（例えば、特許文献１，２参照）。
【００１１】
また、半導体デバイスの製造工程において、検査または計測したデータと設計情報に基づいて、デバイスの設計を最適化したり、プロセスの条件を最適化する技術は、例えば特許文献３〜５などに記載されている。
【００１２】
【特許文献１】
特開平１１−１６９９９号公報（図１）
【００１３】
【特許文献２】
特開平１１−７２８０４号公報（図２）
【００１４】
【特許文献３】
特開平８−５５１４５号公報
【００１５】
【特許文献４】
特開平１１−１８６２０４号公報
【００１６】
【特許文献５】
特開２００２−７６０８３号公報
【００１７】
【非特許文献１】
土肥俊郎著「詳説半導体ＣＭＰ技術」株式会社工業調査会、
２００１年１月１０日、ｐ．２３３−２４０
【００１８】
【発明が解決しようとする課題】
ところで、前記のような半導体デバイスの製造工程の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１９】
例えば、上記のように様々な手法の開発により、より平坦度の高い加工が可能となっている。しかし、それぞれの手法において、成膜量や研磨量を変えることにより平坦化を実現する場合には成膜量や研磨量を最適化する必要があり、またダミーパターン方式やリバースマスク方式の場合はそれそれのパターンを最適に配置する必要がある。
【００２０】
さらに、同じプロセスの工程の場合、成膜量や研磨量は製品毎に最適化されない場合がある。そのため、製品によっては最適なプロセス条件でない場合がある。条件が適切でない場合、不良の原因となるため、不良を防ぐために製品毎に成膜量や研磨量を最適化する事が望ましい。また、不良が発生した場合は、その原因の解析及び対策が速やかに実施されることが望ましい。
【００２１】
また、ダミーパターン方式の場合も、製品によってはＣＭＰによる平坦化にとって必ずしも適切なパターン配置にならない場合がある。
【００２２】
さらに、ダミーパターン方式の場合、それらのパターンを露光のためのマスクに作り込む必要がある。マスクの設計には、回路の安定動作を確保するために様々な設計ルールが設定され、それらのルールに基づいて設計されるのが一般的である。回路として動作しないダミーパターンの設計においても、回路の動作を妨げないように配置するルールが設けられる。このような設計ルールは、様々な評価に基づいて決定されるのが一般的である。ところが、ダミーパターンを配置する際、回路の配置や設計ルール同士の競合等によって、ＣＭＰによる平坦化にとって必ずしも適切な配置にならない場合がある。
【００２３】
また、リバースマスク方式の場合、エッチングにより除去部分を選択するためのマスクが必要となる。このマスクの設計においても回路やダミーパターンと同様に複数の設計ルールに基づいて設計される。この場合も、製品の回路パターンによっては、ＣＭＰによる平坦化にとって必ずしも適切な配置にならない場合がある。
【００２４】
このようなダミーパターン方式及びリバースマスク方式についても、製品毎に設計を最適化する事が望ましい。
【００２５】
そこで、本発明の目的は、製品毎に設計及びプロセスを最適化して、ＣＭＰ加工後の平坦化を実現することができる半導体デバイスの設計及び製造技術を提供することにある。
【００２６】
【課題を解決するための手段】
本発明は、上記目的を達成するために、設計情報に基づいた条件で成膜およびＣＭＰを実施し、検査を経て製造される薄膜デバイスの設計、製造技術において、ＣＭＰ後のウェハに対して詳細な膜厚計測、膜残り検査及び開口検査を実施し、実測した検査・計測データに基づいて設計及びプロセスを変更して最適化する。実測結果に基づいて、成膜量、研磨量及びパターンの密度や配置を最適化して、ＣＭＰ加工後の平坦化を実現するようにしたものである。
【００２７】
すなわち、本発明の半導体デバイスの設計及び製造技術は、以下のような特徴を有するものである。
【００２８】
（１）薄膜デバイスの製造工程において、検査または計測したデータと設計情報に基づいて、デバイスの設計を変更（最適化）する薄膜デバイスの設計方法。
【００２９】
（２）薄膜デバイスの製造工程において、検査または計測したデータと設計情報に基づいて、プロセスの条件を変更（最適化）する薄膜デバイスの製造方法。
【００３０】
（３）薄膜デバイスの製造工程において、ＣＭＰ後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと設計情報に基づいて、回路群（ユニット）のチップ内での配置を変更（最適化）する薄膜デバイスの設計方法。
【００３１】
（４）薄膜デバイスの製造工程において、ＣＭＰ後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと回路パターンのパターン密度及び空間周波数に基づいて、回路群（ユニット）のチップ内での配置を変更（最適化）する薄膜デバイスの設計方法。
【００３２】
（５）薄膜デバイスの製造工程において、ＣＭＰ後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと設計情報に基づいて、回路パターンの配置及び大きさを変更（最適化）してパターン密度を平均化する薄膜デバイスの設計方法。
【００３３】
（６）薄膜デバイスの製造工程において、ＣＭＰ後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと設計情報に基づいて、ダミーパターンの配置方法を変更（最適化）する薄膜デバイスの設計方法。
【００３４】
（７）前記（６）において、設計情報として、回路パターンのパターン密度に基づいて、ダミーパターンの配置方法を変更（最適化）する薄膜デバイスの設計方法。
【００３５】
（８）前記（６）において、ダミーパターンの配置方法として、ダミーパターンの大きさ及びピッチを変更（最適化）する薄膜デバイスの設計方法。
【００３６】
（９）薄膜デバイスの製造工程において、ＣＭＰ後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと設計情報に基づいて、成膜量、エッチング量及び研磨量を変更（最適化）する薄膜デバイスの製造方法。
【００３７】
（１０）薄膜デバイスの製造工程において、ＣＭＰ後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと成膜量及び研磨量との関係に基づいて、成膜量、エッチング量及び研磨量を変更（最適化）する薄膜デバイスの製造方法。
【００３８】
（１１）薄膜デバイスの製造工程において、ＣＭＰ後の膜厚ばらつきの低減を目的として、局所的な成膜の体積の分布に基づいて、成膜量、エッチング量及び研磨量を変更（最適化）する薄膜デバイスの製造方法。
【００３９】
（１２）前記（４）〜（８）において、コンタクトホールの開口不良の低減を目的とした薄膜デバイスの設計方法。
【００４０】
（１３）前記（９）〜（１１）において、コンタクトホールの開口不良の低減を目的とした薄膜デバイスの製造方法。
【００４１】
（１４）前記（４）〜（８）において、膜残りの低減を目的とした薄膜デバイスの設計方法。
【００４２】
（１５）前記（９）〜（１１）において、膜残りの低減を目的とした薄膜デバイスの製造方法。
【００４３】
（１６）膜厚、コンタクトホールの開口不良、膜残りの検査手段、及び前記（４）〜（８）、（１２）及び（１４）の設計変更（最適化）手段を備えた半導体製造装置。
【００４４】
（１７）膜厚、コンタクトホールの開口不良、膜残りの検査手段、及び前記（９）〜（１１）、（１３）及び（１５）のプロセス条件変更（最適化）手段を備えた半導体製造装置。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００４６】
（実施の形態１）
図５〜図２１により、本発明の実施の形態１の半導体デバイスの製造技術の一例を説明する。
【００４７】
本発明における実施の形態１として、半導体デバイスの製造工程におけるＣＭＰ工程を対象とし、ＣＭＰ後の膜厚ばらつき低減を目的とした設計及びプロセスの最適化に適用した例を示す。
【００４８】
前記したように、ＣＭＰ後のばらつきの発生を防ぐために、上乗せ膜方式、ダミーパターン方式及びリバースマスク方式等が実施されている。しかし、製品毎に回路パターンのレイアウトが異なるため、マスクの設計やプロセスを最適化することが望ましい。そこで、本発明ではＣＭＰ後の膜厚分布を詳細に評価し、不良の原因となる箇所を特定し、設計及びプロセスを最適化する。
【００４９】
ＣＭＰ後の膜厚を評価する場合、ウェハ面内での膜厚分布と、チップ内での膜厚分布を計測する必要がある。実際の製品ウェハの面内分布を評価する方法としては、例えば分光検出方式の膜厚計測装置を用いて、チップまたはショット毎に設けられた膜厚計測用のパターン等を計測する方法がある。一方、チップ内の膜厚分布を評価するには、特開２０００−９３４７号公報に記載の膜厚計測手法を用いれば、膜厚分布を短時間に非破壊で計測することができる。
【００５０】
図５、図８、図９及び図２０は、実測した膜厚計測データに基づいて、設計及びプロセス条件を最適化する処理の流れを示したものである。
【００５１】
（１）成膜及び研磨量の最適化
図５は、成膜量及びＣＭＰによる研磨量を最適化することにより、ＣＭＰ後の膜厚ばらつきの低減を実現する処理の流れを示したものである。処理の流れを簡単に説明する。
【００５２】
まず、Ｓｉ基盤上にＳｉＮ膜を成膜した後、ホトリソグラフィ、エッチングの処理を施して溝を形成し、次にその溝に絶縁膜（ＳｉＯ₂）を成膜し、最後にＣＭＰによって絶縁膜を研磨し表面を平坦化する（Ｓ１〜Ｓ５）。
【００５３】
このＣＭＰ後、製品ウェハに対して、膜厚検査によって詳細に膜厚計測する（Ｓ６）。この検査結果をデータベースに格納する。この検査結果を格納したデータベースの膜厚分布と、パターンレイアウト等の設計情報を格納したデータベースの設計情報とに基づいて、成膜量及び研磨量の最適条件を抽出する（Ｓ７）。この抽出したプロセス条件により、以降のウェハを処理する。必要であれば、プロセス条件変更後のウェハに対して同様の処理を実施して効果を確認する。
【００５４】
この膜厚計測は、全ウェハに対して実施しても良いし、数枚またはロット毎に実施しても良い。また詳細な膜厚計測とは、ウェハ面内及びチップ内での膜厚分布を評価することを意味し、例えばウェハ面内で３〜５チップ程度に対して１チップ当たり１０×１０＝１００点程度を計測することによって実現できる。この計測点数及び計測チップ数に関しては、任意に決定可能である。
【００５５】
次に、詳細に評価した膜厚分布から成膜及びＣＭＰのプロセス条件を決定する方法を説明する。プロセス条件として、成膜量（成膜時間）及び研磨量（研磨時間）を決定する方法を例としてあげる。
【００５６】
製品製造における研磨量（２μｍ程度以下）においては、膜厚の面内ばらつきは加工時間とともに大きくなり、チップ内のばらつきは小さくなることが一般的に知られている。すなわち、成膜及び研磨量を大きくすればチップ内のばらつきは低減するが、ウェハ面内の膜厚のばらつきは増大することになる。
【００５７】
図６は、研磨量と膜厚の面内ばらつき及びチップ内ばらつきとの関係を示したものである。横軸は、成膜後ある一定の膜厚になるまで研磨した時の研磨量を示している。例えば、最終的に５０ｎｍまで研磨する場合、成膜量が４００ｎｍであれば研磨量は３５０ｎｍとなる。
【００５８】
同図のグラフの形状を決定する因子としては、パッド及びスラリーの研磨特性、研磨圧力、プラテン及びヘッドの回転数、膜材質、成膜形状、パターンレイアウト等があげられる。この内、製品毎に異なる因子はパターンレイアウトである。すなわち、その他の因子が固定または変動が小さいと考えた場合、図６のグラフ形状はパターンレイアウトによって決定される。例えば、パターンレイアウトの異なる２つの製品Ａ，Ｂがあった場合、ウェハ面内及びチップ内の膜厚ばらつきは異なったものとなる。
【００５９】
ところで、ＣＭＰにおける最適なプロセス条件とは、研磨後の膜厚のばらつきが許容範囲内で最もスループットが大きくなることである。ウェハ全体での膜厚のばらつきは、ウェハ面内ばらつきとチップ内ばらつきの合計で表される。図７は、前記図６のウェハ面内ばらつきとチップ内ばらつきを合計したものである。ここで、予め膜厚ばらつきの許容値（図７中の太線）を設定しておけば、許容値以下で最も研磨量が小さい条件として最適条件を求めることができる（図７参照）。
【００６０】
図７のグラフは、詳細な膜厚計測結果から求めることができる。最も単純な方法として例えば、成膜及び研磨条件を変えた複数のサンプルを評価することによって求めることができる。また、同グラフはパターンレイアウトによって決まることは前記したが、グラフの形状を決定する具体的なパラメータとしてはチップ内のパターン密度及びパターンの空間周波数があげられる。
【００６１】
そこで、予め図７のグラフを、これらのパラメータで決まる理論式として定義し、実測した膜厚分布結果からそれらのパラメータを決定することにより求めることができる。実測データとして、研磨後の膜厚分布のみならず研磨前の膜厚分布も取得しておけば、より精度の高い最適化が可能となる。
【００６２】
一方、シミュレーション技術の発達によりパターンレイアウト等から研磨後の膜厚分布を求めることが可能である。そこで、実測をせずにシミュレーションに基づいて成膜及び研磨のプロセス条件を決定しても良い。ただし、シミュレーションによって実施する場合においても、実測結果を考慮する事により、より適切な条件出しが可能となる。
【００６３】
図８は、上乗せ膜を導入することにより、ＣＭＰ後の膜厚ばらつきの低減を実現する処理の流れを示したものである。この場合も、前記図５の場合と同様に、上乗せ膜を成膜（Ｓ１１）した後のＣＭＰ後の実測、及びシミュレーションによって、最適な条件を精度良く求めることができる（Ｓ１２）。
【００６４】
（２）パターンレイアウトの最適化
図９は、パターンレイアウトを最適化することにより、ＣＭＰ後の膜厚ばらつきの低減を実現する処理の流れを示したものである。処理の流れを簡単に説明する。
【００６５】
ＣＭＰ後、製品ウェハに対して、膜厚検査によって詳細に膜厚計測する。この検査結果とパターンレイアウト等の設計情報とに基づいて、パターンレイアウトの最適条件及び成膜量及び研磨量の最適条件を抽出する（Ｓ２１）。この抽出したパターンレイアウトにデータベースの設計情報を修正する。この修正したパターンレイアウトによりマスクを製作し（Ｓ２２）、さらにプロセス条件を変更して以降のウェハを処理する。必要であれば、マスク変更後のウェハに対して同様の処理を実施して効果を確認する。膜厚計測については、前記図５の場合と同様である。
【００６６】
続いて、詳細に評価した膜厚分布からパターンレイアウトを最適化する方法を説明する。このパターンレイアウトの最適化方法にはいくつかの方法が考えられる。
【００６７】
▲１▼マクロ的なレイアウトの最適化
多くの素子が集まって一つの役割を果たす比較的大きな（数百μｍ〜数ｍｍ程度）回路群（ユニット）の配置を最適化する手法がある。図１０は、あるチップにおける回路パターンの局所的な面積率分布を模式的に示したものである。図１１は、図１０のＣＭＰ後の膜厚分布を模式的に示したものである。この場合、面積率の大きいユニット同士、小さいユニット同士が集まっているために、ＣＭＰ後の膜厚ばらつきも大きいものとなる。すなわち、チップ８上には、面積率の大きいユニットに対応する大パターン密度領域９、面積率の小さいユニットに対応する小パターン密度領域１０がそれぞれまとまって配置されている。
【００６８】
そこで、面積率がチップ内で平均化するようにユニットのレイアウトを、図１２に示す配置に変更する。図１３は、図１２に示すレイアウトのチップのＣＭＰ後の膜厚分布を模式的に示したものである。図１３のように、レイアウトの変更によって大パターン密度領域９、小パターン密度領域１０を分散させることにより、研磨後の膜厚分布のばらつきを低減することができる。
【００６９】
さらに、パッドやスラリーの平坦性能によってレイアウトの変更による効果は変化するが、φ数百〜数ｍｍ程度の領域での面積率をチップ内で平均化することができれば、ＣＭＰ後の膜厚ばらつきを低減することができる。
【００７０】
この平均化する単純な方法として、例えば実測した膜厚分布を参考にして、膜厚の大きい部分のユニットと小さい部分のユニットを入れ替える方法が考えられる。チップ全体の面積率が同じであっても、パターンの配置によってＣＭＰ後の膜厚分布は異なる。局所的にパターンが密な部分では、研磨後の膜厚は大きなものとなり、パターンが疎な部分では膜厚は小さいものとなる。このことは、パターンの偏りが研磨後の膜厚に影響を及ぼしていることを意味している。
【００７１】
このパターンの偏りを表す指標として、パターンレイアウトの空間周波数を用いる方法が考えられる。研磨に用いるパッドやスラリーの特性にもよるが、基本的に空間周波数の大きい成分のパターンは削れやすく、空間周波数の小さい成分のパターンは削れにくい。そこで、パターンレイアウトから空間周波数を抽出し、低周波成分が大きい場合は、その成分が低減するようにパターンのレイアウトを変更すればよい。
【００７２】
例えば、予め大きなばらつきが生じる空間周波数をパッドやスラリーの特性から抽出しておき、この周波数以下の成分を低減するようなパターンレイアウトを作製すれば、ＣＭＰ後の膜厚のばらつきを低減することができる。図１４及び図１５のグラフは、それぞれ前記図１０及び図１２に示すパターンレイアウトを解析して空間周波数を算出したものを模式的に示したものである。単純化のために、ある断面の１次元の分布について空間周波数を解析したものを示している。横軸は、チップの大きさを基準とした場合の空間周波数である。パターンレイアウトの変更によってパターンの空間周波数が変化し、大きなばらつきが生じる低周波数帯域の成分が低減していることがわかる。
【００７３】
▲２▼ミクロ的なレイアウトの最適化
例えば、メモリ回路のようにメモリセルが整然と並んでいる場合には問題とならないが、ロジックの回路のように必ずしも回路パターンが一様に並んでいない場合にはＣＭＰ後の膜厚のばらつきが問題となる場合がある。図１６及び図１７は、回路パターンの修正例を示したものである。図１６（ａ），（ｂ）のように、Ｓｉ基盤２上のＳｉＮ膜１について、局所的なパターンの面積率を平均化することによってＣＭＰ後の膜厚ばらつきを低減することができる。
【００７４】
また、ある部分のＣＭＰ後の膜厚が他の部分と比べて小さい場合には、その部分の局所的なパターン密度が小さいことが原因である場合がある。この場合、図１７（ａ），（ｂ）のように、回路の動作に影響のない範囲でパターン幅等を大きくすることによってＣＭＰ後の膜厚ばらつきを低減することができる。
【００７５】
▲３▼ダミーパターンの導入
ダミーパターンを導入することにより、局所的な面積率を平均化し、膜厚のばらつきを低減することができる。しかし、回路パターンのレイアウトや予め設定したダミーパターンの配置ルールによっては導入できない場合や、また製品によっては最適に配置できない場合がある。
【００７６】
例えば、回路の安定動作確保のため、またはダミーパターンの配置ルールの制約のために、ある回路パターンの周囲にダミーパターンが配置できない場合があったとする。この回路パターンは局所的にパターン密度が小さい状態となるため、ＣＭＰ後の膜厚が小さくなる。
【００７７】
また、周辺部にダミーパターンを配置できない原因が、ダミーパターンの配置ルールにある場合は、ダミーパターンの配置ルール自体を変更する、または局所的にこの部分の配置ルールのみを変更することによってＣＭＰ後の膜厚が小さくなることを防ぐことができる。例えば、図１８（ａ），（ｂ）はダミーパターンの大きさが大きいために回路周辺にダミーを配置できない場合のパターンの平面図を示している。この場合は、この部分のダミーパターン１２の大きさを小さくすれば、回路パターン１１の周辺部にダミーパターン１２を配置することができる。
【００７８】
また、ダミーパターンが配置できない原因が、回路の安定動作確保のためである場合は、周辺部にダミーパターンを配置すること自体ができない。そこで、さらに周辺部のダミーパターンの設計ルールを変更することによって膜厚が小さくなることを防ぐことができる。例えば、図１９（ａ），（ｂ）の場合には、ダミーパターン１２のパターン密度を大きくすることによってＣＭＰ後の膜厚が小さくなることを防ぐことができる。
【００７９】
上記、パターンレイアウトを最適化する場合は、同時に成膜及びＣＭＰのプロセス条件を最適化することが望ましい。成膜及びＣＭＰのプロセス条件の最適化方法については、前記と同様である。
【００８０】
（３）リバースマスク方式の最適化
図２０は、リバースマスク方式により、ＣＭＰ後の膜厚ばらつきの低減を実現する処理の流れを示したものである。処理の流れを簡単に説明する。
【００８１】
このリバースマスク方式では、溝パターンとは逆のパターンを形成したリバースマスクを用いてホトリソグラフィ（Ｓ３１）、エッチング（Ｓ３２）の処理を施し、最後にＣＭＰによって絶縁膜を研磨し表面を平坦化する。
【００８２】
このＣＭＰ後、製品ウェハに対して、膜厚検査によって詳細に膜厚計測する。その検査結果をもとに、リバースマスクのパターンレイアウト及びエッチングの最適条件を抽出する（Ｓ３３）。この抽出したパターンレイアウトにデータベースの設計情報を修正する。この修正したパターンレイアウトによりマスクを製作し（Ｓ３４）、さらにプロセス条件を変更して以降のウェハを処理する。必要であれば、変更後のウェハに対して同様の処理を実施して効果を確認する。膜厚計測については、前記図５の場合と同様である。
【００８３】
続いて、詳細に評価した膜厚分布からリバースマスクのパターンレイアウト及びエッチング等のプロセス条件を最適化する方法を説明する。リバースパターンのレイアウト最適化及びエッチングプロセスの最適化方法として、それぞれ以下の項目が考えられる。
【００８４】
▲１▼リバースマスクのパターンレイアウトの最適化
リバースマスクのパターンレイアウトの最も単純な決定方法は、ＳＴＩパターンの逆（リバース）のパターンとすればよい。通常は、この方法によりＣＭＰ後の膜厚のばらつきを低減できる。しかし、微細なパターンや形状の場合は単純にＳＴＩとは逆のパターンを作ることができない場合や、露光において正確にパターンを転写出来ない場合がある。また、前記図４に示すように、ＳＴＩのパターン面積率によって絶縁膜の厚さが異なるので、エッチング後の残膜の大きさもばらつくことになる。このため、ＣＭＰ後の膜厚ばらつきの低減効果が十分得られない場合がある。そこで、実測に基づいて、平坦化の確認及びそれらの条件の最適化を実施する必要がある。
【００８５】
この最適化の方法の一つとして、ＳＴＩの局所的なパターン面積率によってリバースパターンの大きさを変化させることにより、ＣＭＰ後の膜厚ばらつきを低減する方法がある。パターン面積率の疎なもの、密なもの、面積率１００％の場合に分けて考えると、面積率１００％の場合はパターン上を全面エッチングし、疎なもの及び密なものについてそれぞれエッチングしない及びパターン幅を小さくする等により、ＣＭＰ後の膜厚ばらつきを低減することができる（図２１参照）。
【００８６】
このエッチングするパターンの幅を決める方法としては、エッチング後のＳｉＮ膜１上の膜の局所的な体積がチップ全体において均一になるように決める方法がある。例えば、図２１（ａ），（ｃ）の点線よりも上の部分の膜の局所的な体積の部分が最も均一となるように、エッチング部分７のパターンレイアウトを作製する。図２１の断面図（ａ），（ｃ）の下のグラフ（ｂ），（ｄ）は点線上の局所的な膜の体積を表したものである。上図（ａ），（ｂ）と下図（ｃ），（ｄ）では下図の方が体積分布のばらつきが小さく、より平坦化が可能となる。
【００８７】
また、エッチング後の表面形状を求める最も単純な方法としては、条件を変えたいくつかのサンプルを実測することによって求める方法がある。また、シミュレーション等により求めることも可能である。
【００８８】
上記は、例えば実測結果に基づいてチップ全体に対して適用しても良いし、特定箇所、例えば膜厚が小さい部分にのみ適用しても良い。
【００８９】
▲２▼エッチング条件の最適化
エッチング量については、前述の成膜量及びＣＭＰ研磨量の最適化と同様の方法で実現することができる。
【００９０】
上記の全ての最適化は、実測に基づいて実施されるが、最近ではチップの設計情報や膜の成膜形状等の情報からシミュレーションによりＣＭＰ後の膜厚分布を予想できるようになってきている。そこで、これらのシミュレーション技術と実測、解析（最適化）技術とを組み合わせることにより、設計やプロセスの最適化を短期間で実施する事が可能となる。
【００９１】
上記は、ＳＴＩ形成工程を例に説明しているが、その他の工程としてＩＬＤ（ＩｎｔｅｒＬａｙｅｒＤｉｅｌｅｃｔｒｉｃ）の場合にも適用することができる。
【００９２】
（実施の形態２）
図２２により、本発明の実施の形態２の半導体デバイスの製造技術の一例を説明する。
【００９３】
本発明における実施の形態２として、半導体デバイスの製造工程におけるＣＭＰ工程を対象とし、プラグ形成等のコンタクトホールの開口不良の低減を目的とした設計及びプロセスの最適化に適用した例を示す。
【００９４】
例えば、コンタクトホールの開口不良が生じる原因の一つとして、その前の工程である絶縁膜のＣＭＰ後の膜厚ばらつきが大きいために起こることが考えられる。すなわち、ＣＭＰ後の絶縁膜のばらつきが大きい場合、膜厚の大きい部分でエッチングによって穴が空ききらず、開口不良が発生してしまう場合がある。
【００９５】
この開口不良の発生を低減するには、前の工程での絶縁膜のＣＭＰ後の膜厚のばらつきを低減する必要がある。図２２は、開口検出結果に基づいて、その前の工程での膜厚ばらつきを低減するための設計及びプロセスを最適化する処理の流れを示したものである。設計及びプロセスの最適化方法は、前記した膜厚ばらつきの低減の場合と同様である。
【００９６】
図２２に示すように、この製造工程では、配線のホトリソグラフィ及びエッチング、層間膜の成膜及びＣＭＰ、プラグのホトリソグラフィ及びエッチングの各処理を行った後に、開口確認検査を実施する（Ｓ４１〜Ｓ４７）。
【００９７】
この検査結果に基づいて、パターンレイアウトの最適条件及び成膜量及び研磨量の最適条件を抽出する（Ｓ４８）。この抽出したパターンレイアウトにデータベースの設計情報を修正する。この修正したパターンレイアウトによりマスクを製作し（Ｓ４９）、さらにプロセス条件を変更して以降のウェハを処理する。このように、開口検査結果に基づいて設計及びプロセスを最適化することにより、開口不良の発生を防ぐことができる。
【００９８】
（実施の形態３）
図２３により、本発明の実施の形態３の半導体デバイスの製造技術の一例を説明する。
【００９９】
本発明における実施の形態３として、半導体デバイスの製造工程におけるＣＭＰ工程を対象とし、プラグ形成等のＣＭＰ後の膜残りの低減を目的とした設計及びプロセスの最適化に適用した例を示す。
【０１００】
例えば、膜残りが生じる原因の一つとして、その前の工程である絶縁膜のＣＭＰ後の膜厚ばらつきが大きいために起こることが考えられる。すなわち、ＣＭＰ後の絶縁膜のばらつきが大きい場合、膜の薄い部分、すなわち表面が凹状となっている部分に膜が残ってしまう場合がある。
【０１０１】
この膜残り発生を低減するには、前の工程での絶縁膜のＣＭＰ後の膜厚のばらつきを低減する必要ある。図２３は、膜残り検出結果に基づいて、その前の工程での膜厚ばらつきを低減するための設計及びプロセスを最適する処理の流れを示したものである。設計及びプロセスの最適化方法は、前記した膜厚ばらつきの低減の場合と同様である。
【０１０２】
図２３に示すように、この製造工程では、さらにプラグの成膜及びＣＭＰの処理を行った後に、膜残り検査を実施する（Ｓ５１〜Ｓ５３）。
【０１０３】
この検査結果に基づいて、パターンレイアウトの最適条件及び成膜量、研磨量及びエッチング量の最適条件を抽出する（Ｓ５４）。この抽出したパターンレイアウトにデータベースの設計情報を修正する。この修正したパターンレイアウトによりマスクを製作し（Ｓ５５）、さらにプロセス条件を変更して以降のウェハを処理する。このように、膜残り検査結果に基づいて設計及びプロセスを最適化することにより、膜残りの発生を防ぐことができる。
【０１０４】
以上の説明では、膜厚計測、開口検査及び膜残り検査とそのデータに基づく設計及びプロセスの最適化処理等を別々のステップとして示しているが、実際の製造装置として考えた場合、それぞれ別々の装置として構成しても良いし、複数の機能を備えた一つの装置として構成しても良い。
【０１０５】
また、半導体製造装置においては、例えば前記図５の処理を実現するため、Ｓ６の膜厚検査は検査手段で膜厚が実測され、またＳ７の最適プロセス条件抽出はプロセス条件変更手段で最適なプロセス条件に変更される。この検査手段としては、例えば分光検出方式の膜厚計測装置などが用いられ、またプロセス条件変更手段は、例えばソフトウェアによるプログラム制御に基づいて実行される。
【０１０６】
さらに、前記図９の処理を実現するため、Ｓ２１のレイアウト最適化には、前記プロセス条件変更手段と同様、例えばソフトウェアによるプログラム制御に基づいて実行される設計変更手段が用いられる。
【０１０７】
また、他の前記図８、図２０、図２２および図２３の処理を実現するためにも、前記と同様の各手段が用いられている。
【０１０８】
【発明の効果】
本発明によれば、設計やプロセスに起因する不良の発生を未然に防ぐ、または発生した不良に対して設計及びプロセスを最適化することにより、短期間で不良対策が可能となる。例えば、シリコンウェハ上に半導体デバイスを製造する製造工程において、膜厚検査、膜残り検査及びコンタクトホールの開口確認検査の検査データに基づいて、回路パターンのレイアウト等を最適化することによって、歩留まり向上及び製品の早期安定量産化が可能となる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は一般的なＳＴＩ形成の各工程における断面構造を示す概略図である。
【図２】（ａ）〜（ｄ）は一般的な上乗せ膜方式の各工程における断面構造を示す概略図である。
【図３】（ａ）〜（ｄ）は一般的なダミーパターン方式の各工程における断面構造を示す概略図である。
【図４】（ａ）〜（ｄ）は一般的なリバースマスク方式の各工程における断面構造を示す概略図である。
【図５】本発明の実施の形態１において、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図６】本発明の実施の形態１において、研磨量とウェハ面内及びチップ内の膜厚ばらつきとの関係を示す概略図である。
【図７】本発明の実施の形態１において、研磨量と膜厚ばらつきのとの関係から最適研磨量を抽出する方法の一例を示す概略図である。
【図８】本発明の実施の形態１において、上乗せ膜方式における成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図９】本発明の実施の形態１において、ダミーパターン方式におけるパターンレイアウト、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図１０】本発明の実施の形態１において、チップのパターン密度の分布を示す概略図である。
【図１１】本発明の実施の形態１において、図１０に示すパターン密度分布のチップの研磨後の膜厚分布を示す概略図である。
【図１２】本発明の実施の形態１において、チップのパターン密度の分布を示す概略図である。
【図１３】本発明の実施の形態１において、図１２に示すパターン密度分布のチップの研磨後の膜厚分布を示す概略図である。
【図１４】本発明の実施の形態１において、図１０に示すチップの一断面の空間周波数を示す概略図である。
【図１５】本発明の実施の形態１において、図１２に示すチップの一断面の空間周波数を示す概略図である。
【図１６】（ａ），（ｂ）は本発明の実施の形態１において、パターン密度の平均化を示す概略図である。
【図１７】（ａ），（ｂ）は本発明の実施の形態１において、パターン幅の修正を示す概略図である。
【図１８】（ａ），（ｂ）は本発明の実施の形態１において、ダミーパターンの設計ルールの変更を示す概略図である。
【図１９】（ａ），（ｂ）は本発明の実施の形態１において、ダミーパターンの設計ルールの変更を示す概略図である。
【図２０】本発明の実施の形態１において、リバースマスク方式におけるパターンレイアウト、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図２１】（ａ）〜（ｄ）は本発明の実施の形態１において、エッチングパターンの変更を示す概略図である。
【図２２】本発明の実施の形態２において、開口不良の低減のためのパターンレイアウト、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図２３】本発明の実施の形態３において、膜残りの低減のためのパターンレイアウト、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【符号の説明】
１…ＳｉＮ膜、２…Ｓｉ基盤、３…溝、４…絶縁膜、５…上乗せ膜、６…ダミーパターン、７…エッチング部分、８…チップ、９…大パターン密度領域、１０…小パターン密度領域、１１…回路パターン、１２…ダミーパターン。

Claims

設計情報に基づいた条件で成膜およびＣＭＰを実施し、検査を経て製造される薄膜デバイスの設計方法であって、
前記ＣＭＰ後の膜厚ばらつきを低減し、前記膜厚ばらつきの許容範囲内でスループットを最大にするように、前記検査で実測した膜厚計測データと前記設計情報とに基づいて、回路群のチップ内での配置を変更し、
前記設計情報として、チップ内での回路パターンのパターン密度分布および空間周波数を用い、
前記変更の際には、チップ内における回路パターンのパターン密度を平均化することを特徴とする薄膜デバイスの設計方法。
設計情報に基づいた条件で成膜およびＣＭＰを実施し、検査を経て製造される薄膜デバイスの設計方法であって、
前記ＣＭＰ後の膜厚ばらつきを低減し、前記膜厚ばらつきの許容範囲内でスループットを最大にするように、前記検査で実測した膜厚計測データと前記設計情報とに基づいて、回路パターンまたはダミーパターンの配置、幅および大きさを変更し、
前記設計情報として、チップ内での回路パターンのパターン密度分布および空間周波数を用い、
前記変更の際には、チップ内における回路パターンのパターン密度を平均化することを特徴とする薄膜デバイスの設計方法。
請求項１または２記載の薄膜デバイスの設計方法において、
前記ＣＭＰ後の膜厚ばらつきに代えて、コンタクトホール開口不良、または膜残りを低減するように、設計の各条件を変更することを特徴とする薄膜デバイスの設計方法。
設計情報に基づいた条件で成膜およびＣＭＰを実施し、検査を経て製造される薄膜デバイスの製造方法であって、
前記ＣＭＰ後の膜厚ばらつきを低減し、前記膜厚ばらつきの許容範囲内でスループットを最大にするように、前記検査で実測した膜厚計測データと前記設計情報とに基づいて、成膜量、エッチング量および研磨量を変更し、
前記設計情報として、チップ内での回路パターンのパターン密度分布および空間周波数を用いることを特徴とする薄膜デバイスの製造方法。
設計情報に基づいた条件で成膜およびＣＭＰを実施し、検査を経て製造される薄膜デバイスの製造方法であって、
前記ＣＭＰ後の膜厚ばらつきを低減し、前記膜厚ばらつきの許容範囲内でスループットを最大にするように、前記検査で実測した膜厚計測データと前記設計情報の成膜量および研磨量との関係に基づいて、成膜量、エッチング量および研磨量を変更し、
前記設計情報として、チップ内での回路パターンのパターン密度分布および空間周波数を用いることを特徴とする薄膜デバイスの製造方法。
請求項４または５記載の薄膜デバイスの製造方法において、
前記膜厚計測データとして、チップ内での膜厚分布計測データを用いることを特徴とする薄膜デバイスの製造方法。
請求項４または５記載の薄膜デバイスの製造方法において、
前記ＣＭＰ後の膜厚ばらつきに代えて、コンタクトホール開口不良、または膜残りを低減するように、製造の各条件を変更することを特徴とする薄膜デバイスの製造方法。
設計情報に基づいた条件で成膜およびＣＭＰを実施し、検査を経て薄膜デバイスを製造する半導体製造装置であって、
前記ＣＭＰ後の膜厚、コンタクトホール開口、または膜残りを検査する検査手段と、
前記ＣＭＰ後の膜厚ばらつき、前記コンタクトホール開口不良、または前記膜残りを低減し、前記膜厚ばらつきの許容範囲内でスループットを最大にするように、前記検査手段で検査した検査データと前記設計情報とに基づいて、設計の各条件を変更する設計変更手段とを有し、
前記設計情報として、チップ内での回路パターンのパターン密度分布および空間周波数を用いることを特徴とする半導体製造装置。
設計情報に基づいた条件で成膜およびＣＭＰを実施し、検査を経て薄膜デバイスを製造する半導体製造装置であって、
前記ＣＭＰ後の膜厚、コンタクトホール開口、または膜残りを検査する検査手段と、
前記ＣＭＰ後の膜厚ばらつき、前記コンタクトホール開口不良、または前記膜残りを低減し、前記膜厚ばらつきの許容範囲内でスループットを最大にするように、前記検査手段で検査した検査データと前記設計情報とに基づいて、製造の各プロセス条件を変更するプロセス条件変更手段とを有し、
前記設計情報として、チップ内での回路パターンのパターン密度分布および空間周波数を用いることを特徴とする半導体製造装置。