JP4990548B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程の制御方法において、配線幅の寸法測定方法に適用して有効な技術に関するものである。

近年、半導体デバイスの寸法は微細化が進み、精度に関しては０．１μｍ以下のゲート電極を１０％以下の寸法精度で加工しなければならないほど厳しくなっている。例えば、ゲート電極の寸法は半導体デバイスの動作特性を決定する主要因の一つであり、その加工寸法は、ゲート電極の加工工程だけでなく、ゲート電極の膜厚や加工時のマスクとなるレジストパターンの寸法などのゲート電極の加工工程より前の工程の影響を受ける。そのため、同一の処理条件、同一の加工工程によりゲート電極を加工した場合においても、各工程の微小な変動の累積により、ゲート電極の加工寸法は一定の値にならず、ある範囲をもって、例えばゲート電極の加工寸法の目標値９０ｎｍに対し、３σで１０ｎｍ程度の寸法変動が発生する。したがって、寸法精度が悪化し、ひいては生産性の低下を引き起こす。

この問題に対して、各工程の検査データから寸法変動を予測し、適切な制御工程の処理条件を修正し、寸法変動を抑制する工夫がなされてきた。

例えば、制御工程の処理条件を修正する方法としては、特許文献１に示されている。この特許文献１には、半導体ウエハに第１のプロセスを実行し、このプロセスに関連した統合計測データを取得する。この統合計測データから、少なくとも一つの誤差を特定し、この誤差を補償するべく、第２のプロセスに対して調整プロセスを実行する方法が開示されている。

また、もう一つの例が、特許文献２に示されている。この特許文献２には、ワークピースを加工するステップと、測定された特徴パラメータからトランジスタモデルを用いて特徴パラメータを出力するステップがある。この出力ステップを用いてウエハ電気テストを予測するステップとその予測値に基づき欠陥のある工程を検出するステップと、欠陥のある工程を訂正するステップを用いる方法が開示されている。

また、フィードフォワードにより素子分離領域の寸法を制御する方法が、特許文献３に記されている。この特許文献３には、素子分離領域と活性領域の表面の段差のモデル式を作成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）後の膜厚計測データから、モデル式を用い、埋め込み酸化膜を除去する洗浄工程の時間を制御することにより、上記段差を一定に制御する方法が開示されている。

一方、近年のリソグラフィ技術では、配線幅の微細化に対応するため、光源波長が短くなり、それに伴いレジスト材料も変更されている。非特許文献１に記すように、特に光源波長１９３ｎｍのＡｒＦエキシマレーザに対応したレジスト材料（以下、ＡｒＦレジスト）では、ラインエッジラフネス（ＬＥＲ：Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ）という配線幅の変動が顕著になっている。その配線幅の変動は３σで６ｎｍ程度ある。そのため、配線幅の寸法計測では、たとえ同一配線上であっても、異なる箇所の配線幅を測定した場合には、それぞれ測定した寸法が異なる問題が発生する。そのため、このＬＥＲが大きいレジストパターンを用いた半導体装置の製造工程の寸法検査工程では、寸法の測定精度が悪化するという問題がある。また、０．１μｍ以下の微細な配線幅を高精度、かつ高速に測定する方法が必要とされる。

このような状況の中、配線幅の測定方法がいくつか提案されている。そのうちの一つは、現在最も広く使用されている走査型電子顕微鏡ＣＤ−ＳＥＭ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ−Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いた配線幅の測定方法である。このＣＤ−ＳＥＭの特徴は、電子線を使用するため、配線幅が０．１μｍ以下であっても高解像度の画像を取得することが可能であり、また任意の測定対象を計測することが可能である。また、一般的にＡｒＦレジストは電子線照射によりシュリンクする事が知られており、そのシュリンク量は電子線の照射量に依存する。しかし、最新型のＣＤ−ＳＥＭでは、測定を自動化することにより、測定対象毎のシュリンク量を最低限にする機能や、電子線の走査間隔を広くとることによりシュリンク量を低減する機能（Ｒｅｃｔａｎｇｕｌａｒ Ｓｃａｎ）を有している。このＲｅｃｔａｎｇｕｌａｒ Ｓｃａｎ機能は電子線の走査間隔を変えることにより、縦方向と横方向の倍率が異なる画像を取得することが可能である。このＣＤ−ＳＥＭによる配線幅の測定方法は比較的高速であり、任意な測定対象に対し高精度な測定ができる特徴を持つ。

もう一つの方法としては、非特許文献２に示すようにスキャトロメトリを使用した方法がある。この方法は、５０μｍ角以上の領域にわたって、周期的に配列されたパターンに対し、光の干渉波形を取得する。そして、測定対象の構造モデルからシミュレーションした干渉波形と、実際に取得した干渉波形とを比較することにより、測定対象の寸法を計測する方法である。このスキャトロメトリを使用した配線幅の測定方法は、上記のようなシミュレーションする上で単純な構造であり、かつ５０μｍ以上の領域に渡り周期的に配列されているような限定されたパターンに対しては、比較的高速に測定できる特徴を持つ。

また、もう一つの方法としては、非特許文献３に示すように原子間力顕微鏡を用いたＣＤ−ＡＦＭ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ−Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）による配線幅の測定方法がある。この方法は、微細なプローブを用いて、測定対象を直接３次元計測することにより、配線幅を測定する方法である。また、測定対象を直接測定するため、測定対象の３次元構造を把握することが可能である。また、その測定精度は測定対象の大きさと、プローブの形状および寸法に大きく依存する。

以上述べてきたように、半導体装置の製造工程においては、その加工寸法を制御するための方法や、微細な測定対象を高精度に測定する方法が提案されている。
特表２００５−５１００８３号公報 特表２００３−５３１４９１号公報 特開２００２−１５１４６５号公報 Ａ．Ｙａｍａｇｕｃｈｉ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＳＰＩＥ ｖｏｌ．５３７５，ｐ４６８−４７６（２００４） Ｂ．Ｃｈｅｕｎｇ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＳＰＩＥ ｖｏｌ．５７５２，ｐ３０−４０（２００５） Ｖ．Ａ．Ｕｋｒａｉｎｔｓｅｖ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＳＰＩＥ ｖｏｌ．５７５２，ｐ１２７−１３９（２００５）

近年、半導体デバイスの寸法は微細化が進み、特に０．１μｍ以下といったゲート電極の微細化および１０％以下という加工精度の厳しい要求に対し、個々の加工工程の高精度化のみでは、要求される加工精度を実現は困難になっている。また、ゲート電極の加工寸法は、エッチング時のマスクとなるリソグラフィの寸法だけでなく、ゲート電極となる材料の膜厚や、さらに上流側の素子分離層（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）加工モジュールの加工結果の影響を受ける。つまり、被加工膜よりさらに下層のレイヤの情報が必要になっている。そのため、複数のレイヤの寸法、膜厚などの測定データを用いたモデル式によるＦＦ（Ｆｅｅｄ Ｆｏｒｗａｒｄ）制御が必要となる。

一方、近年のゲート電極の配線幅が０．１μｍ以下である半導体装置の製造工程では、１９３ｎｍの光源波長を用いたＡｒＦリソグラフィが主流となっており、ＡｒＦ用のレジスト材料が使用されている。このＡｒＦレジストを用いて露光されたパターンでは、ラインエッジラフネス（ＬＥＲ）という、配線幅の変動が顕著になっており、その配線幅の変動は３σで６ｎｍ程度ある。そのため、配線幅の寸法計測では、たとえ同一配線上であっても、異なる箇所の配線幅を測定した場合には、それぞれの測定した寸法が異なる問題が発生し、寸法の測定精度が低下する。この配線幅の変動の主要因は、レジスト材料起因であるため、今後配線寸法がさらに微細化したとしても、配線幅の変動はほとんど低減しないと考えられる。つまり、従来の測定方法では、配線幅に代表される寸法測定の精度が不足し、ひいてはＦＦ制御に用いるモデル式の精度が低下する。その結果、このＬＥＲによる寸法測定精度の低下が、半導体装置の製造工程の管理、および制御する上で、非常に重要な課題となっている。

そのため、ゲート電極に代表される微細形状を高精度に加工するためには、複数レイヤのデータに基づくモデル式によるＦＦ制御と、ＬＥＲの影響を除外した高精度な寸法計測方法が必要になる。

上記のＬＥＲが大きいレジストパターンを用いた半導体装置の製造工程に対し、前記特許文献１および特許文献２に記載されている制御方法を適用した場合、配線幅の測定精度の不足により、モデルの精度、およびモデルから決定した訂正ステップの精度が低下し、十分な効果を得ることは困難である。また、前記特許文献３に記載されているモデル式を用いた活性領域と素子分離領域の段差の制御方法は、ゲート電極等の配線幅の制御に適用した場合には、やはり配線幅の測定精度が課題となり、配線幅を制御するには十分でない。

また、配線幅の測定精度を向上する方法としては、測定点数を増加することも有効である。しかし、測定点数の増加は、検査工程のスループットを低下させると共に、製造工程を制御する上でデータ量が膨大になるため、計算負荷の増大の原因となる。そのため、生産性を考慮した場合、測定点数の増加は必ずしも良い方法ではない。

また、配線幅の測定方法として、上記スキャトロメトリを使用した場合、５０μｍ角以上の領域にわたって周期的に配列された比較的簡単なパターン、例えばラインアンドスペースに対しては高速に測定できる。しかし、測定対象としては、上記のような限定されたパターンは測定可能であるが、ＡｒＦレジストに特徴的なＬＥＲのような不規則な形状を再現することはできない。また、下地として素子分離領域がある場合には、干渉波形をシミュレーションするモデルが複雑となり、測定精度が低下する。さらに、半導体装置の製造工程において、真に制御したい配線幅は、例えばロジック部やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）部など、回路部でのゲート電極の配線幅である。このような回路パターンでは、素子分離領域があり、ゲート電極のパターンは必ずしもラインアンドスペースのような単純な周期パターンではない。そのため、限定されたパターンしか測定できないスキャトロメトリにより測定したデータは、例えば回路部のゲート電極の配線幅のような、真に制御したい配線幅の予測モデルの構築に使用するには十分ではない。

また、配線幅の測定方法として上記のＣＤ−ＡＦＭを使用した場合、任意の測定パターンを直接３次元測定できるため、回路部のゲート電極の幅のように、真に制御したい配線幅を測定することができる。しかし、装置の構成上、スループットが極端に低く、またプローブを頻繁に交換する必要があるなど、メンテナンス性が低い特徴がある。そのため、半導体装置の生産性を考慮した場合、ＣＤ−ＡＦＭによる寸法検査データを使用することは、必ずしも良い方法ではない。

また、配線幅の測定方法として上記のＣＤ−ＳＥＭを使用した場合、下地に素子分離領域がある構造や、不規則に配列した任意の測定パターンを高精度に測定することが可能である。しかし、ＡｒＦレジストに代表されるようなレジストパターンを測定した場合には、電子線照射によりＡｒＦレジストがシュリンクする。検査工程において、このシュリンクの影響を除外するため、リソグラフィ後の配線幅の検査工程と、レジストパターンを用いて加工した後の配線幅の検査工程では、同一配線上の異なる箇所を測定するのが通例になっている。しかし、たとえ同一配線上の異なる箇所を測定したとしても、ＡｒＦレジストのＬＥＲの影響により、同じ寸法が得られるとは限らない。また、上記のＲｅｃｔａｎｇｕｌａｒ Ｓｃａｎ機能を用いると、ＡｒＦレジストのシュリンク量を低減可能であるが、その倍率や測定領域をどのように設定するかが、測定データの精度に大きく影響する。

以上述べてきたように、半導体装置の加工寸法を制御する方法はいくつか開示されているが、配線幅が０．１μｍ以下になり、ＬＥＲが大きいレジストパターンを用いた半導体装置の製造工程では、その配線幅の測定精度の劣化により、予測モデルの精度が低下する。そのため、予測モデルに基づき制御対象の加工寸法を制御しようとしても、十分な効果が得られない。また、配線幅の微細化に伴い、新しい測定方法が提案されているが、半導体装置の製造工程を制御する上で、予測モデルに使用できるほど十分な精度をもった測定方法は十分検討されていない。

そこで、本発明は、半導体装置の電気特性および加工寸法の変動を低減し、半導体装置を高品質で高歩留まりで製造できる、半導体装置の製造技術を提供することを目的とするものである。具体的には、寸法検査工程での測定誤差を低減し、少ない測定データ数、かつ高精度な寸法測定方法、およびその測定方法を用いた複数レイヤの寸法や膜厚などの測定データに基づくモデルを生成し、このモデル式によるＦＦ制御方法を用い、寸法変動の少ない半導体装置の製造工程の制御方法を実現するものである。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、半導体装置の製造工程において、配線幅の測定精度を向上するべく、測定領域の配線方向の長さを、配線幅の１０倍以上として配線幅を測定する検査工程を有し、この配線幅の検査工程を含む、複数の検査工程の検査データを収集する機能、その検査データを用いて半導体装置の電気特性または加工寸法の予測モデルを生成する機能、予測モデルから制御モデルを生成する機能、および半導体装置の製造工程の複数の検査工程の検査データと制御モデルを基に制御工程の処理条件を適切に制御する機能を有する半導体装置の製造工程の制御システムを構築し、この制御システムを用いて半導体装置の製造方法を実現する。

すなわち、本発明の半導体装置の製造方法は、以下のような特徴を有するものである。

（１）半導体装置を加工する複数の処理工程と、その加工結果を検査する複数の検査工程からなる半導体装置の製造方法であって、複数レイヤの検査工程の検査データを収集する工程と、その複数レイヤの検査データを解析する工程と、半導体装置の特徴的なパラメータの中から少なくとも一つのパラメータに対し、複数レイヤの検査データからパラメータの予測モデルを作成する工程と、複数の処理工程の中から少なくとも一つの処理工程を制御工程とし、半導体装置のパラメータを安定化するために制御工程の処理条件の少なくとも一つの設定値を決定する制御モデルを作成する工程と、複数レイヤの検査データから制御モデルに基づき制御工程の処理条件の設定値を計算する工程と、その計算した設定値に基づき制御工程の処理条件を変更する工程を有することを特徴とする。

（２）前記（１）の半導体装置の製造方法において、予測モデルとして、半導体装置のゲート電極の配線幅に対する予測モデル、半導体装置のゲート電極のオフセットスペーサの寸法に対する予測モデル、および半導体装置のトランジスタの閾値電圧に対する予測モデルのいずれかを生成することを特徴とする。

（３）前記（１）の半導体装置の製造方法において、半導体装置の特徴的な寸法である活性領域と素子分離領域の段差を複数の検査工程の検査データから算出する工程を有し、その活性領域と素子分離領域の段差を予測モデルのパラメータの一つとすることを特徴とする。

（４）前記（１）の半導体装置の製造方法において、走査型電子顕微鏡を用いてレジストパターンを検査する工程を有し、そのレジストパターンのシュリンク量を予測モデルのパラメータの一つとすることを特徴とする。

（５）前記（１）の半導体装置の製造方法において、予測モデルの変数の一つとして、パターン占有率、装置のメンテナンス後からの処理時間、処理ウエハの処理順番、および処理ウエハのバッチ処理装置内のウエハ積載位置のいずれかを用いることを特徴とする。

（６）前記（１）の半導体装置の製造方法において、配線幅を検査する工程を有し、測定領域の配線方向の長さが１μｍ以上であり、かつ測定対象の配線幅が０．１μｍ以下であることを特徴とする。

（７）前記（１）の半導体装置の製造方法において、配線幅を検査する工程を有し、走査型電子顕微鏡を用い、配線方向の倍率が１５０，０００倍以下であり、横方向の倍率が１００，０００倍以上である測定画像から、配線幅を計測することを特徴とする。

（８）前記（１）の半導体装置の製造方法において、配線幅を検査する工程を有し、予測モデルを生成する際に使用する寸法計測データを走査型電子顕微鏡およびスキャトロメトリを使用して測定し、制御パラメータを決定する際には、スキャトロメトリにより測定した寸法計測データを使用することを特徴とする。

（９）前記（１）の半導体装置の製造方法において、ある一つの加工工程の処理前および処理後の配線幅を検査する工程を有し、その処理前および処理後で測定位置が誤差０．５μｍ以下の精度で一致する箇所を計測することを特徴とする。

（１０）前記（１）の半導体装置の製造方法において、検査工程の一つとして、応力測定の検査工程、不純物濃度の検査工程、膜厚の検査工程、半導体装置の電気特性の検査工程のいずれかを有することを特徴とする。

（１１）前記（１）の半導体装置の製造方法において、半導体装置の特徴的な寸法を複数の検査工程の検査データから算出する工程を有し、その特徴的な寸法を予測モデルのパラメータの一つとすることを特徴とする。

（１２）前記（１）の半導体装置の製造方法において、検査工程における検査データとして、ロット毎の平均値、ロット内の少なくとも１枚以上を抜き取って測定した平均値、ウエハ毎の平均値、およびチップ毎の平均値のいずれかを用いることを特徴とする。

（１３）前記（１）の半導体装置の製造方法において、制御工程の処理条件の変更として、処理ロット毎に制御パラメータの値を計算し、その処理ロット毎に制御工程の処理条件、処理ウエハ毎に制御パラメータの値を計算し、その処理ウエハ毎に制御工程の処理条件、およびチップ毎に制御パラメータの値を計算し、その処理ウエハのチップ毎に制御工程の処理条件のいずれかを変更することを特徴とする。

（１４）前記（１）の半導体装置の製造方法において、少なくとも二つ以上の予測モデルを生成する工程と、少なくとも二つ以上の制御モデルを生成し、少なくとも二つ以上の制御工程の制御パラメータを決定する工程を有することを特徴とする。

（１５）前記（１）の半導体装置の製造方法において、配線幅を検査する工程を有し、複数の配線幅の平均値を測定値とすることを特徴とする。

（１６）前記（１）の半導体装置の製造方法において、ある一つの加工工程の処理前および処理後の配線幅を検査する工程を有し、処理前および処理後で測定位置が誤差０．５μｍ以下の精度で一致する箇所を計測し、その計測した配線の二つのエッジプロファイルの差が最小になるようデータ処理をして、その二つのエッジプロファイルが一致する箇所の寸法を検査データとすることを特徴とする。

さらに、本発明は、前記（１）〜（１６）の半導体装置の製造方法を実施するための半導体製造システム、この半導体製造システムを用いて製造された半導体装置などに適用可能である。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、主に３つの効果が期待できる。一つ目の効果としては、配線幅の測定精度が向上したことにより、予測モデルの精度を改善できる。その高精度のモデルを用いて、適切に制御工程を制御することにより、高い加工精度を実現でき、最終的に半導体装置の生産性を向上することが可能となる。また、二つ目の効果としては、配線幅の測定精度が向上したことにより、従来の測定方法に比べ、少ない測定点数であっても、予測モデルを十分な精度に確保することができる。そのため、検査工程のスループットを低下させること無く、高い加工精度を実現でき、最終的に半導体装置の生産性を向上することが可能である。また、三つ目の効果としては、精度の高い予測モデルから、制御対象の加工寸法に対する各工程の影響度を算出することができる。この影響度が大きい工程が、寸法変動の主要因になっていると判断することができる。このように、本発明の予測モデルにより、半導体装置の製造工程における重要管理工程を抽出することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（本発明の実施の形態の概要）
本発明の実施の形態の概要を、図１，図２に基づいて説明する。それぞれ、図１は半導体装置の製造方法における作業フロー、図２は半導体製造システムの構成を示す。

本発明の実施の形態において、半導体装置の製造方法における作業フローでは、図１に示すように、まず、実験計画法（ＤＯＥ：ｄｅｓｉｇｎ ｏｆ ｅｘｐｅｒｉｍｅｎｔ）により、制御対象となる加工寸法がばらつくように、適切な処理工程の処理条件を恣意的に変更する（１０１）。これは、加工寸法に対する各処理工程の効果を強調するためである。次に、各検査工程の測定データを収集し、外れ値を除外する（１０２，１０３）。その後、その測定データを用いて予測モデル（予測モデル式）を生成する（１０４）。次に、予測モデルと制御対象の加工寸法の設定値から、制御工程の制御パラメータを計算する制御モデル（制御モデル式）を生成する（１０５）。次に、実際に製品製造工程を開始する（１０６）。制御工程の直前までの検査工程の測定データを収集し、制御モデルに渡す（１０７，１０８）。そして、制御モデル式から、制御パラメータを算出し、それに基づき、制御工程の処理条件を変更する（１０９，１１０）。そして、制御工程を処理し、その後の製造工程を続行する（１１１，１１２）。

次に、製造ラインにおける半導体製造システムの構成を図２に示す。処理ウエハは図２中の処理工程２０１により、順次処理される。図２中の矢印は処理ウエハの流れをあらわす。処理工程２０１の間には、複数の検査工程２０２により、成膜膜厚、加工寸法などの検査が行われる。量産ラインにおいて、この検査は複数ロットに数回の検査が行われるのが通例であるが、全ロット全ウエハに対して検査するのが好ましい。また、ロット毎に１枚以上のウエハを代表して検査することも可能である。検査データはデータ収集ユニット２０３に送信される。データ解析ユニット２０４では、データ収集ユニット２０３から得た検査データに対し、外れ値除去、ウエハ毎平均値、ロット毎平均値などの統計処理を行い、主成分解析や重回帰分析等により予測モデルおよび制御モデルを生成する。プロセス制御ユニット２０５では、検査データから、この制御モデルを用いて制御工程の制御パラメータを決定し、この制御パラメータを制御工程に送信し、制御工程の処理条件を自動的に変更する。各ユニットは個別のコンピュータで構成されるのが望ましいが、統合サーバとして構築しても良い。このようなシステム構成により、半導体装置の制御対象の加工寸法を高精度に制御することが可能となる。

（実施の形態１）
本発明の実施の形態１を、図３〜図１５に基づいて説明する。それぞれ、図３はゲート電極の配線幅の制御システム、図４はゲートエッチングまでのプロセスフロー、図５は走査型電子顕微鏡の測定画像、図６は配線幅の測定例、図７はウエハ面内測定箇所、図８は測定領域の長さと測定精度の関係、図９は従来の測定方法によるゲート電極配線幅の実測値と予測値の相関、図１０は本実施の形態を用いた場合のゲート電極配線幅の実測値と予測値の相関、図１１は本実施の形態を用いデータ点数を削減した場合のゲート電極配線幅の実測値と予測値の相関、図１２はゲート電極配線幅のＦＦ制御結果、図１３は測定画像内に複数パターンがある場合の配線幅測定例、図１４はゲート電極の平面と断面、図１５は制御工程が複数ある場合の制御システムを示す。

ゲート電極の配線幅の制御に本発明を適用した例を示す。本実施の形態では、図３に示すようにゲートエッチング工程３０１を制御工程とし、反射防止膜エッチング時間を制御パラメータとした。より詳細なプロセスフローを図４に示す。ＳＴＩエッチング工程後にシリコン基板４０３上の窒化シリコン４０１表面からの深さＤ＿Ｓ１および窒化シリコンの膜厚Ｔ＿Ｓ１および酸化シリコン４０２の膜厚Ｔ＿Ｏ１を計測する（４１１，４１２）。その後、酸化シリコン４０４を堆積させ、ＳＴＩを埋め込み、その膜厚Ｔ＿Ｈ１を計測する（４１３，４１４）。次に、ＣＭＰによりウエハ表面を平坦化し、窒化シリコン４０１の膜厚Ｔ＿Ｓ２と埋め込み酸化シリコン４０４の膜厚Ｔ＿Ｈ２を計測する（４１５，４１６）。さらに、窒化シリコン４０１の除去、不純物注入を行い、膜減りした後の埋め込み酸化シリコン４０４の膜厚Ｔ＿Ｈ３を計測する（４１７，４１８）。その後、ゲート酸化、多結晶シリコン４０５の成膜、不純物注入を行い、多結晶シリコン４０５の膜厚Ｔ＿Ｐ１を計測する（４１９，４２０）。次に、反射防止膜４０７およびレジストを成膜し、リソグラフィを行う（４２１）。その後、レジストパターン４０６の寸法Ｌ＿Ｇ１を計測し、ゲートエッチングを行う（４２２，４２３）。そして、ゲートエッチング後のゲート電極４０８の配線幅Ｌ＿Ｇ２を計測する（４２４）。本実施の形態では、このゲート電極の配線幅Ｌ＿Ｇ２を制御する方法を示す。

まず、ゲート電極の配線幅Ｌ＿Ｇ２への各工程の影響を強調するため、リソグラフィ工程を含む５つの工程の処理条件をそれぞれ２水準設定し、１６枚のウエハを用いて、ゲートエッチング後のゲート電極の配線幅Ｌ＿Ｇ２の寸法検査工程まで実行した。つまり、実行した工程が全て異なる１６種類のウエハを作成したことに相当する。各工程の処理条件を一定にして処理を行った場合には、各工程がゲート電極の配線幅Ｌ＿Ｇ２に及ぼす影響が、各処理装置の経時変化や検査工程の測定誤差に埋もれてしまう。つまり、ＳＮ比が低下することにより、精度の高いゲート電極の配線幅Ｌ＿Ｇ２の予測モデルを作成することができない。一方、本実施の形態においては、５工程の処理条件を規定値の±１０％程度となるように設定したことにより、ＳＮ比を十分高く取ることができ、精度の高い予測モデルを作成することが可能となる。さらに、精度を上げるには、処理条件を変更する工程数を増やし、処理ウエハ数を全組み合わせにすることも有効である。また、処理条件も２水準以上にすれば、処理条件を規定値の±３％以上に設定したとしても、十分精度の高い予測モデルを構築することが可能である。また、処理ウエハの枚数は、実験計画法に基づき、適宜決定すれば良い。全組合せを実現できるウエハ数にするのが好ましいが、本実施の形態では、スループットを上げるために、１６枚とした。

次に、各検査工程としては、膜厚検査工程では、干渉膜厚計またはエリプソメトリ等を使用して測定した。また、リソグラフィ工程後の寸法検査工程、およびゲート加工工程後の寸法計測工程においては、図５に示すように走査型電子顕微鏡を用い、配線方向と配線に垂直な方向で、倍率の異なる測定画像５０１を取得した。次に、測定対象の配線５０２に対し測定領域５０３の長さ（Ｌ）５０４を３μｍ、測定間隔（ΔＬ）５０５を１０ｎｍで測定した局所的な配線幅（Ｗ_ｋ）５０６の平均値を配線幅Ｗとし、検査データＬ＿Ｇ１_ＩおよびＬ＿Ｇ２_Ｉとした。たとえば、画像に対し、測定対象の配線５０２が傾いていた場合には、その傾きを補正することにより、局所的な配線幅をより正確に計測することが可能である。本実施の形態では、画像の倍率は縦方向３５，０００倍、横方向１５０，０００倍とした。本実施の形態では、画像のピクセル数は縦横それぞれ５１２ピクセルとしたが、それぞれ２０４８ピクセル以上の方が好ましく、より好ましくは４０９６ピクセル以上である。リソグラフィ工程後の寸法計測箇所６０１とゲート加工工程後の寸法計測箇所６０２は、図６に示すように同一配線上で４μｍ離れた異なる箇所を測定した。各検査工程では１６枚全てのウエハを計測し、各ウエハに付き、図７に示すように面内１０点の検査対象チップ７０１に対して各検査項目の測定を行った。本実施の形態では、２００ｍｍウエハを処理する製造工程について説明するが、３００ｍｍ以上とさらに大口径のウエハを処理する製造工程の場合には、面内測定点数を１０点以上にした方が、より高精度の予測モデルを構築することが可能となる。

ここで、測定領域の長さ（Ｌ）５０４と配線幅Ｗの測定精度の関係について説明する。図８（Ａ）に測定間隔（ΔＬ）５０５を１０ｎｍとして、測定した局所的な配線幅（Ｗ_ｋ）５０６を示す（配線長さ−局所的な配線幅）。測定間隔５０５は２０ｎｍ以下が好ましいが、１０ｎｍ以下がより好ましい。図８（Ｂ）に、測定領域の長さ５０４を０．３μｍとし、この配線を複数箇所測定した場合の測定値のヒストグラムを示す（配線幅−度数）。このヒストグラムの標準偏差σは２ｎｍある。つまり、この配線を例にした場合には、測定領域の長さ５０４が０．３μｍの測定において、３σで６ｎｍの測定バラツキがあることを意味する。次に、図８（Ｃ）に、この測定バラツキと測定領域の長さ５０４の関係を示す（測定領域の長さ−測定バラツキ）。測定領域５０３を長く取るにつれ、測定バラツキが減少することが分かる。この配線幅Ｗの測定においては、測定領域の長さ５０４を１μｍとれば、測定バラツキは３σで１ｎｍ以下であることが分かる。このことから、測定領域の長さ５０４を１μｍとれば、予測モデルの精度は十分確保できるが、好ましくは２μｍ以上であり、より好ましくは３μｍ以上である。また、測定領域の長さ５０４と配線幅Ｗの関係は、測定領域の長さ５０４は配線幅Ｗの１０倍以上が良く、好ましくは２０倍以上、より好ましくは３０倍以上が適している。そのため、本実施の形態ではさらに精度を上げるため、測定領域の長さ５０４を３μｍとした。

測定領域の長さ（Ｌ）５０４を長く取るには、画像の解像度を低くすれば良い。つまり、１μｍ以上の長さの測定領域を確保するには、画像の縦方向の倍率は１５０，０００倍以下である必要がある。好ましくは１００，０００倍以下であり、より好ましくは５０，０００倍以下である。しかし、寸法の測定精度は画像の解像度に依存し、画像の解像度を下げると、真に測定したい配線幅Ｗの測定精度が低下する。このため、配線幅方向、つまり横方向の解像度は１５０，０００倍以上が良い。好ましくは２００，０００倍以上であり、より好ましくは３００，０００倍以上である。このように、配線幅方向の解像度を低下することなく、配線方向の長さを長く取るには、走査型電子顕微鏡における電子線の走査間隔を間引いて、縦方向と横方向で倍率を変えた画像を取得できる、Ｒｅｃｔａｎｇｕｌａｒ Ｓｃａｎ機能が非常に有効となる。この機能は電子線の走査間隔を間引くため、ＡｒＦレジストのシュリンク量を低減する効果だけでなく、横方向を１５０，０００倍以上、縦方向を１５０，０００倍以下の倍率の画像を取得するのに最適な方法である。そのため、本実施の形態においては、このＲｅｃｔａｎｇｕｌａｒ Ｓｃａｎ機能を用い、配線方向の倍率を３５，０００倍、横方向の倍率を１５０，０００倍として、測定領域の長さ５０４を３μｍとして配線幅Ｗを計測した。

次に、図３に示すようにＤＯＥ実験における検査データはデータ収集ユニット３０２に集められ、データ解析ユニット３０３で解析され、式（１）のようなモデル式が作成される。データ解析ユニット３０３では、測定データＴ_ｊの多重共線性を回避するべく、二つの測定データの相関係数を元に、式（１）の予測モデルに用いる測定データＴ_ｊを選別した。予測モデルではゲート加工後の寸法Ｌ＿Ｇ２を目的変数、その他の測定データＴ_ｊ、Ｌ＿Ｇ１を説明変数とし、最小自乗法により重回帰モデルを用い、式（１）のようにＬ＿Ｇ１の予測モデルを生成した。式中のＡ_ｊおよびＣはそれぞれ計測データＴ_ｊの係数および定数である。

Ｌ＿Ｇ２予測値＝Ａ×Ｌ＿Ｇ１＋・・・＋Ａ_ｊ×Ｔ_ｊ＋・・・＋Ｃ （１）
この際、各測定データには、ウエハの番号、面内位置、各工程での処理順番等の付加情報があるため、予測モデルに面内分布、処理順番等の補正項を追加することも可能である。今回はモデル生成に最小自乗法を用いたが、一般的な多変量解析手法によりモデルを生成することも可能である。また、モデルの精度を上げるため、異常値を除去することも有効である。この予測モデルの係数Ａ_ｊと計測データＴ_ｊの標準偏差σ_ｊの積Ａ_ｊσ_ｊを用いて、ゲート電極の配線幅Ｗに対する各工程の寄与率を算出することができる。この寄与率が大きい工程は、その管理値をより厳しくする必要がある。このように予測モデルは、重要工程の抽出にも有効な手段である。

図９は、従来の測定方法により作成した予測モデルにより、Ｌ＿Ｇ２の予測値と測定値（計測値）の相関を示す。従来の測定方法としては、画像の倍率を１５０，０００倍とし、測定領域の長さ５０４を５００ｎｍとして測定した検査データＴ_ｊを用いた。検査データＴ_ｊの精度が低いため、ゲート電極の配線幅Ｗの測定値Ｌ＿Ｇ２と、モデルによる予測値の相関が弱く、相関係数は０．８であった。つまり、予測モデルの精度が十分でないことを意味する。次に、本実施の形態を適用した予測モデルによるＬ＿Ｇ２の予測値と測定値（計測値）の相関を図１０に示す。本実施の形態を適用した場合、ゲート電極の配線幅Ｗの測定値Ｔ_ＡＥＩと予測値の相関が強く、相関係数が０．９７と非常に精度が高い結果が得られた。これが、本実施の形態の主要な効果の一つである。また、図１１は面内の測定点数を５点とした場合の測定値（計測値）Ｌ＿Ｇ２と予測値の相関を示している。この場合の、相関係数は０．９５であり、測定点数を減らしても、測定精度が高いため、予測モデルの精度は十分高い結果が得られた。このことから、本実施の形態を適用した場合、測定点数を削減することによる検査工程のスループットを向上できる利点が得られる。

次に、制御工程をゲートエッチングとし、制御パラメータとなる反射防止膜エッチング時間の計算方法を示す。一般に、ゲート電極の配線幅Ｗは反射防止膜のエッチング時間と線形関係にあることが知られている。そのため、制御パラメータＤは式（１）の予測モデルを変形することにより、式（２）のように表現することが可能となる。

式中のＤ、Ｂ_ｊおよびＣはそれぞれエッチング時間、検査データＴ_ｊの係数および定数である。

Ｄ＝Ｂ×Ｌ＿Ｇ１＋・・・＋Ｂ_ｊ×Ｔ_ｊ＋・・・＋Ｃ （２）
制御パラメータは、制御工程をゲートエッチング工程にした場合には、エッチング時間だけでなく、酸素添加量や、ＲＦバイアスなどの他のパラメータでも制御可能であるが、本実施の形態ではパラメータとゲート電極の配線幅との線形性が強いエッチング時間を制御パラメータとした。プロセス制御ユニット３０４では、実際に製造ラインに流れているウエハの検査データＴ_ｊを用いて、この式（２）の制御モデル式から、制御パラメータとしてのエッチング時間Ｄを算出する。そして、このエッチング時間Ｄを用いて制御工程となるゲートエッチング装置の処理条件を変更し、処理を行った。その結果、図１２に示すようにゲート電極加工後の寸法精度は、標準偏差σで１ｎｍ以下にすることができた。本実施の形態では、ゲート電極の配線幅を目標値に制御する方法について述べた。ゲート電極の配線幅は、ドライエッチング時のマスクとなるレジストパターンの寸法だけで決まるものではなく、被加工膜である多結晶シリコンの膜厚や、その表面の平坦性に大きく影響を受ける。そのため、本実施の形態のように、被加工膜とは異なるレイヤの膜厚データを用いた予測モデル、および制御モデルを作成することにより、加工寸法を高精度に制御することが可能となる。

本実施の形態では、単独の配線幅Ｗを測定値として用いた。例えば、図１３に示すように測定画像１３０１内に複数の配線がある場合（１３０２は測定対象の配線、１３０３は測定領域）、その複数の配線幅Ｗの平均値を測定値として使用した場合にも測定精度の向上が期待できる。また、測定画像内に複数の配線があり、その中の一つの配線の幅を測定する場合、通常の測定方法では、画像自動認識により一つの配線を選択し、配線幅Ｗを測定する。しかし、この自動認識では必ずしも目的の特定の配線を測定することはできない。通常、配線端にはコンタクトを取るような広いパターンが接続されている。そこで、この配線端が測定画像１３０１内に入るようにすれば、複数ある配線の中から、特定の配線を抽出することができ、常に同じパターンの寸法を計測することが可能となる。

また、本実施の形態では、配線幅Ｗの測定用に作成されたモニターパターンのゲート電極の配線幅Ｗを測定対象としたが、図１４（Ａ）に示すような、活性領域１４０１や素子分離領域１４０２がある場合には、式（１）に示した予測モデル式の係数Ａ_ｊの値が、下地構造の影響により若干変化する。そのため、図１４（Ｂ）（（Ａ）のＸ−Ｘ’断面）に示すような活性領域１４０１上のゲート電極１４０３の配線幅Ｗや、図１４（Ｃ）（（Ａ）のＹ−Ｙ’断面）に示すような素子分離領域１４０２上のゲート電極１４０３の配線幅Ｗを測定対象とし、予測モデルを作成することも可能である。また、モニターパターンと活性領域１４０１上のゲート電極１４０３の配線幅Ｗ、双方の予測モデルを生成すれば、モニターパターンの配線幅Ｗから、活性領域１４０１上のゲート電極１４０３の配線幅Ｗを予測することも可能となる。また、制御対象とするゲート電極１４０３の配線幅Ｗに対する予測モデルと、単純なラインアンドスペースをスキャトロメトリにより測定したデータから生成される予測モデルが一致する場合、または補正係数等を導入することにより、スキャトロメトリの測定データＴ_ｊから、測定対象のゲート電極１４０３の配線幅Ｗを予測できる場合には、寸法検査工程の寸法測定にスキャトロメトリを用いることも可能である。

また、モニターパターンは、ライン方向の長さとして、３μｍ以上が好ましく、より好ましくは６μｍ以上である。また、単純なラインアンドスペースだけでなく、複数の活性領域および素子分離領域にまたがる様なラインアンドスペースも測定に使用するのが好ましい。活性領域の幅としては０．５μｍ以下が好ましいが、より好ましくは０．２μｍ以下である。また、ＳＲＡＭのような複雑な回路パターンを管理用にマスクレイアウトに作成しておくことも有効である。その際、パターン形状は必ずしも実際のＳＲＡＭと同一である必要は無いが、寸法変動の特性がＳＲＡＭと同等であることが望ましい。

また、本実施の形態では、一つのパターン占有率のゲート電極の加工を例として取り上げたが、パターン占有率の異なるゲート電極の予測モデルを導入することにより、予測モデルにパターン占有率を取り入れることができ、新たにパターン占有率が異なる半導体装置の製造工程に適用することが可能となる。

また、本実施の形態では、制御工程をゲートエッチング工程とした場合について説明したが、制御モデルを複数生成することにより、複数の工程を制御することも可能である。たとえば、図１５に示すように第一の制御工程をリソグラフィ工程１５０１とし、次に二つ目の制御モデルとＬ＿Ｇ１を含む検査データを用いて、ゲートエッチング工程１５０２を二つ目の制御工程とすることも可能である。

さらに、本実施の形態では、ロット毎に制御パラメータＤを決定する方法を示したが、制御モデルに渡す検査データとしては、ロット内全ウエハの平均値を検査データとするのが好ましいが、ロット内の１枚以上のウエハの平均値を検査データとすることも可能である。また、測定データＴ_ｊには、処理順番および面内位置情報等の付加情報があるため、ウエハ毎および面内位置毎に制御パラメータを決定することも可能である。特に、現在のリソグラフィ工程では主にスキャナ型露光装置を使用しているため、ウエハ毎、面内位置毎に露光量を設定することが可能であり、より詳細な寸法制御が可能となる。また、一般的に加工装置はメンテナンス後から時間が経過する毎に、その処理特性が変化する。その処理特性の経時変化も予測モデルに取り入れると、より精度の高い予測モデルを作成することができる。また、経時変化を検知する方法としては、その処理工程に関係した検査データＴ_ｊを解析することも可能であり、その処理装置の電気的な装置データ、または発光データなど、その処理装置固有のログデータを解析する方法も可能である。

また、本実施の形態では、予測モデルの変数として、検査データＴ_ｊを直接使用した。しかし、例えば図１４に示すように、活性領域１４０１と素子分離領域１４０２の表面高さの差で表現されるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）段差１４０４は、複数の検査データＴ_ｊから算出することができる特徴的な寸法量である。このように、複数の検査データＴ_ｊから算出できる特徴的な寸法量を予測モデルの変数として使用することも可能である。このような形状として特徴的な寸法は、直感的で理解しやすいため、エンジニアが寸法変動の原因究明をする上では、非常に有効な手法である。

また、予測モデルの精度を常に維持するためには、定期的なモデルの検証、およびモデルの再構築が必要である。本実施の形態においては、装置をメンテナンスする毎に最小ウエハ編成のロットにより、ＤＯＥ実験を再度行い、予測モデルの再構築を行った。また、別の方法としては、例えば１０００枚に１枚などの周期で定期的に、制御工程の処理条件を変更しないで、各工程を処理し、制御対象の寸法、例えばゲート電極の配線幅の測定値Ｌ＿Ｇ２が予測モデルによる予測値との誤差を検証する。例えば、この誤差が５％以上になった場合には、予測モデルの再構築をするというような管理方法も有効である。また、材料を変更した場合や、リソグラフィ時に使用するレチクルマスクにＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）を実行した場合などにも、モデルを再構築する必要がある。また、一つの加工工程における処理装置、または一つの検査工程における検査装置が複数存在する場合には、その装置毎の機差をあらかじめ補正するか、予測モデルにその機差情報を取り入れる方法がある。

また、本実施の形態では、検査データの収集、予測モデルの作成、制御モデルの作成、制御パラメータの計算、制御工程への制御パラメータの送信は、ネットワークを介し、コンピュータにより自動処理される例について説明したが、検査データの収集や、制御工程への制御パラメータの入力などは、作業員が手作業で行うことも可能である。

（実施の形態２）
本発明の実施の形態２を、前述した図５，図６、および図１６，図１７に基づいて説明する。それぞれ、図１６は配線幅の測定例、図１７は測定データから同一箇所を特定する方法を示す。

本実施の形態では、ゲート電極加工後の寸法計測において、図１６に示すようにリソグラフィ後の寸法計測時に測定した箇所（リソグラフィ後の計測箇所）１６０１と同一箇所（リソグラフィ後の計測箇所と同一箇所のエッチング後の計測箇所）１６０２および、同一パターンの異なる場所（リソグラフィ後の計測箇所と異なるエッチング後の計測箇所）１６０３を測定したデータを用いた例について説明する。ここで同一箇所とは、測定装置で規定されるウエハ面内での座標において、０．５μｍ以下が好ましいが、０．２μｍ以下がより好ましい。本実施の形態では、０．１μｍ以下の精度で一致する箇所とした。近年のレジスト材料の変更により、レジストパターンは走査型電子顕微鏡による寸法計測の際に、シュリンクする特徴がある。そのため、従来の寸法測定においては、図６に示すようにリソグラフィ後（６０１）とゲート電極加工後（６０２）では、同一パターンの異なる箇所を測定する方法が主流である。しかし、レジストパターンの測定において、シュリンクがない場合には、同一箇所を測定した方がモデルの精度が高くなるのは、明らかである。そこで、本実施の形態では、ゲート電極加工後の寸法計測において、リソグラフィ後の寸法計測時に測定した計測箇所１６０１と同一箇所の計測箇所１６０２および、同一パターンの異なる箇所の計測箇所１６０３を測定する。測定方法としては、図５に示すように走査型電子顕微鏡を用い、縦方向と横方向で倍率の異なる測定画像５０１を取得し、測定対象の配線５０２に対し測定領域の長さ（Ｌ）５０４を３μｍ、測定間隔（ΔＬ）５０５を１０ｎｍで測定した。次に、リソグラフィ後に計測した寸法データＬ＿Ｇ１、ゲート電極加工後のＬ＿Ｇ１で計測した箇所と同一の計測箇所の寸法データＬ＿Ｇ２、およびＬ＿Ｇ１で計測した箇所と異なる計測箇所の寸法デーＬ＿Ｇ２’を用いて、式（３）に示すように電子線照射によるレジストパターンのシュリンク量Ｓを計算する。

Ｓ＝Ｌ＿Ｇ２’−Ｌ＿Ｇ２ （３）
次に、予測モデルにおいて、検査データＴ_ｊおよび計算したレジストパターンのシュリンク量Ｓを用いて、ゲート電極加工後の寸法予測モデルを生成した。このレジストパターンのシュリンク量Ｓを予測モデルに取り込むことにより、モデル精度を向上することができた。このレジストパターンのシュリンク量Ｓは、電子線照射時間に依存する。しかし、自動計測によりレジストパターンの寸法計測を行う場合、電子線照射時間は一定となり、シュリンク量Ｓも一定であると見なせる。本実施の形態では、寸法測定方法に図５に示すように走査型電子顕微鏡を用い、縦方向と横方向で倍率の異なる測定画像５０１を取得し、測定対象の配線５０２に対し測定領域の長さ（Ｌ）５０４を３μｍ、測定間隔（ΔＬ）５０５を１０ｎｍで測定するという測定精度の高い方法を採用した。この方法は、電子線の走査間隔を間引くことにより、ＡｒＦレジストのシュリンク量Ｓを低減することが可能になる。しかし、従来の測定方法のように寸法精度が低い測定方法を用いた場合には、レジストパターンのシュリンク量Ｓの計算精度も低下し、精度の高い予測モデルの生成は困難である。

さらに、測定精度を上げる方法としては図１７に示すように、リソグラフィ後の測定と、ゲート電極加工後の測定において、同一箇所を測定し、リソグラフィ後に測定した配線幅のプロファイル（Ｗ_ＡＤＩ）１７０１と、ゲート電極加工後に測定した配線幅のプロファイル（Ｗ_ＡＥＩ）１７０２を比較する方法がある。まず、図１７（Ａ）に示すように、Ｗ_ＡＤＩ１７０１とＷ_ＡＥＩ１７０２の配線幅の差（ΔＷ）１７０３の平方和を算出する。次に、図１７（Ｂ）に示すように、Ｗ_ＡＤＩ１７０１またはＷ_ＡＥＩ１７０２のＸ軸の座標をシフト量（ΔＸ）１７０４だけ移動することにより、平方和が最小になる位置を求める。通常のゲート電極加工工程では、レジストパターンのＬＥＲのプロファイルの波形が、ほぼゲート電極のＬＥＲに転写される。そのため、必ず平方和が最小になるシフト量１７０４が存在する。この自乗平均値が最小になったときに、Ｗ_ＡＤＩ１７０１とＷ_ＡＥＩ１７０２のプロファイルで同じ測定領域１７０５にある点の平均値をそれぞれリソグラフィ後の配線幅Ｌ＿Ｇ１、ゲート加工後の配線幅Ｌ＿Ｇ２_Ｉとする。この測定領域１７０５の長さは１μｍ以上あれば良いが、好ましくは２μｍ以上、より好ましくは３μｍ以上あるのが良い。この二つのプロファイルの差の平方和を最小にし、その際の配線幅を計算する機能は、測定装置に内蔵されても良いし、画像測定後にデータ解析ユニットで実行することも可能である。このように、リソグラフィ後とゲート加工後の配線幅のプロファイルが一致するような操作を行えば、真に同一箇所の配線幅を測定することが可能となり、予測モデルの精度をさらに向上することができる。また、電子線の走査によるシュリンク量の影響を除外するには、レジストパターンの測定時と、ゲート加工後の配線幅の測定時で、電子線の走査位置をずらすことも有効な方法である。この方法では、最小自乗法を適用したが、他の方法を適応することも可能である。

以上の様に測定精度の高い測定方法を使用し、さらにレジストパターンのシュリンク量Ｓというパラメータを予測モデルに取り込むことにより、予測モデルの精度を向上することが可能となる。そして、この精度の高い予測モデルから制御モデルを生成し、制御工程を適切な条件で制御することにより、寸法精度の高いゲート電極加工を実現することができ、生産性を向上することができた。

（実施の形態３）
本発明の実施の形態３を、図１８，図１９に基づいて説明する。それぞれ、図１８は電気特性安定化のための制御システム、図１９はゲート電極の断面を示す。

本実施の形態では、半導体装置の電気特性の変動、例えば閾値電圧Ｖｔｈの変動を低減するために、本発明を適用した例を説明する。図１８に示すように、電気特性検査工程１８０４まで行った。検査工程としては、通常の膜厚、寸法検査工程１８０１に加え、応力測定工程１８０２、不純物濃度測定工程１８０３、電気特性検査工程１８０４等を行った。薄膜の応力測定には、カソードルミネッセンス法やラマン分光法などが一般的であるが、応力測定用のパターンをウエハ上に作成すれば、その他の方法で応力を測定することも可能である。また、図１９に示すようにゲート電極１９０１のオフセットスペーサ１９０４の寸法も検査項目の一つとした（１９０２はゲート酸化膜、１９０３は素子分離層）。ここで測定した検査データをデータ収集ユニット１８０５で収集し、このデータを用いて、データ解析ユニット１８０６において、電気特性の予測モデルを生成した。この予測モデルから、制御パラメータを計算する制御モデルを生成した。プロセス制御ユニット１８０７では不純物注入工程１８０８を制御工程とし、不純物量を制御パラメータとした。そして、製造ラインからの検査データに基づき、制御モデルから制御パラメータとなる不純物注入量を計算し、制御工程となる不純物注入工程の処理条件を適切に制御することにより、半導体装置の電気特性の変動、例えば閾値電圧Ｖｔｈの変動を５ｍＶ以下に低減することができた。

上記の各実施の形態で説明したように、本発明は半導体装置の製造工程の制御方法であって、検査工程における寸法測定時の測定領域の長さ（Ｌ）５０４を配線幅Ｗの１０倍以上とすることにより、測定誤差を低減し、予測モデルおよび制御モデルの精度を向上するのに有効な手段である。さらに、予測モデルおよび制御モデルの精度向上により、半導体装置の製造工程を適切に制御することが可能となり、半導体装置の特徴的なパラメータの変動、例えばゲート電極の寸法変動や、電気特性の閾値電圧Ｖｔｈの変動などといった要因を低減することが可能となり、生産性の高い半導体装置の製造を実現できる。また、本実施の形態で示したように、本発明を適用した配線幅の測定方法は、ＬＥＲの大きいラインパターンを測定する上で、非常に有効な方法であるため、この測定方法を寸法管理に適用すれば、寸法管理の精度を向上することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程の制御方法において、配線幅の寸法測定方法に適用して有効であり、さらにＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）やＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）等の半導体装置の製造方法と同様の技術を用いて製造するデバイスの製造工程に適用することも可能である。

本発明の実施の形態において、半導体装置の製造方法における作業フローを示す図である。 本発明の実施の形態において、半導体製造システムの構成を示す図である。 本発明の実施の形態１において、ゲート電極の配線幅の制御システムを示す図である。 本発明の実施の形態１において、ゲートエッチングまでのプロセスフローを示す図である。 本発明の実施の形態１において、走査型電子顕微鏡の測定画像を示す図である。 本発明の実施の形態１において、配線幅の測定例を示す図である。 本発明の実施の形態１において、ウエハ面内測定箇所を示す図である。 本発明の実施の形態１において、測定領域の長さと測定精度の関係（（Ａ）：配線長さ−局所的な配線幅、（Ｂ）：配線幅−度数、（Ｃ）：測定領域の長さ−測定バラツキ）を示す図である。 本発明の実施の形態１との比較において、従来の測定方法によるゲート電極配線幅の実測値と予測値の相関を示す図である。 本実施の形態１を用いた場合のゲート電極配線幅の実測値と予測値の相関を示す図である。 本実施の形態１を用いデータ点数を削減した場合のゲート電極配線幅の実測値と予測値の相関を示す図である。 本発明の実施の形態１において、ゲート電極配線幅のＦＦ制御結果を示す図である。 本発明の実施の形態１において、測定画像内に複数パターンがある場合の配線幅測定例を示す図である。 本発明の実施の形態１において、ゲート電極の平面（Ａ）と断面（Ｂ）（Ｃ）を示す図である。 本発明の実施の形態１において、制御工程が複数ある場合の制御システムを示す図である。 本発明の実施の形態２において、配線幅の測定例を示す図である。 本発明の実施の形態２において、測定データから同一箇所を特定する方法（Ａ）（Ｂ）を示す図である。 本発明の実施の形態３において、電気特性安定化のための制御システムを示す図である。 本発明の実施の形態３において、ゲート電極の断面を示す図である。

符号の説明

２０１…処理工程、２０２…検査工程、２０３…データ収集ユニット、２０４…データ解析ユニット、２０５…プロセス制御ユニット、３０１…ゲートエッチング工程、３０２…データ収集ユニット、３０３…データ解析ユニット、３０４…プロセス制御ユニット、４０１…窒化シリコン、４０２…酸化シリコン、４０３…シリコン基板、４０４…酸化シリコン、４０５…多結晶シリコン、４０６…レジストパターン、４０７…反射防止膜、４０８…ゲート電極、５０１…測定画像、５０２…測定対象の配線、５０３…測定領域、５０４…測定領域の長さ、５０５…測定間隔、５０６…局所的な配線幅、６０１，６０２…寸法計測箇所、７０１…検査対象チップ、１３０１…測定画像、１３０２…測定対象の配線、１３０３…測定領域、１４０１…活性領域、１４０２…素子分離領域、１４０３…ゲート電極、１４０４…ＳＴＩ段差、１５０１…リソグラフィ工程、１５０２…ゲートエッチング工程、１６０１，１６０２，１６０３…計測箇所、１７０１，１７０２…プロファイル、１７０３…配線幅の差、１７０４…シフト量、１７０５…測定領域、１８０１…膜厚、寸法検査工程、１８０２…応力測定工程、１８０３…不純物濃度測定工程、１８０４…電気特性検査工程、１８０５…データ収集ユニット、１８０６…データ解析ユニット、１８０７…プロセス制御ユニット、１８０８…不純物注入工程、１９０１…ゲート電極、１９０２…ゲート酸化膜、１９０３…素子分離層、１９０４…オフセットスペーサ。

Claims (8)

1. 半導体装置を加工する複数の処理工程と、その加工結果を検査する複数の検査工程からなる半導体装置の製造方法であって、
   複数レイヤの検査工程の検査データを収集する工程と、その複数レイヤの検査データを解析する工程と、半導体装置の特徴的なパラメータの中から少なくとも一つのパラメータに対し、前記複数レイヤの検査データからパラメータの予測モデルを作成する工程と、複数の処理工程の中から少なくとも一つの処理工程を制御工程とし、前記半導体装置のパラメータを安定化するために制御工程の処理条件の少なくとも一つの設定値を決定する制御モデルを作成する工程と、前記複数レイヤの検査データから前記制御モデルに基づき制御工程の処理条件の設定値を計算する工程と、その計算した設定値に基づき制御工程の処理条件を変更する工程を有し、
   さらに、ある一つの加工工程の処理前および処理後の配線幅を検査する工程を有し、その処理前および処理後で測定位置が誤差０．５μｍ以下の精度で一致する箇所を計測することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記予測モデルとして、前記半導体装置のゲート電極の配線幅に対する予測モデル、前記半導体装置のゲート電極のオフセットスペーサの寸法に対する予測モデル、および前記半導体装置のトランジスタの閾値電圧に対する予測モデルのいずれかを生成することを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記半導体装置の特徴的な寸法である活性領域と素子分離領域の段差を複数の検査工程の検査データから算出する工程を有し、その活性領域と素子分離領域の段差を前記予測モデルのパラメータの一つとすることを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   走査型電子顕微鏡を用いてレジストパターンを検査する工程を有し、そのレジストパターンのシュリンク量を前記予測モデルのパラメータの一つとすることを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記予測モデルの変数の一つとして、パターン占有率、装置のメンテナンス後からの処理時間、処理ウエハの処理順番、および処理ウエハのバッチ処理装置内のウエハ積載位置のいずれかを用いることを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、
   前記配線幅を検査する工程では、測定領域の配線方向の長さが１μｍ以上であり、かつ測定対象の配線幅が０．１μｍ以下であることを特徴とする半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、
   前記配線幅を検査する工程では、走査型電子顕微鏡を用い、配線方向の倍率が１５０，０００倍以下であり、横方向の倍率が１００，０００倍以上である測定画像から、配線幅を計測することを特徴とする半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、
   前記配線幅を検査する工程では、前記予測モデルを生成する際に使用する寸法計測データを走査型電子顕微鏡およびスキャトロメトリを使用して測定し、制御パラメータを決定する際には、前記スキャトロメトリにより測定した寸法計測データを使用することを特徴とする半導体装置の製造方法。

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