CN108170944B - 一种半导体器件的压力均衡制作参数优化方法及制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 206
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims abstract description 58
- 238000005457 optimization Methods 0.000 title claims abstract description 14
- 238000004458 analytical method Methods 0.000 claims abstract description 66
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 21
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 11
- 229910052709 silver Inorganic materials 0.000 claims description 10
- 239000004332 silver Substances 0.000 claims description 10
- 238000013507 mapping Methods 0.000 claims description 8
- 239000000523 sample Substances 0.000 claims description 6
- 238000003825 pressing Methods 0.000 claims description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- 238000012858 packaging process Methods 0.000 description 6
- JAYCNKDKIKZTAF-UHFFFAOYSA-N 1-chloro-2-(2-chlorophenyl)benzene Chemical compound ClC1=CC=CC=C1C1=CC=CC=C1Cl JAYCNKDKIKZTAF-UHFFFAOYSA-N 0.000 description 5
- 101100084627 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) pcb-4 gene Proteins 0.000 description 5
- 238000002788 crimping Methods 0.000 description 5
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 238000005493 welding type Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005489 elastic deformation Effects 0.000 description 1
- 230000003137 locomotive effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/20—Design optimisation, verification or simulation
- G06F30/23—Design optimisation, verification or simulation using finite element methods [FEM] or finite difference methods [FDM]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/06—Multi-objective optimisation, e.g. Pareto optimisation using simulated annealing [SA], ant colony algorithms or genetic algorithms [GA]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2113/00—Details relating to the application field
- G06F2113/18—Chip packaging
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/06—Power analysis or power optimisation
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- Evolutionary Computation (AREA)
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Abstract
本发明实施例提供了一种半导体器件的压力均衡制作参数优化方法及制作方法，该半导体器件的压力均衡制作参数优化方法包括：根据并联多芯片子模组的外轮廓确定半导体器件的电极盖板的形状，根据半导体器件参数建立半导体器件的有限元模型，并对有限元模型进行有限元分析，从而得到有限元分析结果，然后根据半导体器件的电极盖板的形状及有限元分析结果，确定半导体器件的制作参数。根据本发明实施例提供的半导体器件的压力均衡制作参数优化方法得到制作参数，利用该制作参数制作半导体器件，实现了半导体器件的压力均衡，提高了半导体器件的电气特性和可靠性。
Description
技术领域
本发明涉及功率半导体器件封装技术领域，具体涉及一种半导体器件的压力均衡制作参数优化方法及制作方法。
背景技术
压接型功率半导体器件，具有功率密度大、双面散热、易于串联以及可靠性高等优点，已逐步应用于电力系统的高压直流输电、电力机车等高压、大功率应用场合。随着智能电网的发展，尤其是未来全球能源互联网的构建，压接型功率半导体器件在电网中的需求量将会越来越大，这对压接型大功率半导体器件的性能和可靠性提出了严格的要求。
压接型功率半导体器件通过外部施加压力将内部各个组件组装在一起，然而各个零部件在加工过程中可能会存在一定的加工误差，芯片的制造过程也会存在一定的厚度差，这种零部件的加工误差和芯片的厚度差在组装时会出现累积，如果不加以控制，在大功率模块多芯片并联封装过程中，会导致各芯片的受力出现较大偏差，部分芯片可能会承受过大的压力导致发生脆性断裂而损坏，或者部分芯片所受压力过小而引起接触不良，导致接触热阻和接触电阻增大，从而影响器件的电气特性和可靠性。因此，如何实现功率半导体器件在封装过程中的压力均衡成为亟待解决的问题。
发明内容
鉴于上述的分析，本发明实施例提出了一种半导体器件的压力均衡制作参数优化方法及制作方法，用以实现压接型功率半导体器件在封装过程中的压力均衡。
为实现上述目的，本发明实施例采用如下技术方案：
根据第一方面，本发明实施例提供了一种半导体器件的压力均衡制作参数优化方法，该半导体器件的压力均衡制作参数优化方法包括：根据并联多芯片子模组的外轮廓确定半导体器件的电极盖板的形状，电极盖板包括位于半导体器件下部的第一电极盖板和位于半导体器件上部的第二电极盖板；获取半导体器件的半导体器件参数；根据半导体器件参数建立半导体器件的有限元模型，对有限元模型进行有限元分析，得到有限元分析结果；根据半导体器件的电极盖板的形状及有限元分析结果，确定半导体器件的制作参数。
结合第一方面，在第一方面第一实施方式中，半导体器件参数包括：电极盖板的第一电极尺寸。
结合第一方面第一实施方式，在第一方面第二实施方式中，根据半导体器件参数建立半导体器件的有限元模型，对有限元模型进行有限元分析，得到有限元分析结果，包括：根据多个第一电极尺寸建立半导体器件的几何模型；对几何模型划分映射网格，生成半导体器件的有限元模型；对有限元模型加载边界条件；对加载边界条件后的有限元模型进行有限元分析，得到半导体器件的多个第一电极尺寸对应的多个芯片最大受力偏差；根据多个第一电极尺寸及多个芯片最大受力偏差，建立第一电极尺寸和芯片最大受力偏差的关系曲线，作为有限元分析结果。
结合第一方面第二实施方式，在第一方面第三实施方式中，对加载边界条件后的有限元模型进行有限元分析，得到半导体器件的多个第一电极尺寸对应的多个芯片最大受力偏差，包括：对加载边界条件后的各第一电极尺寸对应的有限元模型，执行：采集各芯片上表面的节点力；分别对各芯片上表面的节点力求和，得到各芯片的平均压力；根据各芯片的平均压力计算半导体器件的芯片最大受力偏差。
结合第一方面，在第一方面第四实施方式中，根据半导体器件参数建立半导体器件的有限元模型，对有限元模型进行有限元分析，得到有限元分析结果，包括：根据多个半导体器件参数，计算多个半导体器件参数分别对应的累积公差，建立半导体器件的几何模型；对几何模型划分映射网格，生成半导体器件的有限元模型；对有限元模型加载边界条件；对加载边界条件后的有限元模型进行有限元分析，得到半导体器件的多个累积公差对应的多个芯片最大受力偏差；根据多个累积公差及多个芯片最大受力偏差，建立累积公差和芯片最大受力偏差的关系曲线，作为有限元分析结果。
结合第一方面第四实施方式，在第一方面第五实施方式中，对加载边界条件后的有限元模型进行有限元分析，得到半导体器件的多个累积公差对应的多个芯片最大受力偏差，包括：对加载边界条件后的各累积公差对应的有限元模型，执行：采集各芯片上表面的节点力；分别对各芯片上表面的节点力求和，得到各芯片的平均压力；根据各芯片的平均压力计算半导体器件的芯片最大受力偏差。
根据第二方面，本发明实施例提供了一种半导体器件的制作方法，该半导体器件的制作方法包括：根据第一方面或第一方面的任意一种实施方式中所述的半导体器件的压力均衡制作参数优化方法，得到半导体器件的制作参数；根据半导体器件的制作参数，制作半导体器件，半导体器件包括：电极盖板和多个芯片子模组，电极盖板包括位于半导体器件下部的第一电极盖板和位于半导体器件上部的第二电极盖板。
结合第二方面，在第二方面第一实施方式中，根据半导体器件的制作参数，制作半导体器件，包括：根据电极盖板的形状和有限元分析结果，制作半导体器件的电极盖板；根据有限元分析结果，将多个芯片子模组设置于第一电极盖板的多个凸台上，多个凸台与多个芯片子模组一一对应设置。
结合第二方面第一实施方式，在第二方面第二实施方式中，根据电极盖板的形状和有限元分析结果制作半导体器件的电极盖板之后，根据有限元分析结果，将多个芯片子模组设置于第一电极盖板的多个凸台上之前，还包括：将芯片的第一电极钼片、芯片及芯片的第二电极钼片依次设置于芯片的第一电极银片上，得到芯片子模组；将PCB板设置于第一电极盖板上。
结合第二方面第二实施方式，在第二方面第三实施方式中，根据有限元分析结果，将多个芯片子模组设置于第一电极盖板的多个凸台上之后，还包括：通过弹簧探针将各芯片的第三电极与PCB板连接；将第二电极盖板压接于多个芯片子模组上。
结合第二方面第一实施方式、第二方面第二实施方式或第二方面第三实施方式，在第二方面第四实施方式中，将电极盖板制作为阶梯状，阶梯包括至少两级。
本发明技术方案，与现有技术相比，至少具有如下优点：
本发明实施例提供了一种半导体器件的压力均衡制作参数优化方法及制作方法，该半导体器件的压力均衡制作参数优化方法包括：根据并联多芯片子模组的外轮廓确定半导体器件的电极盖板的形状，根据半导体器件参数建立半导体器件的有限元模型，并对有限元模型进行有限元分析，从而得到有限元分析结果，然后根据半导体器件的电极盖板的形状及有限元分析结果，确定半导体器件的制作参数。根据本发明实施例提供的半导体器件的压力均衡制作参数优化方法得到制作参数，利用该制作参数制作半导体器件，实现了半导体器件的压力均衡，提高了半导体器件的电气特性和可靠性。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中半导体器件的压力均衡制作参数优化方法的一个具体示例的流程图；
图2为本发明实施例中半导体器件的压力均衡制作参数优化方法中步骤S3的一个具体示例的流程图；
图3为本发明实施例中半导体器件的压力均衡制作参数优化方法中电极受压面尺寸与芯片最大受力偏差的关系曲线的一个具体示例的示意图；
图4为本发明实施例中半导体器件的压力均衡制作参数优化方法中步骤S3的另一个具体示例的流程图；
图5为本发明实施例中半导体器件的制作方法的一个具体示例的流程图；
图6为本发明实施例中累积公差控制的一个具体示例的原理图；
图7为本发明实施例中半导体器件的制作方法的步骤S6的一个具体示例的流程图；
图8为本发明实施例中半导体器件的制作方法中PCB贴装的一个具体示例的示意图；
图9和图10为本发明实施例中半导体器件的制作方法中设置芯片子模组的具体示例的示意图；
图11为本发明实施例中半导体器件的制作方法中第二电极盖板压接的一个具体示例的示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本发明实施例提供了一种半导体器件的压力均衡制作参数优化方法，如图1所示，该半导体器件的压力均衡制作参数优化方法包括：
步骤S1：根据并联多芯片子模组的外轮廓确定半导体器件的电极盖板的形状，电极盖板包括位于半导体器件下部的第一电极盖板和位于半导体器件上部的第二电极盖板。
步骤S2：获取半导体器件的半导体器件参数。
步骤S3：根据半导体器件参数建立半导体器件的有限元模型，对有限元模型进行有限元分析，得到有限元分析结果。
步骤S4：根据半导体器件的电极盖板的形状及有限元分析结果，确定半导体器件的制作参数。
本发明实施例提供的半导体器件的压力均衡制作参数优化方法，根据并联多芯片子模组的外轮廓确定半导体器件的电极盖板的形状，根据半导体器件参数建立半导体器件的有限元模型，并对有限元模型进行有限元分析，从而得到有限元分析结果，然后根据半导体器件的电极盖板的形状及有限元分析结果，确定半导体器件的制作参数，用以实现压接型功率半导体器件在封装过程中的压力均衡。
在上述步骤S1中，首先根据并联多芯片子模组中芯片的形状确定并联多芯片子模组的外轮廓，然后根据并联多芯片子模组的外轮廓确定半导体器件上下电极盖板的形状。具体地，当并联多芯片子模组中的芯片为方形时，则将并联多芯片子模组排列为方形，从而上下电极盖板也为方形；当并联多芯片子模组中的芯片为圆形时，则将并联多芯片子模组排列为圆形，从而上下电极盖板也为圆形。将上下电极盖板与并联多芯片子模组的外轮廓设置为相同形状是因为，压接式功率半导体器件从力学角度可简化为板-柱-板结构模型，半导体器件在压接封装过程中，压力通过上下两个电极盖板传递到各个芯片，由于上侧电极盖板上下两侧的压力分布不完全一致，导致上侧电极盖板发生翘曲变形，翘曲变形后的上侧电极盖板与芯片的接触形式发生变化，进而影响各芯片受力的一致性，将上下电极盖板与并联多芯片子模组的外轮廓设置为相同形状，可在一定程度上改善这一情况。
可选地，在本发明的一些实施例中，上述半导体器件参数包括：电极盖板的第一电极尺寸。此时，如图2所示，在上述步骤S3中，根据半导体器件参数建立半导体器件的有限元模型，对有限元模型进行有限元分析，得到有限元分析结果，包括：
步骤S301：根据多个第一电极尺寸建立半导体器件的几何模型。
具体地，首先根据半导体器件的电流等级确定芯片数量，然后根据芯片数量确定芯片等距均匀排列时的行数和列数，结合芯片的形状和芯片排列的行数和列数确定并联多芯片子模组的外轮廓的尺寸，以并联多芯片子模组的外轮廓的尺寸为基准，逐渐缩小电极尺寸，得到多个第一电极尺寸，从而建立多个第一电极尺寸的几何模型。
几何建模一般有两种方式，第一种是由专业CAD软件(如SOLIDWORKS)建模，然后将模型导入CAE软件(如ANSYS)进行有限元分析，第二种是直接在CAE软件中利用其内部命令建模。本发明实施例根据多个第一电极尺寸建立多个几何模型，如果采用第一种人工手动建模的方法，工作量巨大，效率低、易出错且不够灵活，因此本发明实施例采用程序自动化建模的方法，即第二种方法，通过ANSYS的APDL语言编写命令流程序，将有限元建模和分析过程参数化和程序化，输入为一个包含上述第一电极尺寸的矩阵，输出为整体几何模型，通过改变第一电极尺寸修改输入矩阵的数据，从而实现建立不同第一电极尺寸的几何模型，方便且效率高。
半导体器件在实际压接封装过程中，各组件在受压状态下，部分金属可能会由弹性变形阶段进入塑性变形阶段，因此为了使建立的模型更接近于实际情况，材料模型选择时应考虑弹塑性模型，具体地，进行弹塑性力学分析，为了考虑金属的塑性变形，引入双线性弹塑性强化模型，涉及到的材料参数主要有弹性模量、泊松比、屈服强度和切线模量。
步骤S302：对上述几何模型划分映射网格，生成半导体器件的有限元模型。
由于映射网格比自由网格的计算速度快且计算精度高，本发明实施例对上述几何模型划分映射网格，生成包含节点和单元的有限元模型。
步骤S303：对上述有限元模型加载边界条件。
可选地，在本发明的一些实施例中，半导体器件中的芯片为绝缘栅双极型晶体管(IGBT)，此时半导体器件从上至下依次包括：集电极铜板、集电极钼片、芯片、发射极钼片、发射极银片及发射极铜板，且发射极铜板上设置有多个与芯片一一对应设置的凸台。对上述有限元模型加载边界条件，首先将发射极铜板下表面位移约束和下表面中心点位移约束设置为零；然后将集电极铜板上表面施加均布压力，该均布压力的计算方法为：施加的总压力除以集电极铜板上表面的面积，并将集电极铜板上表面中心点位移约束设置为零；而为了在模型里体现各接触面的性质，集电极铜板下表面与集电极钼片上表面之间、集电极钼片下表面与芯片上表面之间、芯片下表面与发射极钼片上表面之间、发射极钼片下表面与发射极银片上表面之间、发射极银片下表面与发射极铜板的凸台上表面之间共设置5组接触对。
步骤S304：对加载边界条件后的有限元模型进行有限元分析，得到半导体器件的多个第一电极尺寸对应的多个芯片最大受力偏差。
具体地，对加载边界条件后的各第一电极尺寸对应的有限元模型，首先采集各芯片上表面的节点力，然后分别对各芯片上表面的节点力求和，得到各芯片的平均压力，最后根据各芯片的平均压力计算半导体器件的芯片最大受力偏差。
步骤S305：根据多个第一电极尺寸及多个芯片最大受力偏差，建立第一电极尺寸和芯片最大受力偏差的关系曲线，作为有限元分析结果。
本发明实施例通过绘制电极尺寸优化曲线得到上述有限元分析结果，具体地，横坐标为电极盖板受压面的直径，即上述第一电极尺寸，纵坐标为芯片最大受力偏差，表征半导体器件的压力均衡程度。如图3所示，电极尺寸优化曲线通常为U型曲线，该U型曲线的最小值对应半导体器件的最优电极尺寸。
半导体器件在实际封装过程中，若电极盖板的受压面的尺寸过大，也就是上述第一电极尺寸过大时，会导致外围芯片受力偏大，内部芯片受力偏小；若上述第一电极尺寸过小，会导致外围芯片受力偏小，内部芯片受力偏大。这两种情况均会导致并联多芯片受力不均，降低半导体器件的可靠性。通过上述步骤S301至步骤S305，得到半导体器件的最优电极尺寸，为半导体器件的实际制作提供了理论依据，提高了半导体器件压接封装的可靠性。
可选地，在本发明的其他实施例中，如图4所示，在上述步骤S3中，根据半导体器件参数建立半导体器件的有限元模型，对有限元模型进行有限元分析，得到有限元分析结果，包括：
步骤S311：根据多个半导体器件参数，计算多个半导体器件参数分别对应的累积公差，建立半导体器件的几何模型。
步骤S312：对上述几何模型划分映射网格，生成半导体器件的有限元模型。
步骤S313：对有限元模型加载边界条件。
步骤S314：对加载边界条件后的有限元模型进行有限元分析，得到半导体器件的多个累积公差对应的多个芯片最大受力偏差。
步骤S315：根据多个累积公差及多个芯片最大受力偏差，建立累积公差和芯片最大受力偏差的关系曲线，作为有限元分析结果。
通过本发明实施例的步骤S311至步骤S315得到有限元分析结果的过程与上述步骤S301至步骤S305的实现过程类似，需要说明的是，本发明实施例中的半导体器件参数为半导体器件各组件的位置和高度参数，根据半导体器件各组件的位置和高度参数计算半导体器件的累积公差，进而得到累积公差与芯片最大受力偏差的关系曲线，作为有限元分析结果。在半导体器件的实际制作过程中，通常累积公差控制得越严格，制作成本也会相应提高，通过本发明实施例得到累积公差与芯片最大受力偏差的关系曲线，为半导体器件的实际制作提供了理论依据，可以在保证半导体器件的压力分布满足电气性能要求的同时，最大程度地降低制作成本。
通过本发明实施例提供的半导体器件的压力均衡制作参数优化方法，得到半导体器件的制作参数，分别是：半导体器件上下电极盖板的形状，半导体器件电极盖板受压面的最优尺寸及累积公差与芯片最大受力偏差的关系曲线，上述制作参数为半导体器件的实际制作提供了理论依据，利用上述制作参数制作半导体器件，可实现半导体器件的压力均衡分布。
本发明实施例还提供了一种半导体器件的制作方法，该半导体器件的制作方法利用上述实施例的半导体器件的压力均衡制作参数优化方法得到的制作参数制作半导体器件，实现了半导体器件在制作过程中的压力均衡。如图5所示，该半导体器件的制作方法包括：
步骤S5：根据上述半导体器件的压力均衡制作参数优化方法，得到半导体器件的制作参数；
步骤S6：根据半导体器件的制作参数，制作半导体器件。该半导体器件包括：电极盖板和多个芯片子模组2，电极盖板包括位于半导体器件下部的第一电极盖板3和位于半导体器件上部的第二电极盖板1。具体地，如图7所示，通过该步骤S6根据半导体器件的制作参数，制作半导体器件，包括：
步骤S61：根据电极盖板的形状和有限元分析结果，制作半导体器件的电极盖板。具体地，根据上述实施例得到的上下电极盖板的形状及通过有限元分析得到的电极盖板的受压面的最优尺寸，制作半导体器件的上下电极盖板。在一较佳实施例中，将电极盖板制作为阶梯状，阶梯包括至少两级。电极盖板的设置原则是，以第二电极盖板1为例，下侧面要对并联多芯片子模组完全覆盖，以保证良好的电气连接和散热路径，上侧面为受压面，其尺寸根据上述有限元分析得到，以保证良好的压力分布，第一电极盖板3同理，采用该方式设置的电极盖板的上侧面和下侧面的尺寸可能会不一致。因此，本发明实施例将电极盖板设置为阶梯状，该阶梯包括至少两级台阶，通过阶梯对电极盖板上侧面和下侧面的受力进行过渡，以保证器件的受力均衡。
步骤S62：根据有限元分析结果，将多个芯片子模组2设置于第一电极盖板3的多个凸台31上，多个凸台31与多个芯片子模组2一一对应设置。具体地，根据上述实施例得到的半导体器件的累积公差与芯片最大受力偏差的关系曲线，将多个芯片子模组2设置于第一电极盖板3的多个凸台31上，使得各芯片子模组2之间的累积公差控制在工艺范围之内。具体地，如图6所示，当芯片最大受力偏差达到某一极限值，会出现芯片与电极盖板之间无法实现电气接触的情况，此时的累积公差超出了工艺范围，根据该极限值及累积公差与芯片最大受力偏差的关系曲线确定累积公差需要控制的工艺范围。在半导体器件的实际制作过程中，由于位于半导体器件下部的第一电极盖板3上的多个凸台31的高度存在一定的误差，将各个凸台31的高度从低到高排列，将厚度较大的芯片子模组2设置于高度较低的凸台31上，使各个芯片之间的累积公差控制在上述工艺范围内，一方面可以保证半导体器件的压力分布满足电气性能要求，另一方面可最大程度地降低制作成本。可选地，在本发明的一些实施例中，累积公差的控制根据半导体器件的结构弹性做相应调整，如果结构表现为刚性，则累积公差控制应更严格，反之，如果结构表现为弹性，则累积公差控制可相应放宽。具体地，如果半导体器件结构中主要的受力组件是碟簧或者其他变形能力较大的组件则为弹性，如果没有则为刚性，或者通过变形判断：变形量为毫米级的为弹性，变形量为微米级的为刚性，在一具体实施例中，刚性的结构，累积公差应控制在20um以下，弹性的结构，累积公差可放宽至200um。
如图7所示，本发明实施例提供的半导体器件的制作方法的步骤S6中，通过上述步骤S61根据电极盖板的形状和有限元分析结果，制作半导体器件的电极盖板之后，通过上述步骤S62根据有限元分析结果，将多个芯片子模组2设置于第一电极盖板3的多个凸台31上之前，还包括：
步骤S63：将芯片的第一电极钼片、芯片及芯片的第二电极钼片依次设置于芯片的第一电极银片上，得到芯片子模组2。
可选地，在本发明的一些实施例中，上述芯片可以是绝缘栅双极型晶体管(IGBT)，此时，上述第一电极钼片、第二电极钼片及第一电极银片分别是发射极钼片、集电极钼片和发射极银片，集电极钼片与芯片的背面之间、发射极钼片与芯片的正面之间以及发射极钼片的另一面与发射极银片之间均采用纳米银烧结工艺进行烧结，集电极钼片、芯片、发射极钼片和发射极银片通过烧结组成一个整体，外部通过塑封工艺，加工成芯片子模组2。
步骤S64：如图8所示，将PCB板4设置于第一电极盖板3上，可选地，在本发明的一些实施例中，PCB板4可以是粘接或贴装于上述第一电极盖板3上。
如图7所示，本发明实施例提供的半导体器件的制作方法的步骤S6中，通过上述步骤S61根据有限元分析结果，将多个芯片子模组2设置于第一电极盖板3的多个凸台31上之后，还包括：
步骤S65：通过弹簧探针5将各芯片的第三电极与PCB板4连接，具体地，如图9和图10所示，弹簧探针5的根部金属与PCB板4的正面覆铜层实现电气连接，弹簧探针5的顶部金属与芯片的栅极实现电气连接，从而弹簧探针5与PCB板4为芯片提供第三电极驱动信号路径。
步骤S66：如图11所示，将第二电极盖板1压接于多个芯片子模组2上。
可选地，在本发明的一些实施例中，上述芯片可以是绝缘栅双极型晶体管(IGBT)，此时，上述第三电极为栅极，上述第一电极盖板3和第二电极盖板1分别是发射极铜板和集电极铜板。
本发明实施例提供的半导体器件的制作方法，当半导体器件的电流等级发生变化，根据上述半导体器件的压力均衡制作参数优化方法确定新的半导体器件的制作参数，从而较为方便地对半导体器件的结构做出调整，解决了传统的压接式功率半导体器件的当电流等级变化，需要对并联芯片的数量进行调整时，难以对新结构做出切实有效的改动的问题，实现了半导体器件的压力均衡。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (7)
1.一种半导体器件的压力均衡制作参数优化方法，其特征在于，包括：
根据并联多芯片子模组的外轮廓确定半导体器件的电极盖板的形状，所述电极盖板包括位于所述半导体器件下部的第一电极盖板和位于所述半导体器件上部的第二电极盖板；
获取所述半导体器件的半导体器件参数，所述半导体器件参数包括：所述电极盖板的第一电极尺寸；
根据所述半导体器件参数建立所述半导体器件的有限元模型，对所述有限元模型进行有限元分析，得到有限元分析结果，包括：根据多个所述第一电极尺寸建立所述半导体器件的几何模型；对所述几何模型划分映射网格，生成所述半导体器件的有限元模型；对所述有限元模型加载边界条件；对加载边界条件后的有限元模型进行有限元分析，得到所述半导体器件的多个所述第一电极尺寸对应的多个芯片最大受力偏差；根据多个所述第一电极尺寸及多个芯片最大受力偏差，建立所述第一电极尺寸和芯片最大受力偏差的关系曲线，作为所述有限元分析结果；或，根据多个所述半导体器件参数，计算多个所述半导体器件参数分别对应的累积公差，建立所述半导体器件的几何模型；对所述几何模型划分映射网格，生成所述半导体器件的有限元模型；对所述有限元模型加载边界条件；对加载边界条件后的有限元模型进行有限元分析，得到所述半导体器件的多个累积公差对应的多个芯片最大受力偏差；根据所述多个累积公差及多个芯片最大受力偏差，建立所述累积公差和芯片最大受力偏差的关系曲线，作为所述有限元分析结果；
根据所述半导体器件的电极盖板的形状及有限元分析结果，确定所述半导体器件的制作参数。
2.根据权利要求1所述的压力均衡制作参数优化方法，其特征在于，对加载边界条件后的有限元模型进行有限元分析，得到所述半导体器件的多个所述第一电极尺寸对应的多个芯片最大受力偏差，包括：对加载边界条件后的各所述第一电极尺寸对应的有限元模型，执行：
采集各所述芯片上表面的节点力；
分别对各所述芯片上表面的节点力求和，得到各所述芯片的平均压力；
根据各所述芯片的平均压力计算所述半导体器件的芯片最大受力偏差。
3.根据权利要求1所述的压力均衡制作参数优化方法，其特征在于，对加载边界条件后的有限元模型进行有限元分析，得到所述半导体器件的多个累积公差对应的多个芯片最大受力偏差，包括：对加载边界条件后的各所述累积公差对应的有限元模型，执行：
采集各所述芯片上表面的节点力；
分别对各所述芯片上表面的节点力求和，得到各所述芯片的平均压力；
根据各所述芯片的平均压力计算所述半导体器件的芯片最大受力偏差。
4.一种半导体器件的制作方法，其特征在于，包括：
根据权利要求1-3任一项所述的压力均衡制作参数优化方法，得到所述半导体器件的制作参数；
根据所述半导体器件的制作参数，制作所述半导体器件，所述半导体器件包括：电极盖板和多个芯片子模组，所述电极盖板包括位于所述半导体器件下部的第一电极盖板和位于所述半导体器件上部的第二电极盖板。
5.根据权利要求4所述的制作方法，其特征在于，根据所述半导体器件的制作参数，制作所述半导体器件，包括：
根据所述电极盖板的形状和有限元分析结果，制作所述半导体器件的电极盖板；
根据所述有限元分析结果，将所述多个芯片子模组设置于所述第一电极盖板的多个凸台上，所述多个凸台与所述多个芯片子模组一一对应设置。
6.根据权利要求5所述的制作方法，其特征在于，根据所述电极盖板的形状和有限元分析结果制作所述半导体器件的电极盖板之后，根据所述有限元分析结果，将所述多个芯片子模组设置于所述第一电极盖板的多个凸台上之前，还包括：
将芯片的第一电极钼片、芯片及芯片的第二电极钼片依次设置于芯片的第一电极银片上，得到所述芯片子模组；
将PCB板设置于所述第一电极盖板上。
7.根据权利要求6所述的制作方法，其特征在于，根据所述有限元分析结果，将所述多个芯片子模组设置于所述第一电极盖板的多个凸台上之后，还包括：
通过弹簧探针将各所述芯片的第三电极与所述PCB板连接；
将所述第二电极盖板压接于所述多个芯片子模组上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711432765.2A CN108170944B (zh) | 2017-12-26 | 2017-12-26 | 一种半导体器件的压力均衡制作参数优化方法及制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711432765.2A CN108170944B (zh) | 2017-12-26 | 2017-12-26 | 一种半导体器件的压力均衡制作参数优化方法及制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108170944A CN108170944A (zh) | 2018-06-15 |
| CN108170944B true CN108170944B (zh) | 2021-07-30 |
Family
ID=62521018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711432765.2A Active CN108170944B (zh) | 2017-12-26 | 2017-12-26 | 一种半导体器件的压力均衡制作参数优化方法及制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108170944B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102657145B1 (ko) * | 2017-10-26 | 2024-04-11 | 자일링크스 인코포레이티드 | 집적 회로 패키지 워크프레스 테스팅 시스템들에 대한 밸런싱된 합치력 메커니즘 |
| CN112635404B (zh) * | 2020-11-27 | 2024-04-19 | 株洲中车时代半导体有限公司 | 功率子模块、其制作方法以及转模压接式功率模块 |
| CN116090261B (zh) * | 2023-04-07 | 2023-06-23 | 深圳平创半导体有限公司 | 一种压接型功率半导体器件应力场重构方法及系统 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4828831B2 (ja) * | 2005-01-18 | 2011-11-30 | パナソニック株式会社 | 半導体装置の製造方法 |
| US8487260B2 (en) * | 2005-01-26 | 2013-07-16 | Analog Devices, Inc. | Sensor |
| JP4990548B2 (ja) * | 2006-04-07 | 2012-08-01 | 株式会社日立製作所 | 半導体装置の製造方法 |
| CN103294308B (zh) * | 2013-05-09 | 2017-07-11 | 晟光科技股份有限公司 | 一种改进的gf结构触摸屏及其fpc连接方法 |
| CN104166318A (zh) * | 2014-09-09 | 2014-11-26 | 清华大学深圳研究生院 | 静压出流显影喷嘴 |
| CN105826244A (zh) * | 2015-01-09 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN106408457A (zh) * | 2016-11-11 | 2017-02-15 | 国网山东省电力公司电力科学研究院 | 基于无功功率损耗的电力系统scada坏数据过滤方法 |
-
2017
- 2017-12-26 CN CN201711432765.2A patent/CN108170944B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN108170944A (zh) | 2018-06-15 |
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| SE01 | Entry into force of request for substantive examination | ||
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|
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| GR01 | Patent grant | ||
| GR01 | Patent grant |