CN108228943B - 一种FinFET器件的CMP工艺建模方法 - Google Patents

Abstract

本发明公开了一种FinFET器件的CMP工艺建模方法，包括：基于CMP工艺对FinFET器件进行机理分析，其中，所述机理分析包括：CVD沟槽填充机理分析和CMP工艺研磨机理分析；根据所述机理分析的结果，对所述FinFET器件进行CMP工艺建模，其中，CMP工艺建模包括：浅沟道隔离CMP工艺建模、多晶硅CMP工艺建模、第零层间绝缘CMP工艺建模和金属栅CMP工艺建模。由上述内容可知，本发明提供的技术方案，在于通过开发FinFET器件的CMP工艺建模技术，建立兼顾机理和效率的FinFET器件CMP仿真模型，以优化设计实现和工艺参数配置。

Description

一种FinFET器件的CMP工艺建模方法

技术领域

本发明涉及FinFET器件的建模技术领域，更为具体的说，涉及一种FinFET 器件的CMP工艺建模方法。

背景技术

当芯片特征尺寸进入纳米量级，电路的物理结构对工艺容差和设计提出了新的挑战，工艺稳定性的控制日益艰难，许多衍生效应于设计时并未被充分考虑，可制造性和成品率成为集成电路工艺进入纳米节点能否实现批量生产及盈利发展的最关键因素之一。可制造性设计(Design for Manufacturability, DFM)技术融合了当今集成电路工艺和计算机辅助设计技术的先进成果，构建了一个沟通电路设计与工艺制造的桥梁，将系统提升纳米尺度芯片的良率和性能，现已成为电子设计自动化(Electronic Design Automation,EDA)技术的前沿方向和研究热点。

化学机械研磨(Chemical Mechanical Planarization，CMP)工艺建模技术作为支持DFM参考流程优化的芯片表面全局平坦化技术，在整个DFM流程中具有重要作用，通过仿真模型做厚度预测、热点分析以及层次化的工艺模拟与冗余金属填充已经成为设计阶段必不可少的步骤之一。纳米节点下的集成电路制造工艺，多孔超低k介电常数铜、高k金属栅、鳍场效应晶体管(Fin Field Effect Transistor,FinFET)虚拟多晶硅栅、浅沟槽隔离、钨研磨和层间绝缘 (Inter-layer Dielectric,ILD)已成为CMP工艺的重要制程。在先进工艺节点，半导体行业将普遍采用功耗低、集成度高、随机波动小的非平面FinFET晶体管结构，而与之相应的CMP平坦化技术也随器件结构发生显著变化。与此同时，FinFET CMP前道工艺被研磨材料主要涉及氧化物、多晶硅及氮化硅等材质，基于先进工艺节点开发的无磨粒CMP、低压CMP、电化学CMP等技术，较传统研磨机理具有显著区别，磨粒切削等机械作用将大幅降低甚至彻底消失，化学腐蚀将占据材料去除机理的主导地位，直接基于粒子去除和经验公式建立CMP模型将进一步降低模拟工具仿真精度，难以反映CMP工艺的真实机理和模拟FinFET器件的CMP的表面平坦性。

FinFET器件的CMP前道工艺建模主要面临以下问题：(1)在Fin的制作过程中，需要创建STI(Shallow Trench Isolation，浅沟道隔离)隔离区域，因此，与传统平面器件类似，需要进行STI CMP工艺过程。由于CMP后SiN的凹陷会影响Fin的沟道高度，从而直接影响器件性能。相应地，需要开展STI CMP 建模；(2)从平面CMOS设计转变为FinFET晶体管，在虚拟栅多晶硅薄膜中产生了新的CMP工艺步骤，由于硅鳍工艺导致CVD(Chemical VaporDeposition，化学气相沉积)表面不平整，必须在栅刻蚀前进行Poly-Si多晶硅 CMP，以防止栅的高度影响字线的电流携载能力；(3)在器件隔离过程中，还需进行层间绝缘ILD0 CMP工艺(Poly Open CMP)，因此，ILD0 CMP建模必不可少；(4)此外，后栅工艺中Metal Gate CMP仍然非常关键，金属栅高度直接决定了FinFET晶体管的最终栅高度。需要注意的是，关于自对准接触氮化硅盖帽CMP工艺这里不做讨论。

因此，基于FinFET新型三维器件结构，有必要充分理解CMP的研磨机制，研究和开发与FinFET结构相适应的CMP建模技术，才能建立真正兼顾机理和效率的FinFET器件CMP仿真模型，以优化设计实现和工艺参数配置。

发明内容

有鉴于此，本发明提供了一种FinFET器件的CMP工艺建模方法，开发 FinFET器件的CMP工艺建模的技术，建立兼顾机理和效率的FinFET器件的 CMP仿真模型，以优化设计实现和工艺参数配置。

为实现上述目的，本发明提供的技术方案如下：

一种FinFET器件的CMP工艺建模方法，包括：

基于CMP工艺对FinFET器件进行机理分析，其中，所述机理分析包括： CVD沟槽填充机理分析和CMP工艺研磨机理分析；

根据所述机理分析的结果，对所述FinFET器件进行CMP工艺建模，其中，CMP工艺建模包括：浅沟道隔离CMP工艺建模、多晶硅CMP工艺建模、第零层间绝缘CMP工艺建模和金属栅CMP工艺建模。

可选的，所述CVD沟槽填充机理分析包括：

确定FinFET器件的沟槽填充方式；

根据所述沟槽填充方式，构建芯片表面形貌CVD模型，其中，所述芯片表面形貌CVD模型包括：沟槽表面填充速率方程和淀积表面高度与CVD工艺参数间的函数关系。

可选的，所述沟槽填充方式为共形填充方式、超级填充方式和过填充方式。

可选的，所述CMP工艺研磨机理分析包括：

建立CMP化学反应模型和接触压力分布模型；

基于所述CMP化学反应模型和接触压力分布模型，建立CMP协同机理模型。

可选的，建立所述CMP化学反应模型包括：

根据虚拟多晶硅栅、氧化物或金属与研磨液不同组分间的化学反应，建立化学反应速率方程，以及，根据机械去除化学反应生成物机理，建立机械去除速率方程；

基于所述化学反应速率方程和机械去除速率方程，获取化学机械协同作用的表面研磨去除速率；

以及，建立接触压力分布模型包括：

根据接触力学方程：

建立所述CMP工艺下表面接触压力方程，其中，w (x，t)为研磨垫弹性形变，C(t)为积分常数、x为芯片位置，t为研磨时间，L为设计结构周期，v为泊松比，E为弹性模量；

以及，建立CMP协同机理模型为基于所述表面研磨去除速率和表面接触压力方程，侦测所述CMP工艺下芯片表面形貌的变化。

可选的，所述浅沟道隔离CMP工艺建模包括：

去除采用CVD工艺形成的氧化物层的表面形成的阶高；

以氮化硅层为停止层，去除所述停止层上的氧化物。

可选的，所述多晶硅CMP工艺建模包括：

去除采用CVD工艺形成的多晶硅层的表面形成的阶高；

以预设表面高度的所述多晶硅层为停止层，去除所述停止层上的多晶硅。

可选的，所述第零层间绝缘CMP工艺建模包括：

去除氮化硅层上预设厚度的氧化物；

以氮化硅层为停止层，去除所述停止层上的氧化物；

以多晶硅层为停止高度，去除所述停止高度上氮化硅层。

可选的，所述金属栅CMP工艺建模包括：

去除凸出金属单质；

以氧化物层为停止高度，去除所述停止高度上杂层，所述杂层包括金属、绝缘层和氧化物。

相较于现有技术，本发明提供的技术方案至少具有以下优点：

本发明提供了一种FinFET器件的CMP工艺建模方法，包括：基于CMP 工艺对FinFET器件进行机理分析，其中，所述机理分析包括：CVD沟槽填充机理分析和CMP工艺研磨机理分析；根据所述机理分析的结果，对所述 FinFET器件进行CMP工艺建模，其中，CMP工艺建模包括：浅沟道隔离CMP 工艺建模、多晶硅CMP工艺建模、第零层间绝缘CMP工艺建模和金属栅CMP 工艺建模。由上述内容可知，本发明提供的技术方案，在于通过开发FinFET 器件的CMP工艺建模技术，建立兼顾机理和效率的FinFET器件CMP仿真模型，以优化设计实现和工艺参数配置。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的一种FinFET器件的CMP工艺建模方法的流程图；

图2为本申请实施例提供的一种CVD沟槽填充机理分析的流程图；

图3a为本申请实施例提供的一种共形填充的芯片表面形貌CVD模型结构示意图；

图3b为本申请实施例提供的一种超级填充的芯片表面形貌CVD模型结构示意图；

图3c为为本申请实施例提供的一种过填充的芯片表面形貌CVD模型结构示意图；

图4为本申请实施例提供的一种CMP工艺研磨机理分析的流程图；

图5为本申请实施例提供的一种浅沟道隔离CMP工艺建模的流程图；

图6a为步骤S301对应的芯片表面形貌结构示意图；

图6b为步骤S302对应的芯片表面形貌结构示意图；

图7为本申请实施例提供的一种多晶硅CMP工艺建模的流程图；

图8a为步骤S401对应的芯片表面形貌结构示意图；

图8b为步骤S402对应的芯片表面形貌结构示意图；

图9为本申请实施例提供的一种第零层间绝缘CMP工艺建模的流程图；

图10a为步骤S501对应的芯片表面形貌结构示意图；

图10b为步骤S502对应的芯片表面形貌结构示意图；

图10c为步骤S503对应的芯片表面形貌结构示意图；

图11为本申请实施例提供的一种金属栅CMP工艺建模的流程图；

图12a为步骤S601对应的芯片表面形貌结构示意图；

图12b为步骤S602对应的芯片表面形貌结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

正如背景技术所述，FinFET器件的CMP前道工艺建模主要面临以下问题：(1)在Fin的制作过程中，需要创建STI(Shallow Trench Isolation，浅沟道隔离)隔离区域，因此，与传统平面器件类似，需要进行STI CMP工艺过程。由于CMP后SiN的凹陷会影响Fin的沟道高度，从而直接影响器件性能。相应地，需要开展STI CMP建模；(2)从平面CMOS设计转变为FinFET晶体管，在虚拟栅多晶硅薄膜中产生了新的CMP工艺步骤，由于硅鳍工艺导致CVD表面不平整，必须在栅刻蚀前进行Poly-Si多晶硅CMP，以防止栅的高度影响字线的电流携载能力；(3)在器件隔离过程中，还需进行层间绝缘ILD0 CMP 工艺，因此，ILD0 CMP建模必不可少；(4)后栅工艺中Metal Gate CMP仍然非常关键，金属栅高度直接决定了FinFET晶体管的最终栅高度。因此，基于 FinFET新型三维器件结构，有必要充分理解CMP的研磨机制，研究和开发与 FinFET结构相适应的CMP建模技术，才能建立真正兼顾机理和效率的FinFET器件的CMP仿真模型，以优化设计实现和工艺参数配置。

基于此，本申请实施例提供了一种FinFET器件的CMP工艺建模方法，开发FinFET器件的CMP工艺建模技术，建立兼顾机理和效率的FinFET器件 CMP仿真模型，以优化设计实现和工艺参数配置。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图12b所示，对本申请实施例提供的技术方案进行详细的描述。

参考图1所示，为本申请实施例提供的一种FinFET器件的CMP工艺建模方法的流程图，其中，建模方法包括：

S1、基于CMP工艺对FinFET器件进行机理分析，其中，所述机理分析包括：CVD沟槽填充机理分析和CMP工艺研磨机理分析；

S2、根据所述机理分析的结果，对所述FinFET器件进行CMP工艺建模，其中，CMP工艺建模包括：浅沟道隔离CMP工艺建模、多晶硅CMP工艺建模、第零层间绝缘CMP工艺建模和金属栅CMP工艺建模。

由上述内容可知，本发明提供的技术方案，在于通过开发FinFET器件的 CMP工艺建模技术，建立兼顾机理和效率的FinFET器件CMP仿真模型，以优化设计实现和工艺参数配置。

下面结合附图对本申请实施例提供的FinFET器件的CMP工艺建模方法各个步骤进行进一步的说明。

参考图2所示，为本申请实施例提供的一种CVD沟槽填充机理分析的流程图，其中，所述CVD沟槽填充机理分析包括：

S101、确定FinFET器件的沟槽填充方式；

S102、根据所述沟槽填充方式，构建芯片表面形貌CVD模型，其中，所述芯片表面形貌CVD模型包括：沟槽表面填充速率方程和淀积表面高度与 CVD工艺参数间的函数关系。

本申请实施例提供的所述沟槽填充方式为共形填充方式、超级填充方式和过填充方式。针对以上三种填充方式，构建CVD表面形貌沉积模型理论，考察不同图形结构线宽、间距、密度、沟槽深宽比及沟槽表面沉积非均匀性对沉积表面的影响，为CMP仿真提供初试输入数据。

具体的，参考图3a所示，为本申请实施例提供的一种共形填充的芯片表面形貌CVD模型结构示意图，其中，填充沟槽10旁侧表面沉积厚度H高于原始沟槽20内沉积厚度T，淀积后阶高S为正数，填充沟槽10内淀积宽度A 小于原始沟槽宽度B，此种填充方式主要发生在线宽相对较大区域，保形特征明显，淀积后阶高S与初始阶高C基本一致。

参考图3b所示，为本申请实施例提供的一种超级填充的芯片表面形貌 CVD模型结构示意图，其中，沟槽20旁侧表面淀积厚度H低于沟槽20内淀积厚度T，阶高S可为正数，也可以为负数(其中，图3b所示为阶高S为负数的情况)，由于沟槽20内淀积的速度快于沟槽20旁侧速度，淀积沟槽线宽A大于原始沟槽线宽B，此种填充方式主要发生在线宽较小而间距相对较大区域。

以及，参考图3c所示，为本申请实施例提供的一种过填充的芯片表面形貌CVD模型结构示意图，其中，沟槽20旁侧淀积上表面与沟槽20内淀积材质上表面处于同一高度，阶高为零，此种方式主要发生在线宽和间距都相对较小区域。

针对上述三种沟槽填充方式，深入分析CVD工艺规律，建立沟槽表面填充速率方程，解析获取淀积表面高度与设计图形特征和工艺参数之间的函数关系，从而实现CVD表面形貌仿真。

在对CVD沟槽填充机理分析的同时，需要对CMP工艺研磨机理分析，参考图4所示，为本申请实施例提供的一种CMP工艺研磨机理分析的流程图，其中，所述CMP工艺研磨机理分析包括：

S201、建立CMP化学反应模型和接触压力分布模型；

S202、基于所述CMP化学反应模型和接触压力分布模型，建立CMP协同机理模型。

其中，CMP工艺研磨机理分析包括有CMP化学反应模型的建立、接触压力分布模型的建立及CMP协同机理模型的建立。具体的，建立所述CMP 化学反应模型包括：

根据虚拟多晶硅栅、氧化物或金属与研磨液不同组分间的化学反应，建立化学反应速率方程，以及，根据机械去除化学反应生成物机理，建立机械去除速率方程；

基于所述化学反应速率方程和机械去除速率方程，获取化学机械协同作用的表面研磨去除速率；

其中，考察虚拟多晶硅、氧化物或金属与研磨液不同组分间的化学反应，建立化学反应速率方程；分析机械去除化学反应生成物等机理，建立反应生成物表面去除方程，基于化学反应速率方程及机械去除机理，并根据质量平衡原理及反应物表面组成关系，求解化学反应平衡速率方程，获取综合考虑化学机械协同作用的表面研磨去除速率。

以及，建立接触压力分布模型包括：

根据接触力学方程：

建立所述CMP工艺下表面接触压力方程，其中，w (x，t)为研磨垫弹性形变，C(t)为积分常数、x为芯片位置，t为研磨时间，L为设计结构周期，v为泊松比，E为弹性模量，s为中间变量；

其中，由于接触压力对CMP表面形貌的影响至关重要，因此，将通过接触力学方程来精确求解CMP表面接触压力。版图模式大都以周期性分布形式存在，因此，周期性压力分布p(x,t)可由上述接触力学方程获得。

以及，建立CMP协同机理模型为基于所述表面研磨去除速率和表面接触压力方程，侦测所述CMP工艺下芯片表面形貌的变化。

其中，由于CMP机械去除与芯片表面不同位置接触压力、研磨垫与晶圆间相对滑动速率等因素密切相关，因此，基于CMP化学反应模型和压力分布模型，考虑FinFET器件CMP过程中的化学和机械间的相互协同和耦合作用，建立CMP协同机理模型。引入CVD表面初始高度，结合研磨去除速率方程，把优化后的工艺参数直接用于稳定工艺条件下的CMP模型仿真，可实时侦测 CMP表面形貌变化，评判研磨表面平坦性是否符合工艺和设计要求。

通过上述实施例中对FinFET器件进行机理分析，即CVD沟槽填充机理分析和CMP工艺研磨机理分析，为后续建模过程提供了支持，进而能够建立对应的机理模型公式，并将其具体应用于各步CMP工艺建模过程中。其中，参考图5所示，为本申请实施例提供的一种浅沟道隔离CMP工艺建模的流程图，其中，所述浅沟道隔离CMP工艺建模包括：

S301、去除采用CVD工艺形成的氧化物层的表面形成的阶高；

S302、以氮化硅层为停止层，去除所述停止层上的氧化物。

具体结合图6a和图6b所示，图6a为步骤S301对应的芯片表面形貌结构示意图，图6b为步骤S302对应的芯片表面形貌结构示意图。其中，参考图6a所示，其对应步骤S301，该步骤为粗磨阶段，在CVD工艺后，氧化物层100表面并不平坦，步骤S301主要通过较大的材料去除率去除大量的氧化物，但并不能完全去除，经过粗磨，阶高基本消除。一般步骤S301阶段结束后会剩余一定量的氧化物，氮化硅层200仍然存在于硅片300上；其中，步骤S301阶段可以采用CVD沟槽填充机理及CMP工艺研磨机理精确计算图形表面形貌高度。

以及，参考图6b所示，其对应步骤S302，该步骤为精磨阶段，此阶段的初始表面形貌为图6a在将去除线上材料去除后的表面高度，此时图形表面基本是平整的，研磨垫施加的压力均匀分布到图形表面上，而在步骤S301残留的氧化物在此阶段需要完全去除。其中，为了保证残留氧化物完全去除，在工艺实施过程中要求有一定的过研磨时间，由于氧化物和氮化硅的研磨速率不易，当氮化硅层200上表面的氧化物去除后，剩余氧化物层100表面便出现了蝶形缺陷，氮化硅层200表面出现侵蚀现象。由于CMP后氮化硅层200 的凹陷会影响Fin的沟道高度，从而直接影响器件性能，因此，在步骤S302 阶段的平整度必须严格控制，需要引入CMP协同机理模型和设计图形的几何效应，精确刻画设计图形结构的表面高度及蝶形和侵蚀。

在FinFET CMP工艺中，硅鳍工艺导致CVD表面不平整，需要借助Poly-Si (多晶硅)CMP产生有焦深分辨率光刻曝光和栅堆叠刻蚀的平坦参考平面，以防止栅的高度影响字线的电流携载能力，因此，虚拟多晶硅栅的表面高度必须严格控制。参考图7所示，为本申请实施例提供的一种多晶硅CMP工艺建模的流程图，其中，所述多晶硅CMP工艺建模包括：

S401、去除采用CVD工艺形成的多晶硅层的表面形成的阶高；

S402、以预设表面高度的所述多晶硅层为停止层，去除所述停止层上的多晶硅。

具体结合图8a和图8b所示，图8a为步骤S401对应的芯片表面形貌结构示意图，图8b为步骤S402对应的芯片表面形貌结构示意图。其中，参考图8a所示，其对应步骤S401的阶段，在该阶段中需单一去除CVD产生的大块单质500(即多晶硅层400上的凸起大块多晶硅)，Poly-Si有较高的研磨去除率，图形效应并不明显，主要应用CVD沟槽填充机理及CMP工艺研磨机理建立虚拟多晶硅栅表面接触压力模型，精确求解Poly-Si CMP在步骤401 后的设计图形表面高度。一旦获取步骤401之后的多晶硅栅表面高度，即可为步骤S402对应阶段建模提供初始输入。

以及，参考图8b所示，其对应步骤S402的阶段，该阶段主要以预设表面高度M的多晶硅层400为停止层，去除停止层上的多晶硅。在步骤S401 将大块多晶硅去除后，图形几何效应明显，需要建立表面高度与图形特征(线宽、间距及距离)间的内在关联，表面高度需要严格控制，模型需要准确预测Poly-Si CMP表面高度，以满足光刻及特征图形的设计需求。

参考图9所示，为本申请实施例提供的一种第零层间绝缘CMP工艺建模的流程图，其中，第零层间绝缘CMP工艺建模包括三个阶段的步骤，即所述第零层间绝缘CMP工艺建模包括：

S501、去除氮化硅层上预设厚度的氧化物；

S502、以氮化硅层为停止层，去除所述停止层上的氧化物；

S503、以多晶硅层为停止高度，去除所述停止高度上氮化硅层。

具体结合图10a和图10c所示，图10a为步骤S501对应的芯片表面形貌结构示意图，图10b为步骤S502对应的芯片表面形貌结构示意图，图10c为步骤S503对应的芯片表面形貌结构示意图。其中，参考图10a所示，其对应步骤S501的阶段，由于在该阶段采用高研磨率去除氮化硅层600上去除线以上大量的氧化物，此阶段可以采用相对简单计算效率高的解析模型来求解研磨率和阶梯高度变化，同时兼顾图形特征对该阶段建模的影响，从而获取步骤S501后的氧化物层700的表面高度，为步骤S502阶段建模提供初始输入。其中，Si Fin为硅鳍，Poly-Si为多晶硅层，以及，硅鳍两侧和多晶硅层两侧为绝缘层。

参考图10b所示，其对应步骤S502的阶段，该阶段首先需要研磨氧化物层700上的剩余氧化物，即以氮化硅层600为停止层，去除氮化硅层600上的氧化物；此阶段将会产生蝶形缺陷，因此，在该阶段的图形特征明显，同时伴随不同材质的研磨变化，可以采用综合考虑图形效应及接触特征的解析模型，以获取该阶段之后的氧化物层700和氮化硅层600的表面高度。其中，在该阶段的不同时段的材质变化也是模型需要重点考虑的。

以及，参考图10c所示，其对应步骤S503的阶段，该阶段研磨材质较多，即去除去除线(多晶硅层Poly-Si)上材质的研磨，其主要为氧化物层700的材质、氮化硅层600的材质等的研磨，蝶形和侵蚀等缺陷将会不断放大，此阶段建模更加关键，只有充分考察多种材质的研磨特征，结合研磨接触形态、化学反应机理及图形效应综合建立该阶段的模型，才能精确刻画芯片表面形貌变化。

参考图11所示，为本申请实施例提供的一种金属栅CMP工艺建模的流程图，其中，所述金属栅CMP工艺建模包括：

S601、去除凸出金属单质；

S602、以氧化物层为停止高度，去除所述停止高度上杂层，所述杂层包括金属、绝缘层和氧化物。

具体结合图12a和图12b所示，图12a为步骤S601对应的芯片表面形貌结构示意图，图12b为步骤S602对应的芯片表面形貌结构示意图。其中，参考图12a 所示，其对应步骤S601的阶段，在该阶段需要单一去除金属栅800上的大块金属单质，金属有较高的研磨去除率，图形效应并不明显，主要从接触力学角度开发金属栅表面接触压力模型，精确求解金属栅通过CMP工艺去除大块金属单质后的芯片表面高度，为步骤S602阶段建模提供初始输入。其中，金属可以为钨金属，对此不做限制。其中，Oxide为氧化物层。

以及，参考图12b所示，其对应步骤S602的阶段，,由于第零层间绝缘CMP 工艺的形貌变化对金属淀积及金属CMP的影响较大，在本阶段建模需要充分考虑叠层效应对金属CMP建模的影响，并将步骤S601阶段对应的结果作为本阶段的输入，最终获得金属栅表面高度。在整个S602对应阶段，首先进行单一金属栅去除，然后具体涉及金属、绝缘层和氧化物等多种材质杂层的研磨，图形几何效应非常明显，模型需要准确预测碟形值，以满足光刻及特征图形的设计需求。通过分析真实表面接触与受力过程，考察纳米尺寸效应和表面效应与图形特征间的变化关系，有效提取图形参数及精确计算不同材质研磨去除率，建立化学与机械协同作用的反应动力学模型，实现金属栅研磨过程的动态显示和仿真。

需要说明的是，本申请上述实施例提供的氧化物一般为二氧化硅，对此本申请不作具体限制。

本申请实施例提供了一种FinFET器件的CMP工艺建模方法，包括：基于CMP工艺对FinFET器件进行机理分析，其中，所述机理分析包括：CVD 沟槽填充机理分析和CMP工艺研磨机理分析；根据所述机理分析的结果，对所述FinFET器件进行CMP工艺建模，其中，CMP工艺建模包括：浅沟道隔离CMP工艺建模、多晶硅CMP工艺建模、第零层间绝缘CMP工艺建模和金属栅CMP工艺建模。由上述内容可知，本申请实施例提供的技术方案，在于通过开发FinFET器件的CMP工艺建模技术，建立兼顾机理和效率的FinFET 器件CMP仿真模型，以优化设计实现和工艺参数配置。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种FinFET器件的CMP工艺建模方法，其特征在于，包括：

基于CMP工艺对FinFET器件进行机理分析，其中，所述机理分析包括：CVD沟槽填充机理分析和CMP工艺研磨机理分析；

根据所述机理分析的结果，对所述FinFET器件进行CMP工艺建模，其中，CMP工艺建模包括：浅沟道隔离CMP工艺建模、多晶硅CMP工艺建模、第零层间绝缘CMP工艺建模和金属栅CMP工艺建模。

2.根据权利要求1所述的FinFET器件的CMP工艺建模方法，其特征在于，所述CVD沟槽填充机理分析包括：

确定FinFET器件的沟槽填充方式；

根据所述沟槽填充方式，构建芯片表面形貌CVD模型，其中，所述芯片表面形貌CVD模型包括：沟槽表面填充速率方程和淀积表面高度与CVD工艺参数间的函数关系。

3.根据权利要求2所述的FinFET器件的CMP工艺建模方法，其特征在于，所述沟槽填充方式为共形填充方式、超级填充方式和过填充方式。

4.根据权利要求1所述的FinFET器件的CMP工艺建模方法，其特征在于，所述CMP工艺研磨机理分析包括：

建立CMP化学反应模型和接触压力分布模型；

基于所述CMP化学反应模型和接触压力分布模型，建立CMP协同机理模型。

5.根据权利要求4所述的FinFET器件的CMP工艺建模方法，其特征在于，建立所述CMP化学反应模型包括：

根据虚拟多晶硅栅、氧化物或金属与研磨液不同组分间的化学反应，建立化学反应速率方程，以及，根据机械去除化学反应生成物机理，建立机械去除速率方程；

基于所述化学反应速率方程和机械去除速率方程，获取化学机械协同作用的表面研磨去除速率；

以及，建立接触压力分布模型包括：

根据接触力学方程：

建立所述CMP工艺下表面接触压力方程，其中，w (x，t)为研磨垫弹性形变，C(t)为积分常数、x为芯片位置，t为研磨时间，L为设计结构周期，v为泊松比，E为弹性模量；

以及，建立CMP协同机理模型为基于所述表面研磨去除速率和表面接触压力方程，侦测所述CMP工艺下芯片表面形貌的变化。

6.根据权利要求1所述的FinFET器件的CMP工艺建模方法，其特征在于，所述浅沟道隔离CMP工艺建模包括：

去除采用CVD工艺形成的氧化物层的表面形成的阶高；

以氮化硅层为停止层，去除所述停止层上的氧化物。

7.根据权利要求1所述的FinFET器件的CMP工艺建模方法，其特征在于，所述多晶硅CMP工艺建模包括：

去除采用CVD工艺形成的多晶硅层的表面形成的阶高；

以预设表面高度的所述多晶硅层为停止层，去除所述停止层上的多晶硅。

8.根据权利要求1所述的FinFET器件的CMP工艺建模方法，其特征在于，所述第零层间绝缘CMP工艺建模包括：

去除氮化硅层上预设厚度的氧化物；

以氮化硅层为停止层，去除所述停止层上的氧化物；

以多晶硅层为停止高度，去除所述停止高度上氮化硅层。

9.根据权利要求1所述的FinFET器件的CMP工艺建模方法，其特征在于，所述金属栅CMP工艺建模包括：

去除凸出金属单质；

以氧化物层为停止高度，去除所述停止高度上杂层，所述杂层包括金属、绝缘层和氧化物。

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