JP4562119B2 - 半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステム - Google Patents

半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステム Download PDF

Info

Publication number
JP4562119B2
JP4562119B2 JP2003573406A JP2003573406A JP4562119B2 JP 4562119 B2 JP4562119 B2 JP 4562119B2 JP 2003573406 A JP2003573406 A JP 2003573406A JP 2003573406 A JP2003573406 A JP 2003573406A JP 4562119 B2 JP4562119 B2 JP 4562119B2
Authority
JP
Japan
Prior art keywords
substrate
optical property
trace
lattice structure
providing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003573406A
Other languages
English (en)
Other versions
JP2005519281A5 (ja
JP2005519281A (ja
Inventor
ブロック スタートン ジェイムズ
アール. レンシング ケビン
イー. ナリマン ホミ
ピー. リーブズ スティーブン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2005519281A publication Critical patent/JP2005519281A/ja
Publication of JP2005519281A5 publication Critical patent/JP2005519281A5/ja
Application granted granted Critical
Publication of JP4562119B2 publication Critical patent/JP4562119B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84Systems specially adapted for particular applications
    • G01N21/88Investigating the presence of flaws or contamination
    • G01N21/95Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/956Inspecting patterns on the surface of objects
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/17Systems in which incident light is modified in accordance with the properties of the material investigated
    • G01N21/47Scattering, i.e. diffuse reflection
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/17Systems in which incident light is modified in accordance with the properties of the material investigated
    • G01N21/47Scattering, i.e. diffuse reflection
    • G01N21/4788Diffraction
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84Systems specially adapted for particular applications
    • G01N21/88Investigating the presence of flaws or contamination
    • G01N21/95Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Investigating Or Analysing Materials By Optical Means (AREA)
  • Photometry And Measurement Of Optical Pulse Characteristics (AREA)
  • Testing Of Optical Devices Or Fibers (AREA)

Description

本発明は、概して半導体製造技術に関し、より詳細には、半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測(scatterometry measurements:光散乱測定)を使用する方法ならびにこのためのシステムに関する。
半導体産業では、より高速に動作するマイクロプロセッサやメモリ装置などの集積回路デバイスの開発が絶えず進められている。この傾向は、消費者がより高速に動作するコンピュータおよび電子デバイスを求めていることにより一層拍車が掛かっている。高速化に対する需要の結果、トランジスタなどの半導体デバイスが絶えず微細化している。つまり、典型的な電界効果トランジスタ(FET)のチャネル長、接合深さ、ゲート絶縁部の厚さなどの多くの構成要素が微細化されている。例えば、他の条件が全て同じであれば、トランジスタのチャネル長が短かいほど、トランジスタの動作が高速になる。このように、典型的なトランジスタの各種構成要素の寸法すなわちスケールを微細化して、トランジスタやそのトランジスタを搭載した集積回路デバイスの全体的な高速化が絶えず進められている。
通常、集積回路デバイスは、半導体基板に形成された数千個または何百万個のトランジスタを有する。背景を説明すると、図1に示すように、例示のための電界効果トランジスタ10が、ドープト・シリコンを含む半導体基板すなわちウェハ11の表面15の上部に形成され得る。基板11は、N型またはP型のドーパント材料によってドープされ得る。トランジスタ10は、ゲート絶縁層16の上部に形成されたドープト多結晶シリコン(ポリシリコン)のゲート電極14を有し得る。ゲート電極14およびゲート絶縁層16は、誘電性の側壁スペーサ20によって、トランジスタ10のドープされたソース領域/ドレイン領域22から分離され得る。トランジスタ10のソース領域/ドレイン領域22は、イオン注入プロセスを1回以上実行して、ドーパント原子(例えばNMOSデバイスではヒ素またはリン、PMOSデバイスではホウ素)を基板11に注入することによって形成され得る。他のトランジスタ(図示せず)などの隣接する半導体デバイスからトランジスタ10を電気的に分離するために、浅いトレンチ分離領域18が提供され得る。図1に記載していないが、代表的な集積回路デバイスは、導電ラインや、導電性のコンタクトすなわちバイアなどの導電性の相互接続構造を複数有していてもよく、これらは基板11の上部に形成された複数の絶縁材料層に配置される。
ゲート電極14は、限界寸法12、すなわちゲート電極14の幅(ゲート長)を有しており、これは、トランジスタ10の動作時のデバイスのチャネル長13にほぼ相当する。当然ながら、ゲート電極14の限界寸法12は、現在の半導体製造処理において非常に高い精度で形成することが求められるフィーチャ(feature)の一例に過ぎない。この他の例には、導電ラインや、導電性の相互接続を後から(すなわちその内部に導電ラインまたはコンタクトを)形成できるように絶縁層に設けた開口部などがあるが、これに限定されない。
例示のためのトランジスタ10を形成するための手順フローの一例を記載する。最初に、エッチングによって基板11にトレンチ18Aを形成したのち、トレンチ18Aに適切な絶縁材料(例えば二酸化シリコン)を埋め込んで、浅いトレンチ分離領域18を基板11内に形成する。次に、基板11の表面15の、トレンチ分離領域18同士の間にゲート絶縁層16を形成する。このゲート絶縁層16は各種材料で形成することができるが、通常は熱酸化により成長させた二酸化シリコンの層により形成する。次に、ゲート絶縁層16の上部に、ゲート電極材料(通常はポリシリコン)の層を形成してトランジスタ10のゲート電極14を形成し、公知のフォトリトグラフィ法およびエッチング法によってゲート電極材料の層をパターニングしてゲート電極14を画定する。側壁14Aのゲート電極14は、非常に微少ながら外側に広がる傾向がある(flare outwardly a very small amount)。当然ながら、このパターニング・プロセス中には、基板11の表面全体でこのようなゲート電極が数百万個形成される。次に、各種の公知技術を使用してソース領域/ドレイン領域22および側壁スペーサ20を形成する。このほか、ゲート電極14およびソース領域/ドレイン領域18の上部に金属シリサイド領域(図示せず)を形成してもよい。
集積回路デバイスを製造したのち、デバイスに対して電気試験をいくつか実施し、デバイスが正常に動作することを保証すると共にその性能を決定する。全ての集積回路製品を確実に同じプロセス工程によって製造しようと多大な努力が払われているにも関わらず、マイクロプロセッサなどの集積回路製品の性能が大きく変動することがある。例えば、マイクロプロセッサの動作周波数が、所定の範囲を越えて変動することがある。この変動の原因には、多くの要因やさまざまな要因の相互関係が考えられるが、その特定は難しいことがある。集積回路デバイスの性能レベルの変動は、さまざまな理由により問題となり得る。例えば、少なくともマイクロプロセッサの場合には、性能の高いマイクロプロセッサは市場において高い価格で販売されるが、性能の低いマイクロプロセッサは安く販売される傾向がある。このため、マイクロプロセッサ・メーカは、他の条件が全て同じであれば、高性能のマイクロプロセッサをできるだけ多く生産することを求めている。換言すれば、集積回路メーカは、製品の設計と製造装置の許す限り極めて高い性能レベルで、集積回路デバイスを一貫し、かつ信頼性高く量生産することを求めている。
本発明は、上記の問題の一部または全てを解決するか、少なくとも軽減させるための方法ならびにシステムを対象とするものである。
本発明は、一般に、半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステムを対象とするものである。例示のための一実施形態においては、この方法は複数のゲート・スタックで構成される格子構造の少なくとも1つの目標光学特性トレースであって、少なくとも1つの所望の電気性能特性を有する半導体デバイスに対応する目標トレースを含むライブラリを提供するステップと、その上部に、複数のゲート・スタックで構成される少なくとも1つの格子構造が形成された基板を提供するステップと、前記基板の上部に形成された前記少なくとも1つの格子構造に光を照射するステップと、前記基板の上部に形成された前記少なくとも1つの格子構造から反射される光を測定して、前記形成された格子構造の光学特性トレースを作成するステップと、前記作成された光学特性トレースと前記目標トレースとを比較するステップと、を有する。
また、本発明は、ここに記載する例示のための方法を達成するための各種システムを対象とするものである。一実施形態において、このシステムは、スキャタロメトリ装置、プロセス装置および制御装置を備える。スキャタロメトリ装置は、複数のゲート・スタックで構成される格子構造のスキャタロメトリ計測を行って、当該格子構造の光学特性トレースを作成するように適合されている。さらに、スキャタロメトリ装置は、作成された光学特性トレースと、半導体デバイスの電気試験データに基づいて求めた目標光学特性トレースとを比較するためにも使用され得る。制御装置は、生成されたトレースと目標トレースとの間に逸脱がみられる場合、欠陥のあるゲート・スタック、すなわち不良ゲート・スタックを含む基板に対して実行する1つ以上のプロセスのパラメータのうち1つ以上を制御するために使用され得る。
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
本発明は、種々の変形および他の形態を取り得るが、そのうち特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この詳細な説明は、本発明を特定の実施形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含むことを理解すべきである。
本発明の各種実施形態の例を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達するために、実装に固有の判断が数多く必要とされ、この判断は実装によって変わるということが理解される。さらに、この種の開発作業は複雑かつ時間がかかるものであるが、本開示による利益を受ける当業者にとって日常的な作業であるということが理解されよう。
添付の図面を参照して本発明を説明する。半導体デバイスの各種領域および構造は、非常に正確かつ鋭利な構成およびプロファイルを有するものとして図示されているが、これら領域および構造が実際には正確に図面に記載されているわけではないことは当業者であれば理解されよう。さらに、図面に記載した各種フィーチャおよびドープト領域の相対的な寸法は、製造されたデバイスでのこれらのフィーチャおよび領域のサイズよりも大きく記載されていることもあれば、小さく記載されていることもある。それにも拘わらず、本発明の例を記載および説明するために添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義はここに明示的に記載して、その特別な定義を直接的かつ明確に示す。
本発明は、概して、半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステムを対象とするものである。本出願を完全に読めば、当業者は、本方法がNMOS、PMOS、CMOSなど各種技術に適用でき、ロジック・デバイス、メモリ・デバイスなどに容易に適応できることを容易に理解できるが、本発明はこれらに限定されない。
図2は、ゲート・スタック30の例の拡大図である。この図に示すように、ゲート・スタック30は、半導体基板すなわちウェハ38に形成されたゲート電極32とゲート絶縁層34とを有する。ゲート電極32は、側壁36と上面40とを有する。ゲート電極32の膜厚は膜厚42であり、ゲート絶縁層34の膜厚は膜厚44である。ゲート電極32は、限界寸法46を規定している。ゲート電極32のプロファイルは、通常は製造プロセス時に側壁36にわずかにテーパが設けられるため、台形の断面形状を有するように図示されている。換言すれば、ゲート電極32の側壁36は、ゲート電極32の形成に使用するエッチング・プロセスの性質上、角度48で示すように僅かにテーパ状となっておりが設けられており、このテーパ角は、基板38の表面38Aの法線に対して2〜3°程度である。側壁36には実質的にテーパ状にならないことが理想的であるが、現行のエッチング・プロセスではこの理想的な構造を容易に、かつ再現性高く形成することができない。一部の実施形態においては、ゲート電極32の上部に金属シリサイドの層が最終的に形成され得るが、この層は添付の図面に記載されていない。
ゲート電極32およびゲート絶縁層34はさまざまな材料から形成され得、公知の各種プロセス技術を使用して形成され得る。例示のための一実施形態においては、ゲート絶縁層34は、膜厚44が約1.5〜5nmの熱酸化により成長させた二酸化シリコンの層から形成され、ゲート電極32は、膜厚42が約150〜400nmのドープト・ポリシリコンから形成される。
一般に、ゲート・スタック30の特性の1つ以上が、得られる集積回路デバイスの性能特性に大きく影響し得る。例えば、限界寸法46は、デバイスの性能レベルを決定する非常に重要な要因の1つである。このため、ゲート電極32の限界寸法46を制御することに細心の注意が払われている。しかし、ゲート・スタック30は、数多くのプロセス工程を経て完成し、これらのプロセス工程は、ゲート・スタック30の多くの可変要因または特性に影響を与える可能性があり、これが逆にデバイスの性能に影響を及ぼす可能性がある。例として、ゲート・スタック30を形成するための典型的なプロセス・フローを図3A〜3Bを参照して記載する。図に示すように、基板38にトレンチ分離領域31を形成する。次に、炉にて熱酸化により成長させたゲート絶縁層34を形成し得、化学気相成長(「CVD」)プロセスを使用してゲート絶縁層34の上部にポリシリコン層33を堆積し得る。適切なドーパント材料(すなわちNMOSデバイスではN型ドーパント、PMOSデバイスではP型ドーパント)によってポリシリコン層33をドープし得る。これは、ポリシリコン層33を形成してからイオン注入プロセスを実行するか、ポリシリコン層33の堆積プロセス中に適切なドーパント材料を導入することによって行われ得る。場合によっては、続いてCVDプロセスなどの堆積プロセスを実施して、例えば窒化シリコンを含む反射防止コーティング層35をポリシリコン層33の上部に形成する。この層は、時にARC層またはBARC層と呼ばれることもある。
次に、反射防止コーティング層35(または、ARC層35がない場合はポリシリコン層33)の上部に、公知のフォトリソグラフィ法およびフォトリソグラフィ装置を使用してパターニングされたフォトレジストの層37を形成する。このフォトレジスト層37はフォトレジスト・フィーチャ39を有する。次に、パターニングされたフォトレジストの層37をマスクとして使用して、エッチング・プロセスを1回以上実施し得、図3Bに示すように複数のゲート・スタック30の定義(definition)を得る。例えば、最初に、時間を指定して異方性エッチング・プロセスを実施し、ポリシリコン層33の約75%をエッチングし得る。その後、その性質上ほぼ等方的であるエンドポイント・エッチング・プロセスを使用して、残りのポリシリコン層33を除去し得る。2回目のエッチング・プロセスは、ゲート絶縁層34に欠陥が生じることのないように、ゲート絶縁層34の材料に対して非常に選択性の高いプロセスとされる。
上記の記載から、集積回路デバイスのゲート・スタック30を形成する際には、各種プロセス工程が実施されることが多いことが理解できる。これらのプロセス工程は、得られるゲート・スタック30の特性に影響を及ぼし得るという点で、ある程度相互に関係しており、このことがひいては、完成した集積回路デバイスの最終的な性能に影響を及ぼし得る。例えば、ゲート絶縁層34の膜厚44とゲート電極32の膜厚42とは、これらの形成に使用したプロセスの性質により変動することがある。ゲート電極32内のドーパントの濃度とゲート電極32内でのその分布とは、ゲート電極32にドーパントを導入する方法、ならびに後続のプロセス処理でのゲート電極32の加熱によって変動することがある。また、ARC層35を設ける場合、その膜厚が、ゲート・スタック30の形成に影響することもある。例えば、ARC層35を形成するための堆積プロセスの温度が、実際にポリシリコン層33内のドーパント原子の望ましくない移動を引き起こすことがある。また、パターニングされたフォトレジストの層37の品質が、ゲート電極32を所望の限界寸法46およびプロファイルに形成できるかどうかに影響を与える可能性がある。最後に、エッチング・プロセスの変動により、ゲート電極の広がり(flaring)あるいはアンダーカットなどの問題を引き起こす可能性がある。
ゲート・スタック30の性質および/または品質に影響を及ぼす可能性のある相互に関係する要因が数多く存在するために、ゲート30の要因または要因の組み合わせの中から、デバイス性能特性の高い集積回路デバイスの歩留まりを向上させるという最終的な目標を達成するために制御すべきものを特定するのが困難となっている。本明細書において、「ゲート・スタック」との用語は、ゲート絶縁層34およびゲート電極32を少なくとも含むと解釈されるべきである。しかし、場合によっては、ゲート・スタックが、ARC層などの追加の構造を含んでもよい。本発明によれば、スキャタロメトリ法と生産デバイスの電気試験データとから、デバイス性能特性の高いゲート・スタック30を表す目標光学特性トレースを決定する。その後、この目標トレースをさまざまな目的に使用することができる。例えば、この目標トレースを使用して、今後処理される基板にゲート・スタック30を形成するためのプロセスを変更または制御して、形成されたゲート・スタック30の光学特性トレースが、目標トレースに一致するかこれと近い値となるようにする。この目標トレースを使用する別の例として、性能特性を向上させるために調整する必要があると考えられるプロセス処理(またはパラメータ)を特定する場合がある。また、この情報を使用して、目標トレースから逸脱したゲート・スタック30の構造を検出して、適切かつ可能であれば、この問題を解消するための是正処置をとることができる。
本発明では、一実施形態において、図4A〜4Bに示すように、格子構造50を画定するために複数のゲート・スタック30を形成する。格子構造50を構成しているゲート・スタック30のピッチはピッチ26であり得、このピッチの範囲は、例示のための一実施形態では約400〜1000nmである。格子構造50はウェハ38のスクライブ線(scrobe line)に形成され得、格子構造50は、ウェハ38上に生産デバイスを形成するためにゲート・スタック30を形成する際に同時に形成され得る。このような格子構造50は、ウェハ38の表面のさまざまな場所に複数形成され得る。格子構造50は、製造している集積回路デバイスの種類に応じて、および/または設計によって、実際の生産集積回路デバイスの一部をなすゲート・スタック30から構成され得る。例えば、メモリ装置の場合、格子構造50を構成しているゲート・スタック30は、完成したメモリ装置の一部をなすゲート・スタック30となり得る。格子構造50がウェハ38のスクライブ線に形成されていれば、格子構造50は、実際の生産デバイス上に形成されるゲート・スタック30を表していると考えられる。設計によって格子構造50の寸法、形状および構成を変更してもよい。例えば、格子構造50は、寸法約100μm×120μmの領域に形成され得、格子構造50は約500〜1500個のゲート・スタック30から構成され得る(この個数はピッチによって変わる)。
図4Aには、このほか、代表的な光源73および検出器75を有するスキャタロメトリ装置74の例も示されている。まず、ゲート・スタック30を形成したのち、格子構造50の光学特性トレースを作成する。1枚以上のウェハについて、複数の格子構造50の各々に対するトレースを複数生成し得る。続いて、さらに処理を行って、ウェハ38の生産ダイ領域への集積回路デバイスの形成を完了させ得る。次に、完成した集積回路デバイスに各種の電気試験を実施して、完成デバイスの各種の電気性能特性を決定し得る。例えば、完成デバイスについて、駆動電流(Id,sat)または動作周波数などのパラメータを決定し得る。最後に、格子構造50の光学特性トレースと電気試験のデータとを相関させて、電気試験のデータが示す高いデバイス性能特性に対応した目標光学特性トレースを決定する。すなわち、図5に示すように、所望の高い性能特性を示す(例えば動作周波数が最も高い)完成デバイスに関連する1つ以上の光学特性トレースを決定して、例示となる目標トレース60を定義し得る。この目標トレース60は、波長または入射角に対する光の強度のプロットであり得る。この光学特性トレースと試験データとの相関関係は、公知の統計解析手法を用いて求めることができる。
目標トレース60は、図5に示す比較的鋭いピーク62や、上昇ピーク62,24の組み合せのような、容易に認識可能な特定の性質を示し得る。当然ながら、図5に示す目標トレース60は例として示したものであり、この目標トレース60の形状は、実際にはゲート・スタック30の寸法または構成、製造しているデバイスの種類など、さまざまな要因によって変わり得ることを理解すべきである。電気試験データと相関付けた目標トレース60を使用することで、ゲート・スタック30の形成に使用する各種のプロセス工程および材料間の未知のばらつきまたは相互関係の多くを、目標トレース30と同じ特性または近い特性を示すゲート・スタック30を製造することによって明らかにすることができる。すなわち、焦点となっているのは、性能特性の高いデバイスの歩留まりを向上させ、この基準に反するあらゆるプロセスの変化および変更を評価するという最終的な目的である。当然ながら、目標トレース60を生成するために光学特性トレースと相関付けられる特定の電気特性は、製造しているデバイスによって変わり得る。このように、添付の請求の範囲において限定事項を明記していない限り、本明細書に挙げた特定の電気特性を、本発明の限定事項であるとみなすべきではない。
別の実施形態においては、目標トレース60を各種の技術実験に使用して、特定のプロセス・パラメータを変更すると、目標トレース60に近いスキャタロメトリのトレースを有するゲート・スタック30の形成にどのように影響を与えるかを求めることができる。例えば、このような技術実験が、実験対象のプロセスを変えると、目標トレース60のピーク62の頂点の高さが変わるかどうか、またはピーク62,64間の関係が消失するか弱まるかどうかを評価してもよい。簡単にいえば、目標トレース60は、性能特性の高い完成デバイスを表しているため、全ての技術実験はこの目標トレース60に対する評価となる。
さらに別の実施形態においては、本発明の目標トレース60を使用して、集積回路デバイスの製造においてとるべき是正措置を決定してもよい。前述のように、集積回路装置の製造には、成膜装置、エッチング装置、イオン注入装置など、非常に複雑なプロセス装置を使用する多くのプロセス工程が含まれる。これらのプロセスを制御しようと最善を尽くしているにも関わらず、望ましくないプロセスのばらつきがなくなることはないものと思われる。この結果、形成されたゲート・スタック30の特性がある程度する傾向がある。例えば、ゲート電極32のプロファイルまたは限界寸法が変動したり、ゲート電極32またはゲート絶縁層34の膜厚などが変動し得る。このようなゲート・スタック30で構成される格子構造50の光学特性トレースを作成して、作成したトレースを目標トレース60と比較することによって、対象のゲート・スタック30が製造工程を経て、性能レベルの低い集積回路デバイスとなることが明白にわかり得る。場合によっては、是正措置をとることができるようになる。例えば、ゲート電極32の限界寸法46が所望の値よりも大きいため、対象のゲート・スタック30について求めたトレースが対象のトレース60に一致しないことがある。目標トレース60の逸脱を引き起こした原因が何であっても、この逸脱を補償して不良デバイスが製造されないするため、デバイスを完成させるためソース領域/ドレイン領域の形成に使用するイオン注入プロセスの1つ以上のパラメータを変更することができる。例えば、デバイスに注入するドーズ量を増やして、性能レベルを向上させることができる。
図6に、本発明の一実施形態において使用され得るシステム70の例を示す。システム70は、スキャタロメトリ装置74、プロセス装置76、および制御装置78を備える。図6に示すように、ウェハ38は、その上部に、複数のゲート・スタック30で構成される格子構造50が形成された1枚以上のウェハ38の代表例である。この代表的なウェハ38は、プロセス装置76内でさらに処理を受ける。プロセス装置76は、半導体製造処理において一般的なプロセス装置であればどのようなものであってもよく、例えばイオン注入装置、エッチング装置、成膜装置、炉などである。
さまざまなスキャタロメトリ装置74を本発明に使用することができ、例えばいわゆる2θタイプのシステムやレンズ・タイプのスキャタロメトリ装置を使用することができる。スキャタロメトリ装置74は、特定の実施によって、白色光やそれ以外の波長の光を使用するものであっても、複数の波長の組合せを使用するものであってもよい。通常、スキャタロメトリ装置74は、広範な波長成分を有する入射ビームを生成し、その際、波長の変化と比較して光の強度をゆっくりと変化させる。特定の実施によっては、光の入射角を変化させることもある。スキャタロメトリ装置74が作成する光学特性トレースは、光の強度と波長との比較に基づくものであっても(白色光の固定角タイプのスキャタロメトリ装置の場合)、強度と入射角との比較に基づくものであっても(単一の光源を使用する角度分解システムの場合)よい。
スキャタロメトリ装置74は、実施例によっては、ロット内の所定のウェハにある1つ以上の格子構造50を測定しても、あるいはロット内の全格子構造50の光学特性トレースを作成してもよい。さらに、格子構造50のサンプルから得た光学特性トレースの平均値を求めても、それ以外の統計的解析を行ってもよい。スキャタロメトリ装置74(または、製造工場にある制御装置78などの他の制御装置)は、作成された光学特性トレースと目標トレース60とを(個々のデータまたは平均値を)比較する。作成された光学特性トレースと目標トレース60との比較は、平均二乗誤差などの公知の解析手法を使用して行われ得る。作成した光学特性トレースが目標トレース60に非常に近いか近似している場合、制御装置78は、この事実を記録し得、要求されている場合は、スーパバイザ・コンピュータまたはオペレータに確認メッセージを送る。格子構造50について測定した光学特性トレース間に大きな逸脱がみられる場合、制御装置78はさまざまな措置を取り得る。例えば、制御装置78は、対象のウェハ38またはウェハ38のロットを、低い性能の集積回路デバイスが生産される可能性のあるウェハとして識別してもよい。また、制御装置78は、監視コンピュータまたは操作者に、不良ウェハを識別した旨を示す通知を送ってもよい。さらに、制御装置78は、ゲート・スタック30の欠陥を補償するために、プロセス装置76内の識別されたウェハ38に対して実行するプロセス処理のパラメータを1つ以上変更するように求めるコマンドをプロセス装置76に送ってもよく、その際のパラメータの変更は、作成された光学特性トレースと目標トレース60とを比較して求められる。
ここに記載した方法により調整が必要であることが示される場合は、制御式(control equation)を使用してプロセス装置76の処理レシピを調整してもよい。この制御式は、公知の線形手法または非線形手法を使用して、経験に基づいて作成され得る。制御装置78は、識別された不良ウェハに対して使用する1つ以上のプロセス処理に使用する、プロセス装置76の処理レシピを自動的に制御してもよい。
本実施形態においては、制御装置78は、ここに記載した機能を実施するようにソフトウェアによってプログラムされたコンピュータである。さらに、記載した制御装置78の機能は、システム全体で1つ以上の制御装置によって実行されてもよい。例えば、制御装置78は、半導体製造施設の全体またはその一部にわたって制御処理操作に使用されている、工場レベルの制御装置であり得る。あるいは、制御装置78は、製造設備の部分すなわちセルのみを制御する下位のレベルのコンピュータであってもよい。さらに、制御装置78はスタンドアロンの装置であっても、プロセス装置76に組み込まれていてもよい。しかし、当業者が理解しているように、特定の機能を実行するように設計されたハードウェア制御装置(図示せず)を使用してもよい。
本発明の一部とその詳細な説明は、ソフトウェア、すなわちコンピュータ・メモリ内部でのデータ・ビットに対する操作の記号的表記およびアルゴリズムの形で提示される。このような記述および表現は、当業者が、自身の作業の内容を他の当業者に効率的に伝えるために用いられているものである。本明細書において使用する「アルゴリズム」との用語は、通常用いられているのと同義に用いられ、所望の結果に導くための自己矛盾のないシーケンスのことを指す。ステップとは、物理量の物理的操作を必要とするステップである。この物理量は通常、記憶、転送、結合、比較などの操作が可能な光学信号、電気信号または磁気信号の形を取るが、必ずしもこれらに限定されない。主に公共の利用に供するという理由で、これらの信号を、ビット、値、要素、記号、文字、語(term)、数字などとして参照すれば、時として利便性が高いことが知られている。
しかし、上記の全用語ならびに類似の用語は、適切な物理量に対応しており、この物理量を表す簡便な標識に過ぎないという点を留意すべきである。特段の断りのない限り、もしくは記載内容から明らかな場合、「処理」、「演算」、「計算」、「判定」、「表示」などの用語は、コンピュータ・システムのレジスタ内およびメモリ内で物理的電子的量として表されるデータを、コンピュータ・システムのメモリ、レジスタ等の情報の記憶装置、伝送装置または表示装置内で同様に物理量として表される他のデータへと操作および変換するコンピュータ・システムないし類似の電子演算装置の動作および処理を指す。
記載のような制御装置78の機能を実行するように適合可能なソフトウェア・システムの例に、ケー・エル・エー・テンコール・インコーポレイテッド(KLA Tencor, Inc)が提唱しているカタリスト(Catalyst)システムがある。カタリスト・システムは、半導体製造装置材料協会(SEMI)のコンピュータ統合生産(CIM)フレームワークに準拠したシステム技術を用いており、高度プロセス制御(APC)フレームワークをベースとしている。CIM(SEMI E81−0699−CIMフレームワーク・ドメイン・アーキテクチャ暫定仕様)およびAPC(SEMI E 93−0999−CIMフレームワークプロセス制御コンポーネント暫定仕様)の仕様は、SEMIから公的に入手可能である。
本発明は、一般に半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステムを対象とするものである。例示のための一実施形態において、この方法は、複数のゲート・スタックで構成される格子構造の少なくとも1つの目標光学特性トレースであって、少なくとも1つの所望の電気性能特性を有する半導体デバイスに対応する目標トレースを含むライブラリを提供するステップと、その上部に、複数のゲート・スタックで構成される少なくとも1つの格子構造が形成された基板を提供するステップと、前記基板の上部に形成された前記少なくとも1つの格子構造に光を照射するステップと、前記基板の上部に形成された前記少なくとも1つの格子構造から反射される光を測定して、前記形成された格子構造の光学特性トレースを作成するステップと、前記作成された光学特性トレースと前記目標トレースとを比較するステップと、を有する。
また、本発明は、ここに記載した例示のための方法を達成するための各種システムをも対象とするものである。一実施形態において、システム70はスキャタロメトリ装置74、プロセス装置76および制御装置78を備える。スキャタロメトリ装置74は、複数のゲート・スタック30で構成される格子構造50のスキャタロメトリ計測を行って、この格子構造50の光学特性トレースを作成するように適合されている。スキャタロメトリ装置74は、さらに、作成された光学特性トレースと、半導体デバイスの電気試験データに基づいて求めた目標光学特性トレースとを比較するためにも使用され得る。生成されたトレースと目標トレースとの間に逸脱がみられる場合、制御装置78は、欠陥のある、すなわち不良のゲート・スタック30を含む基板に対して実行する1つ以上のプロセスのパラメータを1つ以上制御するために使用され得る。
本発明を使用することによって、現在の集積回路製造施設において、より正確にプロセスを制御できるようになる。さらに、本発明によって、集積回路デバイスに使用されるゲート・スタックをより高精度で形成して、デバイスの性能と生産の歩留まりとを向上させることができる。
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示から利益を得る当業者にとって自明の、同等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。
さらに、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、この種の変形例の全てが本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
従来技術によるトランジスタの例を示す断面図である。 ゲート・スタックの例を示す断面図である。 ゲート・スタックの例を形成するための手順フローの例を示す図である。 ゲート・スタックの例を形成するための手順フローの例を示す図である。 本発明の一態様による、複数のゲート・スタックで構成される格子構造の例、ならびにこの格子構造に光を照射するスキャタロメトリ装置を示す図である。 本発明の一態様による、複数のゲート・スタックで構成される格子構造の例、ならびにこの格子構造に光を照射するスキャタロメトリ装置を示す図である。 本発明の一実施形態による目標光学特性トレースの例を示す図である。 本発明の一実施形態によるシステムの実施形態の例を示す図である。

Claims (25)

  1. 複数のゲート・スタックを含む格子構造の少なくとも1つの目標光学特性トレースを含むライブラリを提供するステップであって、前記目標光学特性トレースは半導体デバイスの少なくとも1つの電気性能特性に関するものであるステップを有し、
    少なくとも1つの格子構造がその上部に形成されている基板を提供するステップであって、前記格子構造は複数のゲート・スタックを含むものであるステップを有し、
    前記基板の上部に形成された前記少なくとも1つの格子構造に光を照射するステップを有し、
    前記基板の上部に形成された前記少なくとも1つの格子構造から反射される光を測定して、前記形成された格子構造の光学特性トレースを生成するステップを有し、
    前記生成された光学特性トレースと前記目標光学特性トレースとを比較するステップを有する方法。
  2. 複数のゲート・スタックを含む格子構造の少なくとも1つの目標光学特性トレースを含むライブラリを提供するステップであって、前記目標光学特性トレースは半導体デバイスの少なくとも1つの電気性能特性に関するものであるステップは、
    複数のゲート・スタックを含む複数の格子構造の複数の光学特性トレースを生成するステップと、
    少なくとも1つの半導体デバイスの電気試験データを生成するステップと、
    前記複数の光学特性トレースの少なくとも1つと前記電気試験データとを相関させて、少なくとも1つの所望の電気性能特性を有する半導体デバイスに対応する目標光学特性トレースを決定するステップと、を有する請求項1に記載の方法。
  3. 前記生成されたトレースと前記目標光学特性トレースとの前記比較の結果に基づいて、今後処理されるウェハにゲート・スタックを形成するための少なくとも1つのプロセスのパラメータの少なくとも1つを調整するステップをさらに有する請求項1に記載の方法。
  4. 前記生成されたトレースと前記目標光学特性トレースとの逸脱に基づいて、前記提供された前記基板に対して実施しようとしている少なくとも1つのプロセス操作のパラメータの少なくとも1つを調整するステップをさらに有する請求項1に記載の方法。
  5. 少なくとも1つの格子構造がその上部に形成されている基板を提供するステップは、前記基板のスクライブ線に形成された少なくとも1つの格子構造を有する基板を提供するステップを有する請求項1に記載の方法。
  6. 少なくとも1つの格子構造がその上部に形成されている基板を提供するステップは、基板であって前記基板に形成されている生産ダイに形成された少なくとも1つの格子構造を有する基板を提供するステップを有する請求項1に記載の方法。
  7. 少なくとも1つの格子構造がその上部に形成されている基板を提供するステップは、複数の格子構造がその上部に形成されている基板を提供するステップを有する請求項1に記載の方法。
  8. 前記提供された基板の上部に形成されている前記格子構造は、約100×120μmの寸法の領域に形成されている請求項1に記載の方法。
  9. 前記少なくとも1つの所望の電気性能特性は、駆動電流および動作周波数の少なくとも1つを含む請求項1に記載の方法。
  10. 複数のゲート・スタックを含む格子構造の少なくとも1つの目標光学特性トレースを含むライブラリを提供するステップであって、前記目標光学特性トレースは半導体デバイスの少なくとも1つの電気性能特性に関するものであるステップを有し、
    少なくとも1つの格子構造がその上部に形成されている基板を提供するステップであって、前記格子構造は複数のゲート・スタックを含むものであるステップを有し、
    前記基板の上部に形成された前記少なくとも1つの格子構造に光を照射するステップを有し、
    前記基板の上部に形成された前記少なくとも1つの格子構造から反射される光を測定して、前記形成された格子構造の光学特性トレースを生成するステップを有し、
    前記生成された光学特性トレースと前記目標光学特性トレースとを比較するステップを有し、
    前記生成されたトレースと前記目標光学特性トレースとの前記比較の結果に基づいて、今後処理されるウェハにゲート・スタックを形成するための少なくとも1つのプロセスのパラメータの少なくとも1つを調整するステップをさらに有する方法。
  11. 複数のゲート・スタックを含む格子構造の少なくとも1つの目標光学特性トレースを含むライブラリを提供するステップであって、前記目標光学特性トレースは半導体デバイスの少なくとも1つの電気性能特性に関するものであるステップは、
    複数のゲート・スタックを含む複数の格子構造の複数の光学特性トレースを生成するステップと、
    少なくとも1つの半導体デバイスの電気試験データを生成するステップと、
    前記複数の光学特性トレースの少なくとも1つと前記電気試験データとを相関させて、少なくとも1つの所望の電気性能特性を有する半導体デバイスに対応する目標光学特性トレースを決定するステップと、を有する請求項10に記載の方法。
  12. 前記生成されたトレースと前記目標光学特性トレースとの逸脱に基づいて、前記提供された前記基板に対して実施しようとしている少なくとも1つのプロセス操作のパラメータの少なくとも1つを調整するステップをさらに有する請求項10に記載の方法。
  13. 少なくとも1つの格子構造がその上部に形成されている基板を提供するステップは、前記基板のスクライブ線に形成された少なくとも1つの格子構造を有する基板を提供するステップを有する請求項10に記載の方法。
  14. 少なくとも1つの格子構造がその上部に形成されている基板を提供するステップは、基板であって前記基板に形成されている生産ダイに形成された少なくとも1つの格子構造を有する基板を提供するステップを有する請求項10に記載の方法。
  15. 少なくとも1つの格子構造がその上部に形成されている基板を提供するステップは、複数の格子構造がその上部に形成されている基板を提供するステップを有する請求項10に記載の方法。
  16. 前記提供された基板の上部に形成されている前記格子構造は、約100×120μmの寸法の領域に形成されている請求項10に記載の方法。
  17. 前記少なくとも1つの所望の電気性能特性は、駆動電流および動作周波数の少なくとも1つを含む請求項10に記載の方法。
  18. 複数のゲート・スタックを含む格子構造の少なくとも1つの目標光学特性トレースを含むライブラリを提供するステップであって、前記目標光学特性トレースは半導体デバイスの少なくとも1つの電気性能特性に関するものであるステップを有し、
    少なくとも1つの格子構造がその上部に形成されている基板を提供するステップであって、前記格子構造は複数のゲート・スタックを含むものであるステップを有し、
    前記基板の上部に形成された前記少なくとも1つの格子構造に光を照射するステップを有し、
    前記基板の上部に形成された前記少なくとも1つの格子構造から反射される光を測定して、前記形成された格子構造の光学特性トレースを生成するステップを有し、
    前記生成された光学特性トレースと前記目標光学特性トレースとを比較するステップを有し、
    前記生成されたトレースと前記目標光学特性トレースとの逸脱に基づいて、前記提供された前記基板に対して実施しようとしている少なくとも1つのプロセス操作のパラメータの少なくとも1つを調整するステップを有する方法。
  19. 複数のゲート・スタックを含む格子構造の少なくとも1つの目標光学特性トレースを含むライブラリを提供するステップであって、前記目標光学特性トレースは半導体デバイスの少なくとも1つの電気性能特性に関するものであるステップは、
    複数のゲート・スタックを含む複数の格子構造の複数の光学特性トレースを生成するステップと、
    少なくとも1つの半導体デバイスの電気試験データを生成するステップと、
    前記複数の光学特性トレースの少なくとも1つと前記電気試験データとを相関させて、少なくとも1つの所望の電気性能特性を有する半導体デバイスに対応する目標光学特性トレースを決定するステップと、を有する請求項18に記載の方法。
  20. 前記生成されたトレースと前記目標光学特性トレースとの前記比較の結果に基づいて、今後処理されるウェハにゲート・スタックを形成するための少なくとも1つのプロセスのパラメータの少なくとも1つを調整するステップをさらに有する請求項18に記載の方法。
  21. 少なくとも1つの格子構造がその上部に形成されている基板を提供するステップは、前記基板のスクライブ線に形成された少なくとも1つの格子構造を有する基板を提供するステップを有する請求項18に記載の方法。
  22. 少なくとも1つの格子構造がその上部に形成されている基板を提供するステップは、基板であって、前記基板に形成されている生産ダイに形成された少なくとも1つの格子構造を有する基板を提供するステップを有する請求項18に記載の方法。
  23. 少なくとも1つの格子構造がその上部に形成されている基板を提供するステップは、複数の格子構造がその上部に形成されている基板を提供するステップを有する請求項18に記載の方法。
  24. 前記提供された基板の上部に形成されている前記格子構造は、約100×120μmの寸法の領域に形成されている請求項18に記載の方法。
  25. 前記少なくとも1つの所望の電気性能特性は、駆動電流および動作周波数の少なくとも1つを含む請求項18に記載の方法。
JP2003573406A 2002-02-28 2002-12-17 半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステム Expired - Fee Related JP4562119B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/084,987 US6785009B1 (en) 2002-02-28 2002-02-28 Method of using high yielding spectra scatterometry measurements to control semiconductor manufacturing processes, and systems for accomplishing same
PCT/US2002/040273 WO2003074995A2 (en) 2002-02-28 2002-12-17 Method of using high yielding spectra scatterometry measurements to control semiconductor manufacturing processes and systems for accomplishing same

Publications (3)

Publication Number Publication Date
JP2005519281A JP2005519281A (ja) 2005-06-30
JP2005519281A5 JP2005519281A5 (ja) 2006-03-09
JP4562119B2 true JP4562119B2 (ja) 2010-10-13

Family

ID=27787469

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003573406A Expired - Fee Related JP4562119B2 (ja) 2002-02-28 2002-12-17 半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステム

Country Status (9)

Country Link
US (1) US6785009B1 (ja)
JP (1) JP4562119B2 (ja)
KR (2) KR100964001B1 (ja)
CN (1) CN100424501C (ja)
AU (1) AU2002367742A1 (ja)
DE (1) DE10297664B4 (ja)
GB (1) GB2405201B (ja)
TW (1) TWI294658B (ja)
WO (1) WO2003074995A2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6842261B2 (en) * 2002-08-26 2005-01-11 Timbre Technologies, Inc. Integrated circuit profile value determination
DE102004006258B4 (de) 2004-02-09 2007-08-02 Infineon Technologies Ag Verfahren zum Angleichen von zwei Messverfahren für die Messung von Strukturbreiten auf einem Substrat
DE102007009901B4 (de) * 2007-02-28 2011-07-07 Globalfoundries Inc. Technik zum Strukturieren unterschiedlich verspannter Schichten, die über Transistoren ausgebildet sind, durch verbesserte Ätzsteuerungsstrategien
JP2009162494A (ja) * 2007-12-28 2009-07-23 Nec Electronics Corp 計測方法
JP5175605B2 (ja) * 2008-04-18 2013-04-03 株式会社日立ハイテクノロジーズ パターン形状検査方法
JP5337578B2 (ja) * 2009-05-28 2013-11-06 株式会社日立ハイテクノロジーズ 微細凹凸パターンの欠陥判定方法、および、パターンドメディアの欠陥判定方法
US9728470B1 (en) 2016-05-10 2017-08-08 Infineon Technologies Austria Ag Semiconductor structure and methods
CN106547146A (zh) * 2017-01-22 2017-03-29 京东方科技集团股份有限公司 像素结构及其制造方法、阵列基板和显示装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5607800A (en) * 1995-02-15 1997-03-04 Lucent Technologies Inc. Method and arrangement for characterizing micro-size patterns
US5592295A (en) * 1995-05-08 1997-01-07 Memc Electronic Materials, Inc. Apparatus and method for semiconductor wafer edge inspection
US5877860A (en) 1996-05-13 1999-03-02 Boxer Cross, Inc. System and method for measuring the microroughness of a surface of a substrate
US5880838A (en) 1996-06-05 1999-03-09 California Institute Of California System and method for optically measuring a structure
US5867276A (en) 1997-03-07 1999-02-02 Bio-Rad Laboratories, Inc. Method for broad wavelength scatterometry
JP3109581B2 (ja) * 1997-10-30 2000-11-20 日本電気株式会社 半導体装置の製造方法
US6483580B1 (en) 1998-03-06 2002-11-19 Kla-Tencor Technologies Corporation Spectroscopic scatterometer system
US6081334A (en) 1998-04-17 2000-06-27 Applied Materials, Inc Endpoint detection for semiconductor processes
US6245584B1 (en) 1999-07-01 2001-06-12 Advanced Micro Devices Method for detecting adjustment error in photolithographic stepping printer
US6051348A (en) 1999-08-17 2000-04-18 Advanced Micro Devices Method for detecting malfunction in photolithographic fabrication track
US6432729B1 (en) * 1999-09-29 2002-08-13 Lam Research Corporation Method for characterization of microelectronic feature quality
DE10014914C2 (de) * 2000-03-17 2003-07-24 Infineon Technologies Ag Verfahren zur Herstellung und Überprüfung von Strukturen elektronischer Schaltungen in einem Halbleitersubstrat
US6643557B1 (en) * 2000-06-09 2003-11-04 Advanced Micro Devices, Inc. Method and apparatus for using scatterometry to perform feedback and feed-forward control
US6433878B1 (en) 2001-01-29 2002-08-13 Timbre Technology, Inc. Method and apparatus for the determination of mask rules using scatterometry
US6650422B2 (en) 2001-03-26 2003-11-18 Advanced Micro Devices, Inc. Scatterometry techniques to ascertain asymmetry profile of features and generate a feedback or feedforward process control data associated therewith
US6618149B1 (en) * 2001-04-06 2003-09-09 Advanced Micro Devices, Inc. Method of identifying film stacks based upon optical properties
US6660542B1 (en) * 2001-04-06 2003-12-09 Advanced Micro Devices, Inc. Method of controlling stepper process parameters based upon optical properties of incoming process layers, and system for accomplishing same
US6479200B1 (en) * 2001-04-19 2002-11-12 Advanced Micro Devices, Inc. Method of controlling stepper process parameters based upon scatterometric measurements of DICD features
US6383824B1 (en) * 2001-04-25 2002-05-07 Advanced Micro Devices, Inc. Method of using scatterometry measurements to control deposition processes
US6433871B1 (en) * 2001-05-25 2002-08-13 Advanced Micron Devices, Inc. Method of using scatterometry measurements to determine and control gate electrode profiles
US6529282B1 (en) * 2001-06-11 2003-03-04 Advanced Micro Devices, Inc. Method of controlling photolithography processes based upon scatterometric measurements of photoresist thickness, and system for accomplishing same
US6582863B1 (en) * 2001-06-11 2003-06-24 Advanced Micro Devices, Inc. Method of controlling photolithography processes based upon scatterometric measurements of sub-nominal grating structures
US6597463B1 (en) * 2001-06-13 2003-07-22 Advanced Micro Devices, Inc. System to determine suitability of sion arc surface for DUV resist patterning
US6614540B1 (en) * 2001-06-28 2003-09-02 Advanced Micro Devices, Inc. Method and apparatus for determining feature characteristics using scatterometry
US6609086B1 (en) * 2002-02-12 2003-08-19 Timbre Technologies, Inc. Profile refinement for integrated circuit metrology

Also Published As

Publication number Publication date
TW200303590A (en) 2003-09-01
WO2003074995A2 (en) 2003-09-12
GB0419076D0 (en) 2004-09-29
KR101018837B1 (ko) 2011-03-04
WO2003074995A3 (en) 2004-01-08
US6785009B1 (en) 2004-08-31
KR20040091081A (ko) 2004-10-27
JP2005519281A (ja) 2005-06-30
AU2002367742A8 (en) 2003-09-16
TWI294658B (en) 2008-03-11
KR20100064393A (ko) 2010-06-14
AU2002367742A1 (en) 2003-09-16
KR100964001B1 (ko) 2010-06-15
GB2405201B (en) 2005-09-14
DE10297664B4 (de) 2010-07-15
GB2405201A (en) 2005-02-23
CN1623086A (zh) 2005-06-01
CN100424501C (zh) 2008-10-08
DE10297664T5 (de) 2005-02-17

Similar Documents

Publication Publication Date Title
US6433871B1 (en) Method of using scatterometry measurements to determine and control gate electrode profiles
US6859746B1 (en) Methods of using adaptive sampling techniques based upon categorization of process variations, and system for performing same
US6383824B1 (en) Method of using scatterometry measurements to control deposition processes
US7713758B2 (en) Method and apparatus for optimizing a gate channel
US20090081815A1 (en) Method and Apparatus for Spacer-Optimization (S-O)
US7765077B2 (en) Method and apparatus for creating a Spacer-Optimization (S-O) library
US7899637B2 (en) Method and apparatus for creating a gate optimization evaluation library
US6618149B1 (en) Method of identifying film stacks based upon optical properties
KR100970492B1 (ko) 처리층 컨포멀리티의 결정을 위한 방법 및 장치
US6479200B1 (en) Method of controlling stepper process parameters based upon scatterometric measurements of DICD features
JP4562119B2 (ja) 半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステム
US6784001B2 (en) Automated variation of stepper exposure dose based upon across wafer variations in device characteristics, and system for accomplishing same
US6529282B1 (en) Method of controlling photolithography processes based upon scatterometric measurements of photoresist thickness, and system for accomplishing same
US6707562B1 (en) Method of using scatterometry measurements to control photoresist etch process
US6643008B1 (en) Method of detecting degradation in photolithography processes based upon scatterometric measurements of grating structures, and a device comprising such structures
US6562635B1 (en) Method of controlling metal etch processes, and system for accomplishing same
US6582863B1 (en) Method of controlling photolithography processes based upon scatterometric measurements of sub-nominal grating structures
US6815235B1 (en) Methods of controlling formation of metal silicide regions, and system for performing same
US6794299B1 (en) Various methods of controlling conformal film deposition processes, and a system for accomplishing same
US6660542B1 (en) Method of controlling stepper process parameters based upon optical properties of incoming process layers, and system for accomplishing same
US7427457B1 (en) Methods for designing grating structures for use in situ scatterometry to detect photoresist defects
JP2009099745A (ja) 半導体装置の生産管理装置及び生産管理方法
US6632692B1 (en) Automated method of controlling critical dimensions of features by controlling stepper exposure dose, and system for accomplishing same
US6927080B1 (en) Structures for analyzing electromigration, and methods of using same
US6790570B1 (en) Method of using scatterometry measurements to control stepper process parameters

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051216

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090127

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090427

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090508

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090526

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090602

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100421

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100706

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100714

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100723

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130806

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A072 Dismissal of procedure [no reply to invitation to correct request for examination]

Free format text: JAPANESE INTERMEDIATE CODE: A072

Effective date: 20101222

LAPS Cancellation because of no payment of annual fees