JP3109581B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/36—Gate programmed, e.g. different gate material or no gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に多値情報を有するマスクＲＯＭの製造方
法に関する。
法に関し、特に多値情報を有するマスクＲＯＭの製造方
法に関する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタ（以
下、ＭＯＳトランジスタという）を用いた不揮発性メモ
リでは、１個のメモリセル当たりに１ビットすなわちメ
モリセルのＭＯＳトランジスタが導通状態（オン）か非
導通状態（オフ）かの２種類の固定情報を記憶してい
る。
下、ＭＯＳトランジスタという）を用いた不揮発性メモ
リでは、１個のメモリセル当たりに１ビットすなわちメ
モリセルのＭＯＳトランジスタが導通状態（オン）か非
導通状態（オフ）かの２種類の固定情報を記憶してい
る。
【０００３】近年の不揮発性メモリの高集積化に伴い、
１個のメモリセル当たり２ビットの情報を記憶する多値
メモリセルの技術（以下、多値セル技術という）が種々
に提案されてきている。このような多値セル技術によれ
ば、半導体チップ面積をほとんど増加させることなく記
憶容量を２倍にすることが可能になる。
１個のメモリセル当たり２ビットの情報を記憶する多値
メモリセルの技術（以下、多値セル技術という）が種々
に提案されてきている。このような多値セル技術によれ
ば、半導体チップ面積をほとんど増加させることなく記
憶容量を２倍にすることが可能になる。
【０００４】不揮発性メモリセルであるマスクＲＯＭに
おける多値セル技術は、例えば特開平７−１４２６１１
号公報に示されている。この公開公報で２ビットの情報
を記憶させることが可能なマスクＲＯＭの製造方法が開
示されている。
おける多値セル技術は、例えば特開平７−１４２６１１
号公報に示されている。この公開公報で２ビットの情報
を記憶させることが可能なマスクＲＯＭの製造方法が開
示されている。
【０００５】以下、このような２ビット情報を記憶でき
るマスクＲＯＭの製造方法について図５に基づいて説明
する。図５は、このマスクＲＯＭの製造工程順の断面図
である。図５では、半導体チップ内にあるメモリセルに
形成される４種類の状態のメモリセルトランジスタＢ
１、Ｂ２、Ｂ３及びＢ４が示されている。ここで、４種
類の状態は、各メモリセルトランジスタのトランジスタ
閾値（以下、しきい値という）がイオン注入で変えられ
て設定されている。図５では、Ｂ１、Ｂ２、Ｂ３及びＢ
４のしきい値Ｖｂ１、Ｖｂ２、Ｖｂ３及びＶｂ４の関係
が、Ｖｂ１＜Ｖｂ２＜Ｖｂ３＜Ｖｂ４になる場合につい
て説明される。
るマスクＲＯＭの製造方法について図５に基づいて説明
する。図５は、このマスクＲＯＭの製造工程順の断面図
である。図５では、半導体チップ内にあるメモリセルに
形成される４種類の状態のメモリセルトランジスタＢ
１、Ｂ２、Ｂ３及びＢ４が示されている。ここで、４種
類の状態は、各メモリセルトランジスタのトランジスタ
閾値（以下、しきい値という）がイオン注入で変えられ
て設定されている。図５では、Ｂ１、Ｂ２、Ｂ３及びＢ
４のしきい値Ｖｂ１、Ｖｂ２、Ｖｂ３及びＶｂ４の関係
が、Ｖｂ１＜Ｖｂ２＜Ｖｂ３＜Ｖｂ４になる場合につい
て説明される。
【０００６】図５（ａ）に示すように、全てのメモリセ
ルトランジスタＢ１、Ｂ２、Ｂ３及びＢ４の基本構造
は、半導体基板１０１上に形成されたゲート絶縁膜１０
２、このゲート絶縁膜１０２上に形成されたゲート電極
１０３、ソース・ドレイン拡散層１０４で構成されてい
る。そして、これらのメモリセルトランジスタ全面を被
覆するように、層間絶縁膜１０５が形成されている。
ルトランジスタＢ１、Ｂ２、Ｂ３及びＢ４の基本構造
は、半導体基板１０１上に形成されたゲート絶縁膜１０
２、このゲート絶縁膜１０２上に形成されたゲート電極
１０３、ソース・ドレイン拡散層１０４で構成されてい
る。そして、これらのメモリセルトランジスタ全面を被
覆するように、層間絶縁膜１０５が形成されている。
【０００７】そして、図５（ａ）に示すように、フォト
リソグラフィ技術で第１のレジストマスク１０６が形成
され、メモリセルトランジスタＢ２とＢ４上に開口が設
けられる。そして、これらの開口を通してボロンイオン
による第１のイオン注入１０７が施され、メモリセルト
ランジスタＢ２とＢ４のチャネル領域に第１のイオン注
入層１０８が形成される。ここで、第１のイオン注入の
ドーズ量は、メモリセルトランジスタＢ２のしきい値Ｖ
ｂ２が確保できるように設定される。また、注入エネル
ギーは２５０ｋｅＶ程度に設定される。
リソグラフィ技術で第１のレジストマスク１０６が形成
され、メモリセルトランジスタＢ２とＢ４上に開口が設
けられる。そして、これらの開口を通してボロンイオン
による第１のイオン注入１０７が施され、メモリセルト
ランジスタＢ２とＢ４のチャネル領域に第１のイオン注
入層１０８が形成される。ここで、第１のイオン注入の
ドーズ量は、メモリセルトランジスタＢ２のしきい値Ｖ
ｂ２が確保できるように設定される。また、注入エネル
ギーは２５０ｋｅＶ程度に設定される。
【０００８】次に、図５（ｂ）に示すように、上記の第
１のレジストマスク１０６をエッチングマスクにして、
メモリセルトランジスタＢ２とＢ４上の層間絶縁膜１０
５が選択的にエッチングされる。そして、この領域の層
間絶縁膜の膜厚が薄膜化されるようになる。そして、こ
の第１のレジストマスク１０６は剥離される。
１のレジストマスク１０６をエッチングマスクにして、
メモリセルトランジスタＢ２とＢ４上の層間絶縁膜１０
５が選択的にエッチングされる。そして、この領域の層
間絶縁膜の膜厚が薄膜化されるようになる。そして、こ
の第１のレジストマスク１０６は剥離される。
【０００９】次に、図５（ｃ）に示すように、フォトリ
ソグラフィ技術で第２のレジストマスク１０６ａが形成
され、メモリセルトランジスタＢ３とＢ４上に開口が設
けられる。そして、これらの開口を通して第２のイオン
注入１０９が施され、メモリセルトランジスタＢ３のチ
ャネル領域に第２のイオン注入層１１０が形成される。
ここで、メモリセルトランジスタＢ４上の層間絶縁膜１
０５は薄膜化されているために、チャネル領域より深い
領域に第２のイオン注入層１１０が形成されることにな
る。なお、この第２のイオン注入のドーズ量は、メモリ
セルトランジスタＢ３のしきい値Ｖｂ３が確保できるよ
うに設定される。
ソグラフィ技術で第２のレジストマスク１０６ａが形成
され、メモリセルトランジスタＢ３とＢ４上に開口が設
けられる。そして、これらの開口を通して第２のイオン
注入１０９が施され、メモリセルトランジスタＢ３のチ
ャネル領域に第２のイオン注入層１１０が形成される。
ここで、メモリセルトランジスタＢ４上の層間絶縁膜１
０５は薄膜化されているために、チャネル領域より深い
領域に第２のイオン注入層１１０が形成されることにな
る。なお、この第２のイオン注入のドーズ量は、メモリ
セルトランジスタＢ３のしきい値Ｖｂ３が確保できるよ
うに設定される。
【００１０】次に、図５（ｄ）に示すように、第２のレ
ジストマスク１０６ａがそのままイオン注入のマスクに
され、第３のイオン注入１１１が施される。この第３の
イオン注入でメモリセルトランジスタＢ４のチャネル領
域に第２のイオン注入層１１２が形成される。ここで、
上述したようにメモリセルトランジスタＢ４上の層間絶
縁膜は薄膜化されているために、メモリセルトランジス
タＢ３上の層間絶縁膜１０５が相対的に厚くなってい
る。このため、メモリセルトランジスタＢ４のチャネル
領域に第３のイオン注入層が形成される注入エネルギー
条件において、メモリセルトランジスタＢ３では、ゲー
ト電極１０３の領域に第３のイオン注入層１１２が形成
されることになり、この第３のイオン注入はメモリセル
トランジスタＢ３のしきい値には関係しなくなる。
ジストマスク１０６ａがそのままイオン注入のマスクに
され、第３のイオン注入１１１が施される。この第３の
イオン注入でメモリセルトランジスタＢ４のチャネル領
域に第２のイオン注入層１１２が形成される。ここで、
上述したようにメモリセルトランジスタＢ４上の層間絶
縁膜は薄膜化されているために、メモリセルトランジス
タＢ３上の層間絶縁膜１０５が相対的に厚くなってい
る。このため、メモリセルトランジスタＢ４のチャネル
領域に第３のイオン注入層が形成される注入エネルギー
条件において、メモリセルトランジスタＢ３では、ゲー
ト電極１０３の領域に第３のイオン注入層１１２が形成
されることになり、この第３のイオン注入はメモリセル
トランジスタＢ３のしきい値には関係しなくなる。
【００１１】なお、この第３のイオン注入のドーズ量
は、メモリセルトランジスタＢ４のしきい値Ｖｂ４が確
保できるように設定される。ここで、メモリセルトラン
ジスタＢ４のしきい値Ｖｂ４は、深い領域に形成された
第２のイオン注入層１１０とチャネル領域に形成された
第３のイオン注入層１１２とで決められる。
は、メモリセルトランジスタＢ４のしきい値Ｖｂ４が確
保できるように設定される。ここで、メモリセルトラン
ジスタＢ４のしきい値Ｖｂ４は、深い領域に形成された
第２のイオン注入層１１０とチャネル領域に形成された
第３のイオン注入層１１２とで決められる。
【００１２】以上のようにして、メモリセルトランジス
タＢ１、Ｂ２、Ｂ３及びＢ４のしきい値がＶｂ１＜Ｖｂ
２＜Ｖｂ３＜Ｖｂ４となるように形成される。
タＢ１、Ｂ２、Ｂ３及びＢ４のしきい値がＶｂ１＜Ｖｂ
２＜Ｖｂ３＜Ｖｂ４となるように形成される。
【００１３】
【発明が解決しようとする課題】以上のような従来の多
値マスクＲＯＭの製造方法では、メモリセルトランジス
タのしきい値制御のためのイオン注入（以下、コードイ
オン注入という）において、イオン注入領域すなわち上
述したイオン注入層の横方向の広がりが大きくその制御
が難しい。
値マスクＲＯＭの製造方法では、メモリセルトランジス
タのしきい値制御のためのイオン注入（以下、コードイ
オン注入という）において、イオン注入領域すなわち上
述したイオン注入層の横方向の広がりが大きくその制御
が難しい。
【００１４】図６は、メモリセルトランジスタで構成さ
れるマスクＲＯＭのメモリセルのアレイを模式的に示す
平面図である。ここで、簡明にするために、メモリセル
トランジスタのソース・ドレイン拡散層となるＮ１、Ｎ
２、Ｎ３と、これらに直交するゲート電極Ｇ１、Ｇ２、
Ｇ３、Ｇ４が示されている。このようなアレイでは、１
個のメモリセルトランジスタのチャネル領域は、ソース
・ドレイン拡散層Ｎ１とＮ２とに挟まれたゲート電極Ｇ
１下部に形成されている。他のメモリセルトランジスタ
も同様に形成されることになる。そして、コードイオン
注入は、レジストマスクに設けられた開口部Ｋ１、Ｋ
２、Ｋ３等を通してなされる。
れるマスクＲＯＭのメモリセルのアレイを模式的に示す
平面図である。ここで、簡明にするために、メモリセル
トランジスタのソース・ドレイン拡散層となるＮ１、Ｎ
２、Ｎ３と、これらに直交するゲート電極Ｇ１、Ｇ２、
Ｇ３、Ｇ４が示されている。このようなアレイでは、１
個のメモリセルトランジスタのチャネル領域は、ソース
・ドレイン拡散層Ｎ１とＮ２とに挟まれたゲート電極Ｇ
１下部に形成されている。他のメモリセルトランジスタ
も同様に形成されることになる。そして、コードイオン
注入は、レジストマスクに設けられた開口部Ｋ１、Ｋ
２、Ｋ３等を通してなされる。
【００１５】イオン注入の工程では、注入イオンが層間
絶縁膜やゲート電極などの物質中を通過する際に、これ
らの物質内の原子、あるいはこれらの物質の表面例えば
従来の技術の場合を説明する図５で示した層間絶縁膜１
０５の斜め表面１１３、等で散乱される。このために、
レジストマスクの開口部で設定されたイオン注入領域よ
りも横方向に広がってしまう。
絶縁膜やゲート電極などの物質中を通過する際に、これ
らの物質内の原子、あるいはこれらの物質の表面例えば
従来の技術の場合を説明する図５で示した層間絶縁膜１
０５の斜め表面１１３、等で散乱される。このために、
レジストマスクの開口部で設定されたイオン注入領域よ
りも横方向に広がってしまう。
【００１６】このような現象は、半導体装置の高集積化
が進むメモリセルトランジスタの形成において、その微
細化を阻む要因の１つとなっている。つまり、微細化さ
れたマスクＲＯＭでは、図６において開口部Ｋ１を通し
てコードイオン注入のなされたメモリセルにおいて、注
入イオンが横方向に広がってしまうために、隣接するコ
ードイオン注入のなされないメモリセルのしきい値が変
化するようになる。そして、隣接するメモリセルのしき
い値制御ができなくなる。
が進むメモリセルトランジスタの形成において、その微
細化を阻む要因の１つとなっている。つまり、微細化さ
れたマスクＲＯＭでは、図６において開口部Ｋ１を通し
てコードイオン注入のなされたメモリセルにおいて、注
入イオンが横方向に広がってしまうために、隣接するコ
ードイオン注入のなされないメモリセルのしきい値が変
化するようになる。そして、隣接するメモリセルのしき
い値制御ができなくなる。
【００１７】多値セルによるマスクＲＯＭでは、各メモ
リセルトランジスタのしきい値の設定が例えば４種類あ
り、これらの４種類のしきい値の設定範囲が重ならない
ようにしなければならない。しかし、上述したような注
入イオンの横方向広がりのために、図６に示したような
隣接するメモリセルトランジスタの開口部Ｋ２とＫ３を
通してコードイオン注入されると、イオン注入層が重な
ってしまう。そして、フォトリソグラフィ工程での目合
わせズレが避けられないために、４種類の各しきい値の
バラツキを抑えることは非常に難しくなる。そして、多
値セルのマスクＲＯＭの微細化による高集積化が困難に
なる。
リセルトランジスタのしきい値の設定が例えば４種類あ
り、これらの４種類のしきい値の設定範囲が重ならない
ようにしなければならない。しかし、上述したような注
入イオンの横方向広がりのために、図６に示したような
隣接するメモリセルトランジスタの開口部Ｋ２とＫ３を
通してコードイオン注入されると、イオン注入層が重な
ってしまう。そして、フォトリソグラフィ工程での目合
わせズレが避けられないために、４種類の各しきい値の
バラツキを抑えることは非常に難しくなる。そして、多
値セルのマスクＲＯＭの微細化による高集積化が困難に
なる。
【００１８】本発明の目的は、多値セル技術を用いるマ
スクＲＯＭにおいて、コードイオン注入での横広がりを
抑えると共に、メモリセルトランジスタのしきい値のバ
ラツキを抑制できる簡便な半導体装置の製造方法を提供
することにある。
スクＲＯＭにおいて、コードイオン注入での横広がりを
抑えると共に、メモリセルトランジスタのしきい値のバ
ラツキを抑制できる簡便な半導体装置の製造方法を提供
することにある。
【００１９】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、１個の絶縁ゲート電界効果トラン
ジスタでメモリセルを構成しているメモリセル・アレイ
において、前記メモリセル・アレイを被覆する層間絶縁
膜を平坦化して形成する工程と、所定の絶縁ゲート電界
効果トランジスタ上の前記層間絶縁膜を選択的にエッチ
ングし同一深さの複数の開口部を形成する工程と、前記
開口部を通して前記所定の絶縁ゲート電界効果トランジ
スタのチャネル領域にイオン注入して所定のトランジス
タ閾値が得られるようにする工程とを含む。
体装置の製造方法は、１個の絶縁ゲート電界効果トラン
ジスタでメモリセルを構成しているメモリセル・アレイ
において、前記メモリセル・アレイを被覆する層間絶縁
膜を平坦化して形成する工程と、所定の絶縁ゲート電界
効果トランジスタ上の前記層間絶縁膜を選択的にエッチ
ングし同一深さの複数の開口部を形成する工程と、前記
開口部を通して前記所定の絶縁ゲート電界効果トランジ
スタのチャネル領域にイオン注入して所定のトランジス
タ閾値が得られるようにする工程とを含む。
【００２０】ここで、前記絶縁ゲート電界効果トランジ
スタのゲート電極表面が露出するように前記開口部が形
成される。
スタのゲート電極表面が露出するように前記開口部が形
成される。
【００２１】あるいは、本発明の半導体装置の製造方法
は、１個の絶縁ゲート電界効果トランジスタでメモリセ
ルを構成しているメモリセル・アレイにおいて、前記メ
モリセル・アレイを被覆する第１の層間絶縁膜を平坦化
して形成する工程と、前記第１の層間絶縁膜上にエッチ
ングストッパ層を形成し更に前記エッチングストッパ層
上に平坦化した第２の層間絶縁膜を形成する工程と、所
定の絶縁ゲート電界効果トランジスタ上の前記第２の層
間絶縁膜を選択的にエッチングし同一深さの複数の開口
部を形成する工程と、前記開口部を通して前記所定の絶
縁ゲート電界効果トランジスタのチャネル領域にイオン
注入をして所定のトランジスタ閾値が得られるようにす
る工程とを含む。
は、１個の絶縁ゲート電界効果トランジスタでメモリセ
ルを構成しているメモリセル・アレイにおいて、前記メ
モリセル・アレイを被覆する第１の層間絶縁膜を平坦化
して形成する工程と、前記第１の層間絶縁膜上にエッチ
ングストッパ層を形成し更に前記エッチングストッパ層
上に平坦化した第２の層間絶縁膜を形成する工程と、所
定の絶縁ゲート電界効果トランジスタ上の前記第２の層
間絶縁膜を選択的にエッチングし同一深さの複数の開口
部を形成する工程と、前記開口部を通して前記所定の絶
縁ゲート電界効果トランジスタのチャネル領域にイオン
注入をして所定のトランジスタ閾値が得られるようにす
る工程とを含む。
【００２２】あるいは、本発明の半導体装置の製造方法
では、前記絶縁ゲート電界効果トランジスタのゲート電
極表面に形成されていた表面凹凸が完全に除去され平坦
化されるようになる。
では、前記絶縁ゲート電界効果トランジスタのゲート電
極表面に形成されていた表面凹凸が完全に除去され平坦
化されるようになる。
【００２３】また、絶縁ゲート電界効果トランジスタの
ゲート電極表面に垂直になるように前記イオン注入は行
われる。
ゲート電極表面に垂直になるように前記イオン注入は行
われる。
【００２４】あるいは、本発明の半導体装置の製造方法
では、前記イオン注入を複数回にわたって行い、前記複
数の絶縁ゲート電界効果トランジスタが異なるトランジ
スタ閾値を有するように前記メモリセル・アレイを形成
する。
では、前記イオン注入を複数回にわたって行い、前記複
数の絶縁ゲート電界効果トランジスタが異なるトランジ
スタ閾値を有するように前記メモリセル・アレイを形成
する。
【００２５】ここで、前記複数回のイオン注入におい
て、注入エネルギーが同一に設定され、注入不純物の不
純物分布ピーク位置が前記絶縁ゲート電界効果トランジ
スタのチャネル領域表面になるように設定される。
て、注入エネルギーが同一に設定され、注入不純物の不
純物分布ピーク位置が前記絶縁ゲート電界効果トランジ
スタのチャネル領域表面になるように設定される。
【００２６】このように本発明では、メモリセル上の層
間絶縁膜あるいはゲート電極表面が平坦化される。ま
た、絶縁ゲート電界効果トランジスタの閾値を変えるた
めのイオン注入では、この絶縁ゲート電界効果トランジ
スタ上の層間絶縁膜がエッチングされ薄膜化される。こ
のために、イオン注入での横方向の散乱が大幅に減少
し、イオン注入層の横広がりが小さくなる。
間絶縁膜あるいはゲート電極表面が平坦化される。ま
た、絶縁ゲート電界効果トランジスタの閾値を変えるた
めのイオン注入では、この絶縁ゲート電界効果トランジ
スタ上の層間絶縁膜がエッチングされ薄膜化される。こ
のために、イオン注入での横方向の散乱が大幅に減少
し、イオン注入層の横広がりが小さくなる。
【００２７】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。図１は、本発明のマ
スクＲＯＭの製造工程順の断面図である。また、図２
は、コードイオン注入後のメモリセルトランジスタのチ
ャネル領域の不純物分布を示す。
を図１と図２に基づいて説明する。図１は、本発明のマ
スクＲＯＭの製造工程順の断面図である。また、図２
は、コードイオン注入後のメモリセルトランジスタのチ
ャネル領域の不純物分布を示す。
【００２８】従来の技術で説明したのと同様に、図１で
は、半導体チップ内にあるメモリセルに形成される４種
類の状態のメモリセルトランジスタＡ１、Ａ２、Ａ３及
びＡ４が示されている。ここで、４種類の状態は、各メ
モリセルトランジスタのしきい値がイオン注入で変えら
れて設定される。図１では、Ａ１、Ａ２、Ａ３及びＡ４
のしきい値Ｖａ１、Ｖａ２、Ｖａ３及びＶａ４の関係
が、Ｖａ１＜Ｖａ２＜Ｖａ３＜Ｖａ４になる場合につい
て説明する。
は、半導体チップ内にあるメモリセルに形成される４種
類の状態のメモリセルトランジスタＡ１、Ａ２、Ａ３及
びＡ４が示されている。ここで、４種類の状態は、各メ
モリセルトランジスタのしきい値がイオン注入で変えら
れて設定される。図１では、Ａ１、Ａ２、Ａ３及びＡ４
のしきい値Ｖａ１、Ｖａ２、Ｖａ３及びＶａ４の関係
が、Ｖａ１＜Ｖａ２＜Ｖａ３＜Ｖａ４になる場合につい
て説明する。
【００２９】図１（ａ）に示すように、全てのメモリセ
ルトランジスタＡ１、Ａ２、Ａ３及びＡ４の基本構造
は、従来の技術と同様に、導電型がＰ型の半導体基板１
上のゲート絶縁膜２、このゲート絶縁膜２上のゲート電
極３、ソース・ドレイン拡散層４で構成されている。そ
して、これらのメモリセルトランジスタ全面を被覆する
ように、層間絶縁膜５が形成される。ここで、この層間
絶縁膜５の表面は平坦化される。このような平坦化され
た層間絶縁膜５は、化学気相成長（ＣＶＤ）法で堆積さ
れたシリコン酸化膜の化学機械研磨（ＣＭＰ）法でもっ
て形成される。
ルトランジスタＡ１、Ａ２、Ａ３及びＡ４の基本構造
は、従来の技術と同様に、導電型がＰ型の半導体基板１
上のゲート絶縁膜２、このゲート絶縁膜２上のゲート電
極３、ソース・ドレイン拡散層４で構成されている。そ
して、これらのメモリセルトランジスタ全面を被覆する
ように、層間絶縁膜５が形成される。ここで、この層間
絶縁膜５の表面は平坦化される。このような平坦化され
た層間絶縁膜５は、化学気相成長（ＣＶＤ）法で堆積さ
れたシリコン酸化膜の化学機械研磨（ＣＭＰ）法でもっ
て形成される。
【００３０】次に、図１（ａ）に示すように、フォトリ
ソグラフィ技術で第１のレジストマスク６が形成され、
メモリセルトランジスタＡ２とＡ４上に開口部７が設け
られる。そして、第１のレジストマスク６をマスクに層
間絶縁膜５がエッチングされる。そして、ゲート電極３
表面が露出される。
ソグラフィ技術で第１のレジストマスク６が形成され、
メモリセルトランジスタＡ２とＡ４上に開口部７が設け
られる。そして、第１のレジストマスク６をマスクに層
間絶縁膜５がエッチングされる。そして、ゲート電極３
表面が露出される。
【００３１】次に、図１（ｂ）に示すように、開口部７
を通してボロン不純物による第１のイオン注入８が施さ
れ、メモリセルトランジスタＡ２とＡ４のチャネル領域
に第１のイオン注入層９が形成される。ここで、ボロン
イオンの注入エネルギーは１００ｋｅＶ程度に設定さ
れ、第１のイオン注入のドーズ量は、メモリセルトラン
ジスタＡ２のしきい値Ｖａ２が確保できるように設定さ
れる。そして、この第１のレジストマスク６は剥離され
る。
を通してボロン不純物による第１のイオン注入８が施さ
れ、メモリセルトランジスタＡ２とＡ４のチャネル領域
に第１のイオン注入層９が形成される。ここで、ボロン
イオンの注入エネルギーは１００ｋｅＶ程度に設定さ
れ、第１のイオン注入のドーズ量は、メモリセルトラン
ジスタＡ２のしきい値Ｖａ２が確保できるように設定さ
れる。そして、この第１のレジストマスク６は剥離され
る。
【００３２】次に、図１（ｃ）に示すように、第２のレ
ジストマスク６ａが形成され、メモリセルトランジスタ
Ａ３とＡ４上に開口部１０が設けられる。そして、開口
部１０を通して第２のイオン注入１１が施され、メモリ
セルトランジスタＡ４のチャネル領域に形成されていた
第１のイオン注入層９に不純物が調整追加される。この
不純物の追加によりメモリセルトランジスタＡ４部に調
整用注入層９ａが形成される。この工程で、メモリセル
トランジスタＡ３部の層間絶縁膜５はエッチングされて
いない。このために、メモリセルトランジスタＡ３で
は、第２のイオン注入１１で、調整用注入層９ａはゲー
ト電極３領域に形成される。
ジストマスク６ａが形成され、メモリセルトランジスタ
Ａ３とＡ４上に開口部１０が設けられる。そして、開口
部１０を通して第２のイオン注入１１が施され、メモリ
セルトランジスタＡ４のチャネル領域に形成されていた
第１のイオン注入層９に不純物が調整追加される。この
不純物の追加によりメモリセルトランジスタＡ４部に調
整用注入層９ａが形成される。この工程で、メモリセル
トランジスタＡ３部の層間絶縁膜５はエッチングされて
いない。このために、メモリセルトランジスタＡ３で
は、第２のイオン注入１１で、調整用注入層９ａはゲー
ト電極３領域に形成される。
【００３３】次に、図１（ｄ）に示すように、メモリセ
ルトランジスタＡ３上の層間絶縁膜５がエッチングさ
れ、ゲート電極３表面が露出される。そして、第２のレ
ジストマスク６ａがそのままイオン注入のマスクにさ
れ、第３のイオン注入１２が施される。この第３のイオ
ン注入で、メモリセルトランジスタＡ３のチャネル領域
に第２のイオン注入層１３が形成される。同時に、メモ
リセルトランジスタＡ４のチャネル領域にも、上記第２
のイオン注入層１３と同量の不純物が追加され第３のイ
オン注入層１４が形成される。
ルトランジスタＡ３上の層間絶縁膜５がエッチングさ
れ、ゲート電極３表面が露出される。そして、第２のレ
ジストマスク６ａがそのままイオン注入のマスクにさ
れ、第３のイオン注入１２が施される。この第３のイオ
ン注入で、メモリセルトランジスタＡ３のチャネル領域
に第２のイオン注入層１３が形成される。同時に、メモ
リセルトランジスタＡ４のチャネル領域にも、上記第２
のイオン注入層１３と同量の不純物が追加され第３のイ
オン注入層１４が形成される。
【００３４】以上のようにして、メモリセルトランジス
タＡ１、Ａ２、Ａ３及びＡ４のしきい値がＶａ１＜Ｖａ
２＜Ｖａ３＜Ｖａ４となるように形成される。
タＡ１、Ａ２、Ａ３及びＡ４のしきい値がＶａ１＜Ｖａ
２＜Ｖａ３＜Ｖａ４となるように形成される。
【００３５】次に、本発明の効果について図２を参照し
て説明する。本発明の方法では、メモリセルトランジス
タのしきい値を決定するコードイオン注入は、ゲート電
極３上の層間絶縁膜５が除去された後に行われる。ま
た、ここで、層間絶縁膜５の表面は平坦化されている。
これ等のために、注入イオンが通過する距離が第１のイ
オン注入、第２のイオン注入、第３のイオン注入で同一
になる。このために、これらのコードイオン注入の注入
エネルギーは同一になるようにできる。そして、図２中
の点線で示すように、イオン注入層の深さが同一にでき
ると共に、横方向も含めた深さのバラツキ制御が容易に
なる。
て説明する。本発明の方法では、メモリセルトランジス
タのしきい値を決定するコードイオン注入は、ゲート電
極３上の層間絶縁膜５が除去された後に行われる。ま
た、ここで、層間絶縁膜５の表面は平坦化されている。
これ等のために、注入イオンが通過する距離が第１のイ
オン注入、第２のイオン注入、第３のイオン注入で同一
になる。このために、これらのコードイオン注入の注入
エネルギーは同一になるようにできる。そして、図２中
の点線で示すように、イオン注入層の深さが同一にでき
ると共に、横方向も含めた深さのバラツキ制御が容易に
なる。
【００３６】図２に示すように、メモリセルトランジス
タＡ１のチャネル領域の不純物は、Ｃ１で示されるよう
に半導体基板の不純物濃度となる。そして、メモリセル
トランジスタＡ２の不純物濃度分布Ｃ２は、上記の第１
のイオン注入で形成される。メモリセルトランジスタＡ
３の不純物濃度分布Ｃ３は、上記の第３のイオン注入で
形成される。そして、メモリセルトランジスタＡ４の不
純物濃度分布Ｃ４は、上記の第１のイオン注入、第２の
イオン注入及び第３のイオン注入でもって形成される。
ここで、上述したように、これらのイオン注入は全て同
一の注入エネルギーで行える。そして、イオン注入層の
不純物濃度分布では、メモリセルトランジスタのチャネ
ル領域の表面が不純物ピーク位置になるように制御でき
るようになる。このために、メモリセルトランジスタＡ
１、Ａ２、Ａ３及びＡ４のしきい値制御が容易になる。
また、不純物ピーク位置がチャネル領域の表面になる
と、イオン注入による半導体基板表面の結晶欠陥が減少
するようになる。
タＡ１のチャネル領域の不純物は、Ｃ１で示されるよう
に半導体基板の不純物濃度となる。そして、メモリセル
トランジスタＡ２の不純物濃度分布Ｃ２は、上記の第１
のイオン注入で形成される。メモリセルトランジスタＡ
３の不純物濃度分布Ｃ３は、上記の第３のイオン注入で
形成される。そして、メモリセルトランジスタＡ４の不
純物濃度分布Ｃ４は、上記の第１のイオン注入、第２の
イオン注入及び第３のイオン注入でもって形成される。
ここで、上述したように、これらのイオン注入は全て同
一の注入エネルギーで行える。そして、イオン注入層の
不純物濃度分布では、メモリセルトランジスタのチャネ
ル領域の表面が不純物ピーク位置になるように制御でき
るようになる。このために、メモリセルトランジスタＡ
１、Ａ２、Ａ３及びＡ４のしきい値制御が容易になる。
また、不純物ピーク位置がチャネル領域の表面になる
と、イオン注入による半導体基板表面の結晶欠陥が減少
するようになる。
【００３７】また、メモリセルトランジスタＡ４のよう
に３種類のイオン注入の重ね合わせがある場合には、従
来の技術で説明した第２のイオン注入層１１０及び第３
イオン注入層１１２を形成するように、異なる深さに不
純物を導入する場合と異なり、全イオン注入量は低減で
きるようになる。このために、コードイオン注入による
半導体基板表面の結晶欠陥量が低減するようになる。以
上のような結晶欠陥低減の効果は、特に短ＴＡＴ（Ｔｕ
ｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）のためにコードイオン
注入の工程が後工程になり半導体基板の熱処理が難しく
なる場合に、顕著になってくるものである。
に３種類のイオン注入の重ね合わせがある場合には、従
来の技術で説明した第２のイオン注入層１１０及び第３
イオン注入層１１２を形成するように、異なる深さに不
純物を導入する場合と異なり、全イオン注入量は低減で
きるようになる。このために、コードイオン注入による
半導体基板表面の結晶欠陥量が低減するようになる。以
上のような結晶欠陥低減の効果は、特に短ＴＡＴ（Ｔｕ
ｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）のためにコードイオン
注入の工程が後工程になり半導体基板の熱処理が難しく
なる場合に、顕著になってくるものである。
【００３８】また、このような方法では、従来の技術で
説明したような層間絶縁膜の斜め表面１１３がなく、し
かも、ゲート電極３上の層間絶縁膜５が除去されている
ために、コードイオン注入での注入イオンの散乱が低減
する。そして、イオン注入層の横方向の広がりが大幅に
低減されるようになる。
説明したような層間絶縁膜の斜め表面１１３がなく、し
かも、ゲート電極３上の層間絶縁膜５が除去されている
ために、コードイオン注入での注入イオンの散乱が低減
する。そして、イオン注入層の横方向の広がりが大幅に
低減されるようになる。
【００３９】次に、本発明の第２の実施の形態を図３に
基づいて説明する。図３は、本発明のマスクＲＯＭの製
造工程順の断面図である。ここで、第１の実施の形態と
同一のものは同一符号で示される。この第２の実施の形
態は、層間絶縁膜５中にエッチングストッパ層を有して
おり、開口部の形成制御が容易になる特徴を有するもの
である。
基づいて説明する。図３は、本発明のマスクＲＯＭの製
造工程順の断面図である。ここで、第１の実施の形態と
同一のものは同一符号で示される。この第２の実施の形
態は、層間絶縁膜５中にエッチングストッパ層を有して
おり、開口部の形成制御が容易になる特徴を有するもの
である。
【００４０】以下、第１の実施の形態と同様に説明す
る。すなわち、図３（ａ）に示すように、メモリセルト
ランジスタＡ１、Ａ２、Ａ３及びＡ４の基本構造は、半
導体基板１上のゲート絶縁膜２、ゲート絶縁膜２上のゲ
ート電極３、ソース・ドレイン拡散層４で構成されてい
る。そして、これらのメモリセルトランジスタ全面を被
覆するように、第１の層間絶縁膜１５が形成される。そ
して、この第１の層間絶縁膜１５の表面は平坦化され
る。ここで、平坦化された第１の層間絶縁膜１５は、Ｃ
ＶＤ法で堆積されたシリコン酸化膜のＣＭＰ法でもって
形成される。
る。すなわち、図３（ａ）に示すように、メモリセルト
ランジスタＡ１、Ａ２、Ａ３及びＡ４の基本構造は、半
導体基板１上のゲート絶縁膜２、ゲート絶縁膜２上のゲ
ート電極３、ソース・ドレイン拡散層４で構成されてい
る。そして、これらのメモリセルトランジスタ全面を被
覆するように、第１の層間絶縁膜１５が形成される。そ
して、この第１の層間絶縁膜１５の表面は平坦化され
る。ここで、平坦化された第１の層間絶縁膜１５は、Ｃ
ＶＤ法で堆積されたシリコン酸化膜のＣＭＰ法でもって
形成される。
【００４１】さらに、この第１の層間絶縁膜１５表面に
エッチングストッパ層１６が形成される。このようなエ
ッチングストッパ層１６は、ＣＶＤ法で堆積されたシリ
コンオキシナイトライド膜あるいはシリコン窒化膜でも
って形成される。ここで、エッチングストッパ層１６の
膜厚は１００ｎｍ程度に設定される。
エッチングストッパ層１６が形成される。このようなエ
ッチングストッパ層１６は、ＣＶＤ法で堆積されたシリ
コンオキシナイトライド膜あるいはシリコン窒化膜でも
って形成される。ここで、エッチングストッパ層１６の
膜厚は１００ｎｍ程度に設定される。
【００４２】次に、図３（ａ）に示すように、第１のレ
ジストマスク６が形成され、メモリセルトランジスタＡ
２とＡ４上に開口部７が設けられる。そして、第１のレ
ジストマスク６をマスクに第２の層間絶縁膜１７が反応
性イオンエッチング（ＲＩＥ）でエッチングされる。こ
こで、反応性ガスとしてＣ4 Ｆ8 とＣＯの混合ガスが用
いられる。このような反応ガスでは、エッチングストッ
パ層１６はほとんどエッチングされないため、第１の層
間絶縁膜１５のエッチングは完全に防止されるようにな
る。
ジストマスク６が形成され、メモリセルトランジスタＡ
２とＡ４上に開口部７が設けられる。そして、第１のレ
ジストマスク６をマスクに第２の層間絶縁膜１７が反応
性イオンエッチング（ＲＩＥ）でエッチングされる。こ
こで、反応性ガスとしてＣ4 Ｆ8 とＣＯの混合ガスが用
いられる。このような反応ガスでは、エッチングストッ
パ層１６はほとんどエッチングされないため、第１の層
間絶縁膜１５のエッチングは完全に防止されるようにな
る。
【００４３】次に、図３（ｂ）に示すように、開口部７
を通してボロン不純物の第１のイオン注入８が施され、
メモリセルトランジスタＡ２とＡ４のチャネル領域に第
１のイオン注入層９が形成される。ここで、ボロンイオ
ンの注入エネルギーは１００ｋｅＶ程度に設定され、第
１のイオン注入のドーズ量は、メモリセルトランジスタ
Ａ２のしきい値Ｖａ２が確保できるように設定される。
そして、この第１のレジストマスク６は剥離される。
を通してボロン不純物の第１のイオン注入８が施され、
メモリセルトランジスタＡ２とＡ４のチャネル領域に第
１のイオン注入層９が形成される。ここで、ボロンイオ
ンの注入エネルギーは１００ｋｅＶ程度に設定され、第
１のイオン注入のドーズ量は、メモリセルトランジスタ
Ａ２のしきい値Ｖａ２が確保できるように設定される。
そして、この第１のレジストマスク６は剥離される。
【００４４】次に、図３（ｃ）に示すように、第２のレ
ジストマスク６ａが形成され、メモリセルトランジスタ
Ａ３とＡ４上に開口部１０が設けられる。そして、開口
部１０を通して第２のイオン注入１１が施され、メモリ
セルトランジスタＡ４のチャネル領域に形成されていた
第１のイオン注入層９に不純物が調整追加される。この
不純物の追加によりメモリセルトランジスタＡ４部に調
整用注入層９ａが形成される。この工程で、メモリセル
トランジスタＡ３部の第２の層間絶縁膜１７はエッチン
グされていない。このために、メモリセルトランジスタ
Ａ３では、第２のイオン注入１１で、調整用注入層９ａ
はゲート電極３領域に形成される。
ジストマスク６ａが形成され、メモリセルトランジスタ
Ａ３とＡ４上に開口部１０が設けられる。そして、開口
部１０を通して第２のイオン注入１１が施され、メモリ
セルトランジスタＡ４のチャネル領域に形成されていた
第１のイオン注入層９に不純物が調整追加される。この
不純物の追加によりメモリセルトランジスタＡ４部に調
整用注入層９ａが形成される。この工程で、メモリセル
トランジスタＡ３部の第２の層間絶縁膜１７はエッチン
グされていない。このために、メモリセルトランジスタ
Ａ３では、第２のイオン注入１１で、調整用注入層９ａ
はゲート電極３領域に形成される。
【００４５】次に、図３（ｄ）に示すように、メモリセ
ルトランジスタＡ３上の第２の層間絶縁膜１７がＲＩＥ
でエッチングされる。この工程で、メモリセルトランジ
スタＡ４上はこのエッチングストッパ層１６で完全に保
護される。
ルトランジスタＡ３上の第２の層間絶縁膜１７がＲＩＥ
でエッチングされる。この工程で、メモリセルトランジ
スタＡ４上はこのエッチングストッパ層１６で完全に保
護される。
【００４６】次に、第２のレジストマスク６ａがそのま
まイオン注入のマスクにされ、第３のイオン注入１２が
施される。この第３のイオン注入で、メモリセルトラン
ジスタＡ３のチャネル領域に第２のイオン注入層１３が
形成される。同時に、メモリセルトランジスタＡ４のチ
ャネル領域にも、上記第２のイオン注入層１３と同量の
不純物が追加され第３のイオン注入層１４が形成され
る。
まイオン注入のマスクにされ、第３のイオン注入１２が
施される。この第３のイオン注入で、メモリセルトラン
ジスタＡ３のチャネル領域に第２のイオン注入層１３が
形成される。同時に、メモリセルトランジスタＡ４のチ
ャネル領域にも、上記第２のイオン注入層１３と同量の
不純物が追加され第３のイオン注入層１４が形成され
る。
【００４７】以上のようにして、メモリセルトランジス
タＡ１、Ａ２、Ａ３及びＡ４のしきい値がＶａ１＜Ｖａ
２＜Ｖａ３＜Ｖａ４となるように形成される。
タＡ１、Ａ２、Ａ３及びＡ４のしきい値がＶａ１＜Ｖａ
２＜Ｖａ３＜Ｖａ４となるように形成される。
【００４８】第２の実施の形態では、第１の実施の形態
で説明したのと同様の効果が生じる。また、この場合に
は、エッチングストッパ層１６が形成されているため、
コードイオン注入のための開口部の形成が容易になると
共にその制御が向上する。
で説明したのと同様の効果が生じる。また、この場合に
は、エッチングストッパ層１６が形成されているため、
コードイオン注入のための開口部の形成が容易になると
共にその制御が向上する。
【００４９】次に、本発明の第３の実施の形態を図４に
基づいて説明する。図４は、本発明のマスクＲＯＭを構
成するメモリセルトランジスタの製造工程順の断面図で
ある。この第３の実施の形態の特徴は、メモリセルトラ
ンジスタのゲート電極表面も平坦化される点にある。こ
の平坦化により、上述のコードイオン注入での注入イオ
ンの散乱がさらに抑えられるようになる。
基づいて説明する。図４は、本発明のマスクＲＯＭを構
成するメモリセルトランジスタの製造工程順の断面図で
ある。この第３の実施の形態の特徴は、メモリセルトラ
ンジスタのゲート電極表面も平坦化される点にある。こ
の平坦化により、上述のコードイオン注入での注入イオ
ンの散乱がさらに抑えられるようになる。
【００５０】図４（ａ）に示すように、半導体基板２１
表面にゲート絶縁膜２２が形成される。そして、このゲ
ート絶縁膜２２上にゲート電極２３が形成される。この
ゲート電極２３はタングステン・ポリサイドで形成され
る。ここで、タングステン・ポリサイドは多結晶構造を
有するため、ゲート電極２３表面には２０ｎｍ程度の表
面凹凸２４が形成される。
表面にゲート絶縁膜２２が形成される。そして、このゲ
ート絶縁膜２２上にゲート電極２３が形成される。この
ゲート電極２３はタングステン・ポリサイドで形成され
る。ここで、タングステン・ポリサイドは多結晶構造を
有するため、ゲート電極２３表面には２０ｎｍ程度の表
面凹凸２４が形成される。
【００５１】次に、半導体基板２１上にソース・ドレイ
ン拡散層２５が形成され、全面にＣＶＤ法でシリコン酸
化膜２６が堆積される。
ン拡散層２５が形成され、全面にＣＶＤ法でシリコン酸
化膜２６が堆積される。
【００５２】次に、図４（ｂ）に示すように、ＣＭＰに
よる研磨が施される。この研磨により、ゲート電極２３
表面は平坦化され平滑表面２７が形成される。また、シ
リコン酸化膜２６も研磨され、平坦化した第１の層間絶
縁膜２８が形成される。
よる研磨が施される。この研磨により、ゲート電極２３
表面は平坦化され平滑表面２７が形成される。また、シ
リコン酸化膜２６も研磨され、平坦化した第１の層間絶
縁膜２８が形成される。
【００５３】次に、図４（ｃ）に示すように、平坦化さ
れたゲート電極２３及び第１の層間絶縁膜２８上にエッ
チングストッパ層２９が形成される。このエッチングス
トッパ層２９はＣＶＤ法により堆積されるシリコン窒化
膜である。
れたゲート電極２３及び第１の層間絶縁膜２８上にエッ
チングストッパ層２９が形成される。このエッチングス
トッパ層２９はＣＶＤ法により堆積されるシリコン窒化
膜である。
【００５４】次に、再度ＣＶＤ法でシリコン酸化膜が堆
積され、第２の層間絶縁膜３０が形成される。そして、
レジストマスク３１がエッチングマスクにされ、ＲＩＥ
で開口部３２が形成される。このＲＩＥで、エッチング
ストッパ層２９はほとんどエッチングされないような反
応ガスが用いられる。
積され、第２の層間絶縁膜３０が形成される。そして、
レジストマスク３１がエッチングマスクにされ、ＲＩＥ
で開口部３２が形成される。このＲＩＥで、エッチング
ストッパ層２９はほとんどエッチングされないような反
応ガスが用いられる。
【００５５】次に、図４（ｄ）に示すように、レジスト
マスク３１がコードイオン注入のためのマスクにされ、
イオン注入３３がゲート電極２３の面に対して垂直にな
るように行われる。このようなイオン注入であれば、ゲ
ート電極２３を通過後の進入イオン３４はほとんどが垂
直になって、半導体基板２１の表面に入るようになる。
これは、ゲート電極２３の表面が平滑状態になっている
ためである。
マスク３１がコードイオン注入のためのマスクにされ、
イオン注入３３がゲート電極２３の面に対して垂直にな
るように行われる。このようなイオン注入であれば、ゲ
ート電極２３を通過後の進入イオン３４はほとんどが垂
直になって、半導体基板２１の表面に入るようになる。
これは、ゲート電極２３の表面が平滑状態になっている
ためである。
【００５６】この第３の実施の形態では、コードイオン
注入での横方向の散乱がさらに低減される。これは、ゲ
ート電極２３表面に凹凸がなく、この凹凸面に形成され
る斜め表面によるイオン散乱の成分が除去されるからで
ある。このようにして、マスクＲＯＭのさらなる微細化
が容易になる。
注入での横方向の散乱がさらに低減される。これは、ゲ
ート電極２３表面に凹凸がなく、この凹凸面に形成され
る斜め表面によるイオン散乱の成分が除去されるからで
ある。このようにして、マスクＲＯＭのさらなる微細化
が容易になる。
【００５７】
【発明の効果】以上に説明したように、本発明の半導体
装置の製造方法では、メモリセル上の層間絶縁膜あるい
はゲート電極表面が平坦化される。また、絶縁ゲート電
界効果トランジスタのしきい値を変えるためのコードイ
オン注入では、この絶縁ゲート電界効果トランジスタ上
の層間絶縁膜が同一の深さにエッチングされ薄膜化され
る。
装置の製造方法では、メモリセル上の層間絶縁膜あるい
はゲート電極表面が平坦化される。また、絶縁ゲート電
界効果トランジスタのしきい値を変えるためのコードイ
オン注入では、この絶縁ゲート電界効果トランジスタ上
の層間絶縁膜が同一の深さにエッチングされ薄膜化され
る。
【００５８】あるいは、本発明の半導体装置の製造方法
では、絶縁ゲート電界効果トランジスタを被覆する第１
の層間絶縁膜が平坦化して形成され、上記の第１の層間
絶縁膜上にエッチングストッパ層が形成され更にこのエ
ッチングストッパ層上に第２の層間絶縁膜が形成され
る。そして、所定の絶縁ゲート電界効果トランジスタ上
の上記の第２の層間絶縁膜が選択的にエッチングされ制
御性よく開口部が形成される。そして、この開口部を通
して所定の絶縁ゲート電界効果トランジスタのチャネル
領域にイオン注入がなされ所定のトランジスタしきい値
が得られるようになる。
では、絶縁ゲート電界効果トランジスタを被覆する第１
の層間絶縁膜が平坦化して形成され、上記の第１の層間
絶縁膜上にエッチングストッパ層が形成され更にこのエ
ッチングストッパ層上に第２の層間絶縁膜が形成され
る。そして、所定の絶縁ゲート電界効果トランジスタ上
の上記の第２の層間絶縁膜が選択的にエッチングされ制
御性よく開口部が形成される。そして、この開口部を通
して所定の絶縁ゲート電界効果トランジスタのチャネル
領域にイオン注入がなされ所定のトランジスタしきい値
が得られるようになる。
【００５９】このような工程のために、コードイオン注
入での横方向の散乱が大幅に減少し、イオン注入層の横
広がりが小さくなる。このために、マスクＲＯＭの隣接
するメモリセルトランジスタのしきい値制御が非常に容
易になる。そして、多値情報を有するマスクＲＯＭの形
成も非常に簡便化され容易になる。
入での横方向の散乱が大幅に減少し、イオン注入層の横
広がりが小さくなる。このために、マスクＲＯＭの隣接
するメモリセルトランジスタのしきい値制御が非常に容
易になる。そして、多値情報を有するマスクＲＯＭの形
成も非常に簡便化され容易になる。
【００６０】このようにして、多値機能を有するメモリ
セルの微細化が更に促進され、多値情報の記憶が可能な
半導体装置の更なる高集積化が可能になる。
セルの微細化が更に促進され、多値情報の記憶が可能な
半導体装置の更なる高集積化が可能になる。
【図１】本発明の第１の実施の形態を説明する多値メモ
リセルの製造工程順の断面図である。
リセルの製造工程順の断面図である。
【図２】上記実施の形態の効果を説明するための不純物
濃度分布を示す図である。
濃度分布を示す図である。
【図３】本発明の第２の実施の形態を説明する多値メモ
リセルの製造工程順の断面図である。
リセルの製造工程順の断面図である。
【図４】本発明の第３の実施の形態を説明するメモリセ
ルトランジスタの製造工程順の断面図である。
ルトランジスタの製造工程順の断面図である。
【図５】従来の技術を説明する多値メモリセルの製造工
程順の断面図である。
程順の断面図である。
【図６】マスクＲＯＭのメモリセルアレイの平面図であ
る。
る。
１，２１，１０１ 半導体基板 ２，２２，１０２ ゲート絶縁膜 ３，２３，１０３ ゲート電極 ４，２５，１０５ ソース・ドレイン拡散層 ５，１０５ 層間絶縁膜 ６，１０６ 第１のレジストマスク ６ａ，１０６ａ 第２のレジストマスク ７，１０，３２ 開口部 ８，１０７ 第１のイオン注入 ９，１０８ 第１のイオン注入層 ９ａ 調整用注入層 １１，１０９ 第２のイオン注入 １２，１１１ 第３のイオン注入 １２，３３ 第２の制御ゲート電極 １３，１１０ 第２のイオン注入層 １４，１１２ 第３のイオン注入層 １５，２８ 第１の層間絶縁膜 １６，２９ エッチングストッパ層 １７，３０ 第２の層間絶縁膜 ２４ 表面凹凸 ２６ シリコン酸化膜 ２７ 平滑表面 ３１ レジストマスク ３３ イオン注入 ３４ 進入イオン １１３ 斜め斜面
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 27/112
Claims (5)
- 【請求項１】 夫々が１個の絶縁ゲート電界効果トラン
ジスタで構成され、夫々が第１乃至第４のメモリセル形
成領域に形成された第１乃至第４のメモリセルを少なく
とも備えるメモリセル・アレイにおいて、前記第１乃至
第４のメモリセル形成領域に第１乃至第４のゲート電極
を半導体基板上に夫々形成する工程と、前記第１乃至第
４のゲート電極を含みつつ前記半導体基板を被覆する層
間絶縁膜を形成し、前記層間絶縁膜を平坦化する工程
と、前記第２及び第４のメモリセル形成領域上の夫々に
開口部を備える第１のレジストマスクを前記層間絶縁膜
上に形成する工程と、前記第１のレジストマスクをマス
クとして使用して前記層間絶縁膜をエッチングすること
により前記第２及び第４のゲート電極の表面を露出する
工程と、前記第１のレジストマスクの開口部を通して第
１のイオン注入を行い前記第２及び第４のメモリセル形
成領域の夫々のチャネル領域に第１のイオン注入層を形
成する工程と、前記第１のレジストマスクを剥離する工
程と、前記第３のメモリセル形成領域上に前記層間絶縁
膜の表面が露出する開口部及び前記第４のメモリセル形
成領域上に前記第４のゲート電極の表面が露出する開口
部を備える第２のレジストマスクを形成する工程と、前
記第２のレジストマスクの開口部を通して第２のイオン
注入を行い前記第４のメモリセル形成領域の前記チャネ
ル領域に形成されていた前記第１のイオン注入層に不純
物を調整追加して前記第４のメモリセル形成領域の前記
チャネル領域に調整用注入層を形成する工程と、前記第
２のレジストマスクを設けたまま前記第３のメモリセル
形成領域の前記層間絶縁膜をエッチングして前記第３の
ゲート電極の表面を露出する工程と、前記第２のレジス
トマスクをマスクとして使用して第３のイオン注入を行
い前記第３のメモリセル形成領域のチャネル領域に第２
のイオン注入層を形成し且つ第４のメモリセル形成領域
の前記チャネル領域に不純物を追加することにより第３
のイオン注入層を形成する工程とを含むことにより、前
記第１乃至第４のメモリセルの各々は第１乃至第４のし
きい値を備えることを特徴とする半導体装置の製造方
法。 - 【請求項２】 夫々が１個の絶縁ゲート電界効果トラン
ジスタで構成され、夫々が第１乃至第４のメモリセル形
成領域に形成された第１乃至第４のメモリセルを少なく
とも備えるメモリセル・アレイにおいて、前記第１乃至
第４のメモリセル形成領域に第１乃至第４のゲート電極
を半導体基板上に夫々形成する工程と、前記第１乃至第
４のゲート電極を含みつつ前記半導体基板を被覆する第
１の層間絶縁膜を形成し、前記層間絶縁膜を平坦化する
する工程と、前記第１の層間絶縁膜上にエッチングスト
ッパ層を形成し更に前記エッチングストッパ層上に平坦
化した第２の層間絶縁膜を形成する工程と、前記第２及
び第４のメモリセル形成領域上の夫々に開口部を備える
第１のレジストマスクを前記第２の層間絶縁膜上に形成
する工程と、前記第１のレジストマスクをマスクとして
使用して前記第２の層間絶縁膜をエッチングすることに
より前記第２及び第４のメモリセル形成領域のエッチン
グストッパ層の表面を露出する工程と、前記第１のレジ
ストマスクの開口部を通して第１のイオン注入を行い前
記第２及び第４のメモリセル形成領域の夫々のチャネル
領域に第１のイオン注入層を形成する工程と、前記第１
のレジストマスクを剥離する工程と、前記第３のメモリ
セル形成領域上に前記第２の層間絶縁膜の表面が露出す
る開口部及び前記第４のメモリセル形成領域上に前記エ
ッチングストッパ層の表面が露出する開口部を備える第
２のレジストマスクを形成する工程と、前記第２のレジ
ストマスクの開口部を通して第２のイオン注入を行い前
記第４のメモリセル形成領域の前記チャネル領域に形成
されていた前記第１のイオン注入層に不純物を調整追加
して前記第４のメモリセル形成領域の前記チャネル領域
に調整用注入層を形成する工程と、前記第２のレジスト
マスクを設けたまま前記第３のメモリセル形成領域の前
記第２の層間絶縁膜をエッチングして前記第３のメモリ
セル形成領域のエッチングストッパ層の表面を露出する
工程と、前記第２のレジストマスクをマスクとして使用
して第３のイオン注入を行い前記第３のメモリセル形成
領域のチャネル領域に第２のイオン注入層を形成し且つ
第４のメモリセル形成領域の前記チャネル領域に不純物
を追加することにより第３のイオン注入層を形成する工
程とを含むことにより、前記第１乃至第４のメモリセル
の各々は第１乃至第４のしきい値を備えることを特徴と
する半導体装置の製造方法。 - 【請求項３】 前記第１乃至第４のゲート電極の表面の
凹凸を平坦化することを特徴とする請求項１または請求
項２記載の半導体装置の製造方法。 - 【請求項４】 前記第１乃至第４のゲート電極の表面に
垂直になるように前記第１乃至第３のイオン注入が行わ
れることを特徴とする請求項１から請求項３のうち１つ
の請求項に記載の半導体装置の製造方法。 - 【請求項５】 前記第１乃至第３のイオン注入の注入エ
ネルギーが同一に設定され、前記イオン注入の注入不純
物の不純物分布ピーク位置が前記第１乃至第４のチャネ
ル領域の表面になるように設定されることを特徴とする
請求項１乃至４のうち一つの請求項に記載の半導体装置
の製造方法。
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|---|---|---|---|
| JP09298925A JP3109581B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体装置の製造方法 |
| US09/182,013 US6180463B1 (en) | 1997-10-30 | 1998-10-29 | Method for fabricating a multi-level mask ROM |
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| CN98124427A CN1104049C (zh) | 1997-10-30 | 1998-10-30 | 制造多电平掩模只读存储器的方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family
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- 1998-10-29 US US09/182,013 patent/US6180463B1/en not_active Expired - Fee Related
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