CN1216401A - 制造多电平掩模只读存储器的方法 - Google Patents

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Abstract

一种制造多电平掩模ROM的方法,包括以下步骤:形成多个存储单元晶体管,淀积覆盖存储单元晶体管的介质膜并使之平面化,在选择的存储单元晶体管的区域的介质膜内形成开口,以及通过选择的存储单元晶体管的开口和栅电极将杂质离子注入到它的沟道区内,得到规定的阈值电压。平面化介质膜,减少注入离子的散射,由此防止注入离子的横向扩展并获得较高集成度的多电平掩模ROM。

Description

制造多电平掩模只读存储器的方法
本发明涉及制造多电平掩模ROM(只读存储器)的方法，特别涉及制造具有多电平ROM单元的掩模ROM的方法。
在每个存储单元内具有绝缘栅场效应晶体管(IGFET)例如MOSFET的常规非易失性半导体存储器件通常能存储1位数据，即“1”或“0”。随着增加非易失性半导体存储器件中存储容量的需求不断增加，近来提出一种多电平非易失半导体存储器件，包括多个多电平存储单元，每个单元能存储多电平数据，例如2位数据。
例如在JP-A-7-142611中介绍了制造具有多电平(或2位)存储单元的掩模ROM即普通的非易失半导体存储器件的制造方法。图1A到1D连续地示出了该公开文本中介绍的制造工艺，其中存储单元晶体管B1到B4具有不同的阈值电压Vb1到Vb4，并且Vb1＜Vb2＜Vb3＜Vb4。
所有的存储单元晶体管B1到B4具有相同的基本结构，包括形成在半导体衬底101上的栅绝缘膜102，形成于其上的栅电极103，和半导体衬底101表面区内的源/漏扩散区104，沟道区设置在栅电极103下面的源/漏扩散区104之间。层间介质膜105覆盖在整个基本结构上。
在图1A中，通过光刻技术在层间介质膜105上形成第一光刻胶掩模106，第一光刻胶掩模106具有第一开口107，存储单元晶体管B2和B4处的层间介质膜105由此露出。使用硼离子进行第一离子注入，穿过第一开口107和栅电极103在存储单元晶体管B2和B4的沟道区形成第一注入区108。通过使用约250keV加速能量的规定剂量，第一离子注入可确保存储单元晶体管B2的阈值电压Vb2。
随后，如图1B所示，使用第一光刻胶掩模106作为腐蚀掩模选择性腐蚀覆盖存储单元晶体管B2和B4的那部分层间介质膜105，以减少那部分层间介质膜105的厚度，之后除去第一光刻胶掩模106。
此后，如图1C所示，形成具有开口109的第二光刻胶掩模106a，以露出存储单元晶体管B3和B4，之后进行第二离子注入，穿过开口109和栅电极103在存储单元晶体管B3和B4的沟道区内形成注入区110。在该步骤中，存储单元晶体管B4内层间介质膜105的厚度减少使存储单元晶体管B4内注入区110的深度比存储单元晶体管B4内沟道区更深。通过使用规定剂量的硼离子，第二离子注入可确保存储单元晶体管B3的阈值电压Vb3。
此后，使用第二光刻胶掩模106a进行第三离子注入，在存储单元晶体管B4的沟道区内形成注入区112。在该步骤中，由于存储单元晶体管B4内层间介质膜105的厚度厚于存储单元晶体管B4内层间介质膜105的厚度，所以注入区111形成在存储单元晶体管B3的栅电极103内。因此，第三离子注入不影响存储单元晶体管B3的阈值电压Vb3，同时通过第二离子注入和第三离子注入可确保存储单元晶体管B4的阈值电压Vb4。
在如上所述多电平掩模ROM的常规制造方法中，在存储单元晶体管内形成多电平数据的离子注入(下文称做“代码离子注入”)的缺点是相对于离子注入的方向，代码离子注入形成的注入区在横向方向内扩展很显著，下面将详细介绍。
图2示意性地示出了在掩模ROM的制造步骤中掩模ROM开口的示例性俯视图，其中源/漏扩散区N1、N2和N3在垂直于栅电极G1、G2和G3的延伸方向内延伸。在这种结构中，存储单元晶体管的沟道区设置在如G1等的栅电极下，位于如N1和N2等源/漏区之间。通过在光刻胶掩模内形成的开口K1、K2和K3内进行代码离子注入。
在离子注入中，当注入的离子穿过层间介质膜或栅电极的表面时，注入的离子被层间介质膜或栅电极的表面散射，特别是层间介质膜105的对角线曲面散射。
散射是阻碍多电平掩模ROM的存储单元晶体管较高集成度的因素之一，是由于存储单元晶体管内注入区的横向扩展影响了相邻存储单元晶体管的阈值电压。
本发明的一个目的是提供一种制造多电平掩模ROM的方法，在存储单元晶体管的代码离子注入期间，能够抑制注入离子的横向扩展，由此减少了相邻存储单元晶体管阈值电压的变化。
在本发明的一个方案中提供了一种制造包括多个存储单元晶体管的多电平掩模ROM的方法，该方法包括步骤：在半导体衬底的每个存储单元晶体管的区域内形成栅绝缘膜、栅电极和源/漏扩散区；形成覆盖栅电极和源/漏区的介质膜；平面化介质膜；在选择的存储单元晶体管的区域覆盖栅电极的那部分介质膜内形成开口；以及通过开口和栅电极将杂质离子注入到选择的存储单元晶体管的沟道区内，以得到选择的存储单元晶体管规定的阈值电压。
在本发明的另一个方案中也提供了一种制造包括多个存储单元晶体管的多电平掩模ROM的方法，该方法包括步骤：在半导体衬底的每个存储单元晶体管的区域内形成栅绝缘膜、栅电极和源/漏扩散区；形成覆盖栅电极和源/漏区的第一介质膜；平面化第一介质膜；在第一介质膜上形成腐蚀终止层；在腐蚀终止层上形成第二介质膜；在选择的存储单元晶体管的区域覆盖栅电极的那部分第二介质膜内形成开口；以及通过开口、腐蚀终止层和栅电极将杂质离子注入到选择的存储单元晶体管的沟道区内，以得到选择的存储单元晶体管规定的阈值电压。
根据本发明的制造方法，对层间介质膜(第一介质膜)的表面进行平面化，形成层间介质膜的平坦表面，由此防止了注入离子的散射并减少了注入区的横向扩展。
参考附图，从下面的说明书中本发明的以上和其它目的、特征及优点将很显然。
图1A到1D为掩模ROM的剖面图，连续地示出了它的常规制造工艺中的工艺步骤；
图2为在图1A到1D的步骤中掩模ROM的示意性俯视平面图；
图3A到3D为掩模ROM的剖面图，连续地示出了根据本发明的第一实施例多电平非易失半导体存储器件的制造工艺中的工艺步骤；
图4为存储单元晶体管内注入区的杂质浓度分布对图3A到3D的掩模ROM内深度的曲线图；
图5A到5D为掩模ROM的剖面图，连续地示出了根据本发明的第二实施例多电平非易失半导体存储器件的制造工艺中的工艺步骤；以及
图6A到6D为掩模ROM的剖面图，连续地示出了根据本发明的第三实施例多电平非易失半导体存储器件的制造工艺中的工艺步骤。
现在参考附图更具体地介绍本发明，其中类似的结构元件用类似的参考数字表示。
参考示出了根据本发明的第一实施例的方法2位掩模ROM的制造工艺的图3A到3D，设计存储单元晶体管A1到A4具有不同的阈值电压Va1到Va4，并且Va1＜Va2＜Va3＜Va4，用于存储2位数据格式的不同数据。
存储单元晶体管A1到A4具有相同的基本结构，包括形成在p导电类型半导体衬底11上的栅绝缘膜12，形成其上的栅电极13，和在半导体衬底11的表面区内形成的一对源/漏扩散区14，沟道区设置在栅电极13下面的源/漏扩散区14之间。由化学汽相淀积(CVD)技术形成的层间介质膜15覆盖在存储单元晶体管的整个基本结构上。淀积后，使用化学机械抛光技术对层间介质膜15进行平面化步骤。
在图3A中，通过光刻技术在层间介质膜15上形成第一光刻胶掩模16，第一光刻胶掩模16具有第一开口17，由此露出覆盖存储单元晶体管A2和A4的那部分层间介质膜15。使用光刻胶掩模16作为掩模选择性腐蚀层间介质膜15，露出存储单元晶体管A2和A4的栅电极13的表面。
随后，如图3B所示，通过第一离子注入步骤，穿过第一开口17和栅电极13注入硼离子18，在存储单元晶体管A2和A4的沟道区形成第一注入区19。通过使用约100keV加速能量的规定剂量的硼离子，第一离子注入可确保存储单元晶体管A2的阈值电压Va2。然后除去第一光刻胶掩模16。
此后，如图3C所示，形成具有开口20的第二光刻胶掩模16a，以露出存储单元晶体管A3和A4，之后进行注入硼离子21的第二离子注入，穿过开口20和栅电极13将杂质离子注入到第一注入区19，由此在存储单元晶体管A4的沟道区内形成对准的注入区19a。在第二离子注入中，由于在存储单元晶体管A3区域内的层间介质膜15没有被腐蚀，所以在存储单元晶体管A3的栅电极13内形成对准的注入区19a。
此后，如图3D所示，腐蚀覆盖存储单元晶体管A3的那部分层间介质膜15，露出存储单元晶体管A3的栅电极13。然后，使用第二光刻胶掩模16a进行注入硼离子22的第三离子注入，在存储单元晶体管A3的沟道区内形成注入区23。在该步骤中，硼离子22也引入到存储单元晶体管A4的对准的注入区19a内，形成具有阈值电压Va4的存储单元晶体管的沟道区内最后的注入区24。由此，存储单元晶体管A1、A2、A3和A4具有各自的阈值电压Va1、Va2、Va3和Va4，并且Va1＜Va2＜Va3＜Va4。
在根据本实施例的制造工艺中，对层间介质膜进行平面化并除去覆盖栅电极的那部分层间介质膜之后，进行有效的代码离子注入，以确定各存储单元晶体管的阈值电压。由此，在第一到第三离子注入步骤期间，每次离子注入硼离子经过的距离是相等的。因此，如果使用了相同的加速电压，那么在存储单元晶体管之中扩散区的深度相等，必然容易控制注入区的深度和横向扩展的变化。
图4示出了在以上实施例中存储单元晶体管A1到A4的沟道区内杂质浓度分布与深度对数关系的曲线图。存储单元晶体管A1的沟道区内的杂质浓度等于衬底的杂质浓度，存储单元晶体管A2的杂质浓度由第一离子注入限定，存储单元晶体管A3的杂质浓度由第三离子注入限定，存储单元晶体管A4的杂质浓度由第一到第三离子注入限定。在第一到第三离子注入期间，可以使用相同的加速能量，以便控制杂质分布的峰值停留在存储单元晶体管沟道区的表面处。因此，可以精确地控制存储单元晶体管的阈值电压。停留在沟道区表面处杂质浓度分布的峰值减少了半导体衬底表面处进行离子注入引起的损伤造成的晶体缺陷。
在具有由三个离子注入步骤形成的注入区的存储单元晶体管A4中，与不同深度的离子注入得到规定离子浓度的情况相比，可以减少注入其中的杂质离子的总量。因此，可以减少由代码离子注入造成的晶体缺陷，对于小TAT(开发周期)的掩模ROM的情况，优点尤其显著。
在根据本实施例的工艺中，由于没有层间介质膜的对角线曲面，例如结合常规的掩模ROM介绍的113，并且由于从栅电极的表面除去层间介质膜，因此注入离子的散射可以显著减少，因而减少了注入区的横向扩展。
参考示出了根据本发明的第二实施例多电平掩模ROM制造工艺的图5A到5D，掩模ROM在层间介质膜之间具有腐蚀终止层。
具体地，如图5A所示，存储单元晶体管A1到A4具有相同的基本结构，包括形成在半导体衬底11上的栅绝缘膜12，形成其上的栅电极13，和在半导体衬底11的表面区内形成的一对源/漏扩散区14，沟道区设置在栅电极13下面的源/漏扩散区14之间。由化学汽相淀积(CVD)技术形成的第一层间介质膜25覆盖在整个基本结构上。淀积硅氧化膜后，使用化学机械抛光(CMP)技术对第一层间介质膜25进行平面化步骤。
在图5A中，由氮氧化硅或氮化硅制成的腐蚀终止层26通过CVD技术形成在第一层间介质膜25上。腐蚀终止层26的厚度例如约100nm。然后在腐蚀终止层26上淀积第二层间介质膜27。
通过光刻技术在第二层间介质膜27上形成光刻胶掩模16，光刻胶掩模16具有第一开口17，由此露出覆盖存储单元晶体管A2和A4的那部分第二层间介质膜27。使用光刻胶掩模16作为掩模通过反应离子腐蚀(RIE)技术，选择性地除去覆盖存储单元晶体管A2和A4的那部分第二层间介质膜27，由此露出存储单元晶体管A2和A4的区域内腐蚀终止层26的表面。在RIE步骤中，使用了C4H8和CO气体的混合物，其中极少腐蚀掉腐蚀终止层26，由此可以避免第一绝缘介质膜的腐蚀。
随后，如图5B所示，通过第一离子注入步骤，穿过第一开口17和栅电极13注入硼离子18，在存储单元晶体管A2和A4的沟道区形成第一注入区19。在第一离子注入步骤中，使用约100keV加速能量的硼离子，硼离子的剂量值设置为可以确保存储单元晶体管A2的阈值电压Va2。第一离子注入之后，除去第一光刻胶膜16。
然后，如图5C所示，形成具有开口20的第二光刻胶掩模16a，以露出存储单元晶体管A4区域内的腐蚀终止层26和存储单元晶体管A3区域内的第二层间绝缘膜27。之后进行注入硼离子21的第二离子注入，将硼离子注入到存储单元晶体管A4的注入区19内，形成对准的注入区19a。在该步骤中，由于第二层间介质膜27没有被腐蚀，所以在存储单元晶体管A3的栅电极13内同样形成另一个对准的注入区19a。
此后，通过RIE技术使用光刻胶掩模16a作为掩模选择性腐蚀第二层间介质膜27，其中由于腐蚀终止层26可以避免对第一层间介质膜25的腐蚀。随后，进行注入硼离子22的第三离子注入，在存储单元晶体管A3的沟道区内形成注入区23，并将增加对准的注入区19a内的杂质浓度形成存储单元晶体管A4内的最后的注入区24。
由此存储单元晶体管A1、A2、A3和A4具有各自的阈值电压Va1、Va2、Va3和Va4，并且Va1＜Va2＜Va3＜Va4。
在第二实施例中，除了第一实施例中获得的优点之外，还可以获得附加的优点，其中可以精确地形成用于代码离子注入的开口，具有优良可控性。
参考示出了在单个存储单元晶体管中根据本发明的第三实施例制造工艺的图6A到6D，对栅电极进行平面化步骤以进一步减少注入离子的散射。
在图6A中，栅绝缘膜32形成在硅衬底31上，之后形成由硅化钨形成的栅电极33。硅化钨通常具有多晶硅结构，限定出在栅电极33的表面上约20nm高度的表面粗糙度34。
随后，在硅衬底31的表面区内形成源/漏扩散区35，之后在整个表面上通过CVD淀积硅氧化膜36。然后对整个表面进行CMP工艺形成栅电极33的平面化表面37，使第一层间介质膜38的平面化表面齐平。
然后通过CVD淀积氮化硅在整个平面化的表面上形成腐蚀终止层39，如图6C所示。
此后通过CVD工艺淀积硅氧化物形成第二层间介质膜40，之后通过RIE工艺形成具有开口42的光刻胶掩模41。RIE工艺使用极少腐蚀的腐蚀终止层39反应气体。
使用光刻胶掩模41在垂直于栅电极33表面的方向内进行注入硼离子43的代码离子注入步骤。由于栅电极33的平面化表面，代码离子注入基本上没有散射硼离子43。这样可以防止注入区的横向扩展，必然提供较高集成度的多电平掩模ROM。
虽然仅作为例子介绍了以上实施例，但本发明并不限于以上实施例，本领域的技术人员可以容易地做出不同的修改或变形，而不脱离本发明的范围。

Claims (13)

1．一种制造包括多个存储单元晶体管的多电平掩模ROM的方法，所述方法包括以下步骤：
在半导体衬底的每个存储单元晶体管的区域内形成栅绝缘膜、栅电极和源/漏扩散区；形成覆盖所述栅电极和所述源/漏扩散区的介质膜；平面化所述介质膜；在选择的存储单元晶体管的区域内覆盖所述栅电极的那部分所述介质膜内形成开口；以及通过所述开口和所述栅电极将杂质离子注入到所选择的存储单元晶体管的沟道区内，以得到所选择的存储单元晶体管规定的阈值电压。
2．根据权利要求1的方法，其中穿过对应的所述栅电极露出所述开口。
3．根据权利要求1的方法，还包括在所述介质膜形成步骤之前平面化所述栅电极的步骤。
4．根据权利要求1的方法，其中在基本上垂直于所述栅电极表面的方向内进行注入所述杂质离子的注入步骤。
5．根据权利要求1的方法，其中重复地进行所述开口形成步骤和所述杂质离子注入步骤。
6．根据权利要求1的方法，其中所述平面化步骤包括化学机械抛光步骤。
7．一种制造包括多个存储单元晶体管的多电平掩模ROM的方法，所述方法包括以下步骤：
在半导体衬底的每个存储单元晶体管的区域内形成栅绝缘膜、栅电极和源/漏扩散区；形成覆盖所述栅电极和所述源/漏区的第一介质膜；平面化所述第一介质膜；在所述第一介质膜上形成腐蚀终止层；在所述腐蚀终止层上形成所述第二介质膜；在选择的存储单元晶体管的区域覆盖所述栅电极的那部分所述第二介质膜内形成开口；以及通过所述开口、腐蚀终止层和所述栅电极将杂质离子注入到所述选择的存储单元晶体管的沟道区内，以得到所选择的存储单元晶体管规定的阈值电压。
8．根据权利要求7的方法，其中所述平面化步骤露出所述栅电极的表面。
9．根据权利要求7的方法，还包括在所述腐蚀终止层形成步骤之前平面化所述栅电极的步骤。
10．根据权利要求7的方法，其中在基本上垂直于所述栅电极表面的方向内进行注入所述杂质离子的注入步骤。
11．根据权利要求7的方法，其中重复地进行所述开口形成步骤和所述杂质离子注入步骤。
12．根据权利要求7的方法，其中所述平面化步骤包括化学机械抛光步骤。
13．根据权利要求7的方法，其中所述第一介质膜平面化步骤露出所述栅电极。
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KR (1) KR100273859B1 (zh)
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100424501C (zh) * 2002-02-28 2008-10-08 先进微装置公司 使用高产率频谱散射量测法以控制半导体工艺的方法
CN104103591A (zh) * 2013-04-15 2014-10-15 上海华虹宏力半导体制造有限公司 掩膜只读存储器制造方法
CN104637937A (zh) * 2013-11-13 2015-05-20 台湾积体电路制造股份有限公司 用于具有多个半导体器件层的半导体结构的系统和方法
CN113053899A (zh) * 2021-03-12 2021-06-29 长鑫存储技术有限公司 半导体结构制作方法及半导体结构

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401005B1 (ko) 2001-08-27 2003-10-10 동부전자 주식회사 마스크롬 제조방법
CN100372027C (zh) * 2003-10-27 2008-02-27 上海宏力半导体制造有限公司 掩膜式只读存储器的信息写入方法
US7094649B2 (en) * 2004-02-03 2006-08-22 Solid State System Co., Ltd. Method for forming multi-level mask ROM cell and NAND multi-level mask ROM
TWI269410B (en) * 2005-07-21 2006-12-21 Mosel Vitelic Inc Method of manufacturing mask ROM

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2870131B2 (ja) 1990-06-15 1999-03-10 日本電気株式会社 半導体装置の製造方法
JP3125429B2 (ja) 1992-03-30 2001-01-15 日本電気株式会社 半導体装置及びその製造方法
JPH05299614A (ja) 1992-04-24 1993-11-12 Sanyo Electric Co Ltd Ｒｏｍ半導体記憶装置の製造方法
JPH0685210A (ja) 1992-08-28 1994-03-25 Sony Corp マスクｒｏｍおよびその製造方法
JPH07142612A (ja) 1993-06-25 1995-06-02 Mega Chips:Kk 半導体装置及びその製造方法
JPH07142611A (ja) 1993-11-19 1995-06-02 Toshiba Corp マスクｒｏｍの製造方法
US5712203A (en) * 1995-12-11 1998-01-27 United Microelectronics Corporation Process for fabricating read-only memory cells using removable barrier strips
US6054353A (en) * 1996-03-22 2000-04-25 United Microelectronics Corporation Short turn around time mask ROM process
US5895241A (en) * 1997-03-28 1999-04-20 Lu; Tao Cheng Method for fabricating a cell structure for mask ROM
US6004848A (en) * 1997-09-09 1999-12-21 Macronix International Co., Ltd. Method of forming a multi-level memory array with channel bias algorithm

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100424501C (zh) * 2002-02-28 2008-10-08 先进微装置公司 使用高产率频谱散射量测法以控制半导体工艺的方法
CN104103591A (zh) * 2013-04-15 2014-10-15 上海华虹宏力半导体制造有限公司 掩膜只读存储器制造方法
CN104637937A (zh) * 2013-11-13 2015-05-20 台湾积体电路制造股份有限公司 用于具有多个半导体器件层的半导体结构的系统和方法
CN104637937B (zh) * 2013-11-13 2018-08-28 台湾积体电路制造股份有限公司 用于具有多个半导体器件层的半导体结构的系统和方法
CN113053899A (zh) * 2021-03-12 2021-06-29 长鑫存储技术有限公司 半导体结构制作方法及半导体结构

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JP3109581B2 (ja) 2000-11-20
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