CN113053899A - 半导体结构制作方法及半导体结构 - Google Patents

半导体结构制作方法及半导体结构 Download PDF

Info

Publication number
CN113053899A
CN113053899A CN202110269758.5A CN202110269758A CN113053899A CN 113053899 A CN113053899 A CN 113053899A CN 202110269758 A CN202110269758 A CN 202110269758A CN 113053899 A CN113053899 A CN 113053899A
Authority
CN
China
Prior art keywords
layer
pattern transfer
transfer layer
hole
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110269758.5A
Other languages
English (en)
Other versions
CN113053899B (zh
Inventor
邵波
刘欣然
王春阳
孙玉乐
李振兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110269758.5A priority Critical patent/CN113053899B/zh
Publication of CN113053899A publication Critical patent/CN113053899A/zh
Priority to US17/593,851 priority patent/US20230238249A1/en
Priority to PCT/CN2021/103733 priority patent/WO2022188310A1/zh
Application granted granted Critical
Publication of CN113053899B publication Critical patent/CN113053899B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Abstract

本发明实施例属于半导体制作技术领域，涉及一种半导体结构制作方法及半导体结构，用于解决在蚀刻介质层的过程中，粗糙的顶面容易造成离子散射，形成的电容孔洞尺寸精度差，影响电容结构性能的问题。该半导体结构制作方法，在基底上形成膜层结构，在膜层结构上形成图形转移层，图形转移层上定义多个孔洞，并对图形转移层进行平坦化处理；通过孔洞蚀刻膜层结构，以在膜层结构中形成电容孔洞；在形成电容孔洞之前，对图形转移层的顶面进行了平坦化处理，在进行蚀刻的过程中，平坦的图形转移层顶面可以避免发生离子散射，进而避免形成的电容孔洞侧壁出现鼓包、或者电容孔洞倾斜，提高了电容孔洞的尺寸精度，提高了电容结构的性能。

Description

半导体结构制作方法及半导体结构
技术领域
本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构制作方法及半导体结构。
背景技术
随着存储设备技术的逐渐发展，动态随机存储器(Dynamic Random AccessMemory，简称DRAM)以其较高的密度以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器包括电容结构和晶体管结构，电容结构与晶体管结构连接，通过晶体管结构可以读取电容结构内存储的数据。
相关技术中，电容结构包括基底以及设置在基底上的介质层，介质层上设置有电容孔洞，电容孔洞内设置有电容管。制作时，先在基底上形成介质层，并在介质层上形成图形转移层，图形转移层上具有孔洞，通过干法蚀刻的方式沿孔洞蚀刻介质层，以在介质层中形成电容孔洞。
然而，在形成图形转移层时，图形转移层背离基底的顶面较为粗糙，在蚀刻介质层的过程中，粗糙的顶面容易造成离子散射，使得形成的电容孔洞尺寸精度差，影响电容结构的性能。
发明内容
有鉴于此，本发明实施例提供一种半导体结构制作方法及半导体结构，以解决在蚀刻介质层的过程中，粗糙的顶面容易造成离子散射，使得形成的电容孔洞尺寸精度差，影响电容结构性能的技术问题。
本发明实施例提供了一种半导体结构制作方法，包括：
提供基底；
在所述基底上形成膜层结构，所述膜层结构包括介质层；
在所述膜层结构上形成图形转移层，所述图形转移层上定义多个孔洞；
对所述图形转移层背离所述基底的顶面进行平坦化处理；
通过所述孔洞蚀刻所述膜层结构，以在所述膜层结构中形成电容孔洞。
在可以包括上述实施例的一些实施例中，在所述膜层结构上形成图形转移层，所述图形转移层上定义多个孔洞包括：
在所述膜层结构上依次堆叠形成第一图形转移层和第二图形转移层，所述第二掩膜层上具有孔型图案；
将所述孔型图案转移至所述第一图形转移层上，以形成孔洞。
在可以包括上述实施例的一些实施例中，对所述图形转移层背离所述基底的顶面进行平坦化处理包括：
去除所述第二图形转移层，并对所述第一图形转移层背离所述基底的顶面进行平坦化处理。
在可以包括上述实施例的一些实施例中，去除所述第二图形转移层，并对所述第一图形转移层背离所述基底的顶面进行平坦化处理包括：
通过化学机械抛光的方法去除所述第二图形转移层，并且对所述第一图形转移层背离所述基底的顶面进行平坦化处理。
在可以包括上述实施例的一些实施例中，所述第一图形转移层为多晶硅层，所述第二图形转移层为氧化物层。
在可以包括上述实施例的一些实施例中，在所述膜层结构上依次堆叠形成第一图形转移层和第二图形转移层，所述第二掩膜层上具有孔型图案：
蚀刻所述第二图形转移层，以形成预设孔，所述预设孔延伸至所述第一图形转移层内。
在可以包括上述实施例的一些实施例中，将所述孔型图案转移至所述第一图形转移层上，以形成孔洞还包括：
所述孔洞延伸至所述膜层结构内。
在可以包括上述实施例的一些实施例中，在所述基底上形成膜层结构，所述膜层结构包括介质层包括：
在所述基底上依次堆叠形成介质层和顶部膜层。
在可以包括上述实施例的一些实施例中，所述介质层包括：在所述基底上依次堆叠形成的第一介质层、中间膜层以及第二介质层。
在可以包括上述实施例的一些实施例中，所述中间膜层和所述顶部膜层的材质相同。
在可以包括上述实施例的一些实施例中，所述中间膜层和所述顶部膜层均为氮化钛层。
在可以包括上述实施例的一些实施例中，所述第一介质层和所述第二介质层的材质相同。
在可以包括上述实施例的一些实施例中，所述第一介质层和所述第二介质层均为氧化物层。
在可以包括上述实施例的一些实施例中，通过所述孔洞蚀刻所述膜层结构，以在所述膜层结构中形成电容孔洞包括：
采用干法蚀刻的方式通过所述孔洞蚀刻所述膜层结构，以在所述膜层结构中形成电容孔洞。
本发明实施例还提供一种半导体结构，通过如上所述的半导体结构制作方法制得。
本发明实施例提供的半导体结构制作方法及半导体结构，在基底上形成膜层结构，膜层结构包括介质层，在膜层结构上形成图形转移层，图形转移层上定义多个孔洞，并对图形转移层进行平坦化处理；通过孔洞蚀刻膜层结构，以在膜层结构中形成电容孔洞；在形成电容孔洞之前，对图形转移层的顶面进行了平坦化处理，在进行蚀刻的过程中，平坦的图形转移层顶面可以避免发生离子散射，进而避免形成的电容孔洞侧壁出现鼓包、或者电容孔洞倾斜，提高了电容孔洞的尺寸精度，提高了电容结构的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的半导体结构制作方法的流程图；
图2为本发明实施例提供的半导体结构制作方法中形成第二图形转移层后的结构示意图；
图3为图2中A处的局部放大图；
图4为本发明实施例提供的半导体结构制作方法中在形成孔洞后的结构示意图；
图5为本发明实施例提供的半导体结构制作方法中对图形转移层的顶面进行平坦化处理后的结构示意图；
图6为本发明实施例提供的半导体结构制作方法中形成电容孔洞后的结构示意图。
附图标记说明：
10：基底；
101：导通区；
20：膜层结构；
201：顶部膜层；
202：介质层；
203：第一介质层；
204：中间膜层；
205：第二介质层；
206：电容孔洞；
30：第一图形转移层；
301：孔洞；
302：凹陷；
303：凸起；
40：第二图形转移层；
401：孔型图案。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
动态随机存储器(Dynamic Random Access Memory，简称DRAM)一般包括电容结构和晶体管结构，电容结构与晶体管结构连接，通过晶体管结构可以读取电容结构内存储的数据。
相关技术中，电容结构包括基底以及设置在基底上的介质层，介质层上设置有电容孔洞，电容孔洞内设置有电容管。制作时，先在基底上形成介质层，并在介质层上形成图形转移层，图形转移层上具有孔洞，通过干法蚀刻的方式沿孔洞蚀刻介质层，以在介质层中形成电容孔洞。
然而，在形成图形转移层时，图形转移层背离基底的顶面较为粗糙，在蚀刻介质层的过程中，粗糙的顶面容易造成离子散射，容易导致电容孔洞弯曲或者电容孔洞内壁凸凹不平，使得形成的电容孔洞尺寸精度差，影响电容结构的性能。
本发明实施例提供一种半导体结构制作方法及半导体结构，通过在形成图形转移层后，对图形转移层背离基底的顶面进行平坦化处理，进而在进行蚀刻时，避免离子散射，提高了形成的电容孔洞尺寸精度，进而提高了电容结构的性能。
请参照图1，本实施例提供的半导体结构制作方法包括：
S101：提供基底。
请参照图2，基底10作为半导体结构的基础，用于支撑后续步骤中形成的其他膜层。基底10的材质可以包括氮化硅等，本实施例对基底10的材质不作限制。
在形成基底10之后，本实施例提供的半导体结构制作方法还包括：
S102：在基底上形成膜层结构，膜层结构包括介质层。
继续参照图2，示例性的，制作膜层结构20的具体步骤可以包括：在基底10上依次堆叠形成介质层202和顶部膜层201。其中，顶部膜层201位于介质层202背离基底10的一侧，顶部膜层201的材质可以包括氮化钛等。
进一步地，介质层202可以包括在基底10上依次堆叠形成的第一介质层203、中间膜层204以及第二介质层205。也就是说，中间膜层204位于第一介质层203和第二介质层205之间，并且第一介质层203靠近基底10设置，第二介质层205靠近顶部膜层201设置。
其中，第一介质层203的材质可以包括氧化硅等氧化物，中间膜层204的材质可以包括氮化钛等，第二介质层205的材质也可以包括氧化硅等氧化物。
在一些实施例中，第一介质层203的底面与基底10接合，第一介质层203的顶面与中间膜层204的底面接合，中间膜层204的顶面与第二介质层205的底面接合，第二介质层205的顶面与顶部膜层201接合；使得第一介质层203、中间膜层204、第二介质层205以及顶部膜层201构成膜层结构20。
在上述实现方式中，中间膜层204和顶部膜层201的材质可以相同，以减少构成膜层结构20的材料种类，以便于膜层结构20的制作。示例性的，中间膜层204和顶部膜层201的可以均为由氮化钛构成的氮化钛层。
进一步地，第一介质层203和第二介质层205的材质可以相同，以进一步减少构成膜层结构20的材料种类，以便于膜层结构20的制作。示例性的，第一介质层203和第二介质层205可以均由氧化物构成的氧化物层，如氧化硅等。
本实施例提供的半导体结构制作方法在形成膜层结构20之后还包括：
S103：在膜层结构上形成图形转移层，图形转移层上定义多个孔洞。
请参照图3，本实施例中，图形转移层上定义的多个孔洞301，可以通过蚀刻的方式形成；示例性的，可以先在图形转移层上形成光刻层，对光刻层进行掩膜、曝光等工艺，以在光刻层上形成蚀刻图形；之后以光刻层为掩膜蚀刻图形转移层，以在图形转移层上形成孔洞301。当然，本实施例中的孔洞301还可以通过其他的方式形成，本实施例并不依次为限。
在形成图形转移层之后，本实施提供的半导体结构制作方法还包括：
S104：对图形转移层背离基底的顶面进行平坦化处理。
如图5所示，平坦化处理可以使图形转移层背离基底10的顶面变得平坦，以利于后续工艺的进行。示例性的，可以通过化学机械抛光(CMP)的方法对图形转移层背离基底10的顶面进行处理，以使得图形转移层的顶面较为平坦。当然本实施例中对图形转移层进行平坦化处理并不限于化学机械抛光，还可以采用其他的方式对图形转移层进行平坦化处理。
在对图形转移层进行平坦化处理之后，本实施例提供的半导体结构制作方法还包括：
S105：通过孔洞蚀刻膜层结构，以在膜层结构中形成电容孔洞206。
请参照图6，其中，沿孔洞301蚀刻膜层结构20，以形成电容孔洞206，电容孔洞206的底部向基底10延伸，电容孔洞206的底部可以与基底10接触。进一步地，在形成基底10时，可以在基底10上形成多个导通区101，在形成电容孔洞206之后，每一电容孔洞206的底部可以延伸至基底10内并与一个导通区101结合。在后续过程中，在电容孔洞206内形成电容极板，电容极板可以与导通区101连接，以形成动态随机存储器的电容结构，动态随机存储器的晶体管结构可以通过导通区101与电容结构中对应的电容极板连接，以实现电容结构中数据的读取或者向电容结构中写入数据。
本实施例中，可以采用干法蚀刻的方式通过孔洞301蚀刻膜层结构20，以在膜层结构20中形成电容孔洞206。通过干法蚀刻的方式形成电容孔洞206，简化了电容孔洞206的制作难度。如图3-图6所示，在形成第一图形转移层30时，第一图形转移层30的顶面容易形成凸起303和凹陷302，使得第一图形转移层30的顶面较为粗糙；在进行蚀刻之前，对图形转移层的顶面进行平坦化处理，可以使得图形转移层的顶面较为平坦；与粗糙的顶面相比，在进行干法蚀刻的过程中，可以避免离子在图形转移层顶面发生散射，进而避免形成的电容孔洞206侧壁出现鼓包、或者电容孔倾斜等问题，提高了电容孔洞206的尺寸精度，提高了电容结构的性能。另外，与粗糙的图形转移层顶面相比，在进行蚀刻时还可以避免离子散射引起的电容孔洞206边缘的膜层结构20顶面损伤，进而使得膜层结构20背离基底10的顶面较为平坦，以进一步提高电容结构的性能。
本实施提供的半导体结构制作方法，在基底10上形成膜层结构20，膜层结构20包括介质层202，在膜层结构20上形成图形转移层，图形转移层上定义多个孔洞301，并对图形转移层进行平坦化处理；之后，通过孔洞301蚀刻膜层结构20，以在膜层结构20中形成电容孔洞206；在形成电容孔洞206之前，对图形转移层的顶面进行了平坦化处理，在进行蚀刻的过程中，平坦的图形转移层顶面可以避免发生离子散射，进而避免形成的电容孔洞206侧壁出现鼓包、或者电容孔洞206倾斜，提高了电容孔洞206的尺寸精度，提高了电容结构的性能。
继续参照图2-图4，本实施例提供的半导体结构制作方法，在膜层结构20上形成图形转移层，图形转移层上定义多个孔洞301的具体步骤包括：
在膜层结构20上依次堆叠形成第一图形转移层30和第二图形转移层40，第二掩膜层上具有孔型图案401；之后将孔型图案401转移至第一图形转移层30上，以形成孔洞301。
其中，第一图形转移层30可以为由多晶硅构成的多晶硅层，第二图形转移层40也可为由氧化物构成的氧化物层，本实施例对第一图形转移层30和第二图形转移层40的材质不做限制。
本实施例中，在膜层结构20上依次堆叠形成第一图形转移层30和第二图形转移层40，第二图形转移层40上具有孔型图案401包括：蚀刻第二图形转移层40，以形成预设孔，预设孔延伸至第一图形转移层30内。预设孔延伸至第一图形转移层30内，可以降低蚀刻第二图形转移层40的深度要求，进而简化半导体结构的制作难度。
示例性的，在形成第二图形转移层40之后，可以在第二图形转移层40上形成第一光刻层，之后对第一光刻层进行掩膜、曝光等工艺，以在第一光刻层上形成第一蚀刻图案，之后以第一光刻层为掩膜蚀刻第二图形转移层40，以形成由预设孔构成的孔型图案401。
进一步地，将孔型图案401转移至第一图形转移层30的具体步骤可以包括，在第二图形转移层40上形成孔型图案401后，可以在第二图形转移层40上形成第二光刻层，之后对第二光刻层进行掩膜、曝光等工艺，以在第二光刻层上形成第二蚀刻图案，第二蚀刻图案在基底10上的投影可以与第一蚀刻图案在基底10上的投影完全重合，之后以第二光刻层为掩膜向基底10蚀刻，以形成孔洞301；由于第二蚀刻图案在基底10上的投影与第一蚀刻图案在基底10上的投影完全重合，使得形成的孔洞301与孔型图案401正对，进而将孔型图案401转移至第一图形转移层30上。当然在其他的实现方式中，在形成第二图形转移层40上形成孔型图案401之后，可以以第二图形转移层40为掩膜向基底10蚀刻第一图形转移层30，也可以将孔型图案401转移至第一图形转移层30上，进而形成孔洞301。
本实施例中，将孔型图案401转移至第一图形转移层30上，以形成孔洞301还包括：孔洞301延伸至膜层结构20内。如此设置，可以降低蚀刻第一图形转移层30的深度要求，进而简化半导体结构的制作难度。
请照图4和图5，在上述实现方式中，对图形转移层背离基底10的顶面进行平坦化处理的具体步骤包括：去除第二图形转移层40，并对第一图形转移层30背离基底10的顶面进行平坦化处理。
具体地，可以通过化学机械抛光(CMP)的方式去除第二图形转移层40，并对第一图形转移层30背离基底10的顶面进行平坦化处理，通过化学机械抛光的方式进行平坦化处理，制作简单并且处理后第一图形转移层30的顶面较为平坦。
继续参照图2-图6，本发明实施例还提供一种半导体结构，通过上述实施例中的半导体结构制作方法制得。
其中，半导体结构可以为动态随机存储器中的电容结构，动态随机存储器还包括与电容结构连接的晶体管结构，通过晶体管结构可以读取电容结构内存储的数据，或者通过晶体管结构向电容结构内写入数据。
本实施提供的半导体结构，制作时，在基底10上形成膜层结构20，膜层结构20包括介质层202，在膜层结构20上形成图形转移层，图形转移层上定义多个孔洞301，并对图形转移层进行平坦化处理；之后，通过孔洞301蚀刻膜层结构20，以在膜层结构20中形成电容孔洞206；在形成电容孔洞206之前，对图形转移层的顶面进行了平坦化处理，在进行蚀刻的过程中，平坦的图形转移层顶面可以避免发生离子散射，进而避免形成的电容孔洞206侧壁出现鼓包、或者电容孔洞206倾斜，提高了电容孔洞206的尺寸精度，提高了电容结构的性能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种半导体结构制作方法，其特征在于，包括：
提供基底；
在所述基底上形成膜层结构，所述膜层结构包括介质层；
在所述膜层结构上形成图形转移层，所述图形转移层上定义多个孔洞；
对所述图形转移层背离所述基底的顶面进行平坦化处理；
通过所述孔洞蚀刻所述膜层结构，以在所述膜层结构中形成电容孔洞。
2.根据权利要求1所述的半导体结构制作方法，其特征在于，在所述膜层结构上形成图形转移层，所述图形转移层上定义多个孔洞包括：
在所述膜层结构上依次堆叠形成第一图形转移层和第二图形转移层，所述第二图形转移层上具有孔型图案；
将所述孔型图案转移至所述第一图形转移层上，以形成孔洞。
3.根据权利要求2所述的半导体结构制作方法，其特征在于，对所述图形转移层背离所述基底的顶面进行平坦化处理包括：
去除所述第二图形转移层，并对所述第一图形转移层背离所述基底的顶面进行平坦化处理。
4.根据权利要求3所述的半导体结构制作方法，其特征在于，去除所述第二图形转移层，并对所述第一图形转移层背离所述基底的顶面进行平坦化处理包括：
通过化学机械抛光的方法去除所述第二图形转移层，并且对所述第一图形转移层背离所述基底的顶面进行平坦化处理。
5.根据权利要求2所述的半导体结构制作方法，其特征在于，所述第一图形转移层为多晶硅层，所述第二图形转移层为氧化物层。
6.根据权利要求2所述的半导体结构制作方法，其特征在于，在所述膜层结构上依次堆叠形成第一图形转移层和第二图形转移层，所述第二图形转移层上具有孔型图案：
蚀刻所述第二图形转移层，以形成预设孔，所述预设孔延伸至所述第一图形转移层内。
7.根据权利要求2所述的半导体结构制作方法，其特征在于，将所述孔型图案转移至所述第一图形转移层上，以形成孔洞还包括：
所述孔洞延伸至所述膜层结构内。
8.根据权利要求1-7任一项所述的半导体结构制作方法，其特征在于，在所述基底上形成膜层结构，所述膜层结构包括介质层包括：
在所述基底上依次堆叠形成介质层和顶部膜层。
9.根据权利要求8所述的半导体结构制作方法，其特征在于，所述介质层包括：在所述基底上依次堆叠形成的第一介质层、中间膜层以及第二介质层。
10.根据权利要求9所述的半导体结构制作方法，其特征在于，所述中间膜层和所述顶部膜层的材质相同。
11.根据权利要求10所述的半导体结构制作方法，其特征在于，所述中间膜层和所述顶部膜层均为氮化钛层。
12.根据权利要求9所述的半导体结构制作方法，其特征在于，所述第一介质层和所述第二介质层的材质相同。
13.根据权利要求12所述的半导体结构制作方法，其特征在于，所述第一介质层和所述第二介质层均为氧化物层。
14.根据权利要求1-7任一项所述的半导体结构制作方法，其特征在于，通过所述孔洞蚀刻所述膜层结构，以在所述膜层结构中形成电容孔洞包括：
采用干法蚀刻的方式通过所述孔洞蚀刻所述膜层结构，以在所述膜层结构中形成电容孔洞。
15.一种半导体结构，其特征在于，通过权利要求1-14任一项所述的半导体结构制作方法制得。
CN202110269758.5A 2021-03-12 2021-03-12 半导体结构制作方法及半导体结构 Active CN113053899B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110269758.5A CN113053899B (zh) 2021-03-12 2021-03-12 半导体结构制作方法及半导体结构
US17/593,851 US20230238249A1 (en) 2021-03-12 2021-06-30 Method for manufacturing semiconductor structure and semiconductor structure
PCT/CN2021/103733 WO2022188310A1 (zh) 2021-03-12 2021-06-30 半导体结构制作方法及半导体结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110269758.5A CN113053899B (zh) 2021-03-12 2021-03-12 半导体结构制作方法及半导体结构

Publications (2)

Publication Number Publication Date
CN113053899A true CN113053899A (zh) 2021-06-29
CN113053899B CN113053899B (zh) 2023-04-28

Family

ID=76512067

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110269758.5A Active CN113053899B (zh) 2021-03-12 2021-03-12 半导体结构制作方法及半导体结构

Country Status (3)

Country Link
US (1) US20230238249A1 (zh)
CN (1) CN113053899B (zh)
WO (1) WO2022188310A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022188310A1 (zh) * 2021-03-12 2022-09-15 长鑫存储技术有限公司 半导体结构制作方法及半导体结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1216401A (zh) * 1997-10-30 1999-05-12 日本电气株式会社 制造多电平掩模只读存储器的方法
US20090166318A1 (en) * 2007-12-28 2009-07-02 Mihel Seitz Method of Fabricating an Integrated Circuit
CN102760646A (zh) * 2011-04-28 2012-10-31 朗姆研究公司 对于具有三层掩膜的蚀刻线弯曲和倾斜的预防
CN208283720U (zh) * 2018-04-20 2018-12-25 长鑫存储技术有限公司 组合掩膜版
CN110634733A (zh) * 2018-06-22 2019-12-31 长鑫存储技术有限公司 半导体存储器电容孔的制备方法
CN111435651A (zh) * 2019-01-11 2020-07-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184081B1 (en) * 1999-10-08 2001-02-06 Vanguard International Semiconductor Corporation Method of fabricating a capacitor under bit line DRAM structure using contact hole liners
US6168984B1 (en) * 1999-10-15 2001-01-02 Taiwan Semiconductor Manufacturing Company Reduction of the aspect ratio of deep contact holes for embedded DRAM devices
KR100338826B1 (ko) * 2000-08-28 2002-05-31 박종섭 커패시터의 전하저장전극 형성방법
KR100753122B1 (ko) * 2002-06-29 2007-08-29 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법
JP2004221353A (ja) * 2003-01-15 2004-08-05 Renesas Technology Corp 半導体装置の製造方法
KR100672123B1 (ko) * 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
CN109216164B (zh) * 2017-06-30 2020-11-03 中芯国际集成电路制造(上海)有限公司 图形化的掩膜层及其形成方法
KR102609518B1 (ko) * 2018-09-21 2023-12-05 삼성전자주식회사 반도체 소자 형성 방법
CN111627808B (zh) * 2019-02-28 2023-10-20 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN113053899B (zh) * 2021-03-12 2023-04-28 长鑫存储技术有限公司 半导体结构制作方法及半导体结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1216401A (zh) * 1997-10-30 1999-05-12 日本电气株式会社 制造多电平掩模只读存储器的方法
US20090166318A1 (en) * 2007-12-28 2009-07-02 Mihel Seitz Method of Fabricating an Integrated Circuit
CN102760646A (zh) * 2011-04-28 2012-10-31 朗姆研究公司 对于具有三层掩膜的蚀刻线弯曲和倾斜的预防
CN208283720U (zh) * 2018-04-20 2018-12-25 长鑫存储技术有限公司 组合掩膜版
CN110634733A (zh) * 2018-06-22 2019-12-31 长鑫存储技术有限公司 半导体存储器电容孔的制备方法
CN111435651A (zh) * 2019-01-11 2020-07-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022188310A1 (zh) * 2021-03-12 2022-09-15 长鑫存储技术有限公司 半导体结构制作方法及半导体结构

Also Published As

Publication number Publication date
US20230238249A1 (en) 2023-07-27
WO2022188310A1 (zh) 2022-09-15
CN113053899B (zh) 2023-04-28

Similar Documents

Publication Publication Date Title
US7869189B2 (en) Methods of fabricating integrated circuit devices including capacitors having high-aspect ratio support patterns and related devices
JP3320794B2 (ja) 波状素子接点コンデンサを形成するための方法
US7494890B2 (en) Trench capacitor and method for manufacturing the same
CN113097143B (zh) 掩膜结构、半导体结构及制备方法
KR100301038B1 (ko) 씨오비(cob)를구비한반도체메모리장치및그제조방법
KR100301064B1 (ko) 반도체소자의 실린더형 스토리지 전극 제조 방법
CN113053899B (zh) 半导体结构制作方法及半导体结构
US6413832B1 (en) Method for forming inner-cylindrical capacitor without top electrode mask
US6001682A (en) Method of fabricating cylinder capacitors
CN113540026B (zh) 位线结构、其制作方法、半导体存储器及电子设备
CN108630537B (zh) 一种平坦化方法
KR100476399B1 (ko) 반도체 장치의 캐패시터 제조방법
KR20010108963A (ko) 셀 어레이 영역을 둘러싸는 장벽을 가지는 ｄｒａｍ 소자및 그 제조방법
KR20010016805A (ko) 고집적 반도체 장치의 이중 실린더형 캐패시터 제조방법
KR100207457B1 (ko) 반도체 메모리장치의 커패시터 제조방법
KR100464540B1 (ko) 반도체소자의캐패시터제조방법
CN114496926A (zh) 半导体结构制作方法及半导体结构
KR940009611B1 (ko) 산화막식각마스크를 이용하여 패터닝된 고집적 반도체장치의 커패시터 제조방법(poem 셀)
KR100248806B1 (ko) 반도체 메모리장치 및 그 제조방법
KR100670696B1 (ko) 반도체 소자의 캐패시터 형성방법
JP4023163B2 (ja) キャパシタとその製造方法および半導体装置とその製造方法
CN113496952A (zh) 半导体结构及其制作方法
KR100881830B1 (ko) 반도체소자의 캐패시터 제조방법
CN114725101A (zh) 半导体结构制作方法及半导体结构
KR100878495B1 (ko) 반도체 소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant