CN104637937B - 用于具有多个半导体器件层的半导体结构的系统和方法 - Google Patents

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Abstract

本发明提供了一种在不同半导体器件层上具有不同电路功能的多层半导体器件结构。半导体结构包括在块状衬底上所制造的第一半导体器件层。第一半导体器件层包括用于执行第一电路功能的第一半导体器件。第一半导体器件层包括不同材料的图案化顶面。半导体结构还包括在绝缘体上半导体衬底上所制造的第二半导体器件层。第二半导体器件层包括用于执行第二电路功能的第二半导体器件。第二电路功能不同于第一电路功能。接合表面连接在第一半导体器件层的图案化顶面和SOI衬底的底面之间。SOI衬底的底面经由接合表面接合至第一半导体器件层的图案化的顶面。本发明提供了用于具有多个半导体器件层的半导体结构的系统和方法。

Description

用于具有多个半导体器件层的半导体结构的系统和方法
技术领域
本发明总的来说涉及半导体器件，更具体地，涉及具有多个半导体器件层的半导体结构。
背景技术
集成电路（“IC”）可以包括一种或多种类型的半导体器件，诸如N沟道MOSFET（“NMOS”）器件、P沟道MOSFET（“PMOS”）器件、双极结型晶体管（“BJT”）器件、二极管器件以及电容器器件等。对于半导体设计师而言，不同类型的器件存在不同的设计考虑。IC还可以包括具有不同电路功能的电路，诸如具有模拟功能、逻辑功能和存储功能的IC。
发明内容
根据本文所描述的教导，提供了用于具有多个半导体器件层的半导体结构的系统和方法。在一个示例中，提供了在不同半导体器件层上具有不同电路功能的多层半导体器件结构。半导体结构包括在块状衬底上所制造的第一半导体器件层。第一半导体器件层包括用于实施第一电路功能的第一半导体器件。第一半导体器件层包括不同材料的图案化顶面。半导体结构进一步包括在绝缘体上半导体（“SOI”）衬底上所制造的第二半导体器件层。第二半导体器件层包括用于实施第二电路功能的第二半导体器件。第二电路功能不同于第一电路功能。包括连接在第一半导体器件层的图案化顶面和SOI衬底的底面之间的接合表面。SOI衬底的底面经由接合表面结合至第一半导体器件层的图案化顶面。
优选地，第一电路功能和所述第二电路功能选自包括ESD保护功能、逻辑电路功能、存储电路功能、I/O电路功能、模拟电路功能、无源器件功能和BJT器件功能的组。
优选地，在第一半导体器件层和第二半导体器件层中的一个上仅制造一种类型的器件，并且在第一半导体器件层和第二半导体器件层中的另一个上仅制造另一类型的器件。
优选地，一种类型的器件包括平面器件并且所述另一类型的器件包括非平面器件。优选地，非平面器件包括FinFET器件。
优选地，一种类型的器件包括PMOS器件并且另一类型的器件包括NMOS器件。
优选地，一种类型的器件包括无源器件并且另一类型的器件包括有源器件。
优选地，接合表面包括粘合层。
优选地，该半导体结构还包括：在绝缘体上半导体（“SOI”）衬底上所制造的第三半导体器件层，第三半导体器件层包括用于执行第三电路功能的第三半导体器件，其中，第三电路功能不同于第一电路功能和第二电路功能。
优选地，在第一半导体器件层上仅制造一种类型的器件，在第二半导体器件层上仅制造第二类型的器件，并且在第三半导体器件层上仅制造第三类型的器件。
在另一示例中，提供了在不同半导体器件层上制造具有不同电路功能的多层半导体器件结构的方法。该方法包括提供块状衬底并且在块状衬底上制造第一半导体器件层。第一半导体器件层包括用于执行第一电路功能的第一半导体器件。第一半导体器件层包括不同材料的图案化顶面。该方法进一步包括将绝缘体上半导体（“SOI”）衬底的底面接合至图案化顶面并且在SOI衬底上制造第二半导体器件层。第二半导体器件层包括用于执行第二电路功能的第二半导体器件。第二电路功能不同于第一电路功能。该方法进一步包括将第一半导体器件的部件与第二半导体器件的部件互连。
优选地，从包括ESD保护功能、逻辑电路功能、存储电路功能、I/O电路功能、模拟电路功能、无源器件功能和BJT器件功能的组中选择第一电路功能和第二电路功能。
优选地，在第一半导体器件层和第二半导体器件层中的一个上仅制造一种类型的器件，并且在第一半导体器件层和第二半导体器件层中的另一个上仅制造另一类型的器件。
优选地，一种类型的器件包括平面器件并且另一类型的器件包括非平面器件。
优选地，非平面器件包括FinFET器件。
优选地，一种类型的器件包括PMOS器件并且另一类型的器件包括NMOS器件。
优选地，一种类型的器件包括无源器件并且另一类型的器件包括有源器件。
优选地，该方法还包括：提供连接在第一半导体器件层的图案化顶面和SOI衬底的底面之间的接合表面。
优选地，该方法还包括：将第二SOI衬底接合在第二半导体器件层的图案化顶面上；以及在第二SOI衬底上制造第三半导体器件层，第三半导体器件层包括用于执行第三电路功能的第三半导体器件，其中，第三电路功能不同于第一电路功能和第二电路功能。
优选地，在第一半导体器件层上仅制造一种类型的器件，在第二半导体器件层上仅制造第二类型的器件，并且在第三半导体器件层上仅制造第三类型的器件。
附图说明
图1A是可以在多层半导体结构中实施的示例性电路10的示意图；
图1B是示例性多层半导体结构20的框图；
图2至图5是示出用于生成多层半导体器件结构的示例性方法的程序流程图；
图6A至图24是示出在多层半导体结构制造期间的半导体结构的示例性状态的示图；
图25A和图25B是示出附加的示例性多层半导体结构的示图。
具体实施方式
图1A是可以在多层半导体结构中实施的示例性电路10的示意图。示例性电路10具有执行两种电路功能的两个部件，ESD保护电路12和逻辑主电路14。ESD保护电路12保护逻辑主电路14以防止由于施加给逻辑主电路14的输入端的静电荷或者突变电压/电流噪声/脉冲所导致的损害。逻辑主电路14执行电路10的反相器逻辑功能。在该示例中，ESD保护电路12包括二极管，并且逻辑主电路14包括连接在一起作为反相器的PMOS晶体管和NMOS晶体管。
图1B是示例性多层半导体结构20的框图。多层半导体结构20包括两个半导体器件层。第一半导体层22在块状（bulk）衬底上形成并且第二半导体层24在绝缘体上半导体（“SOI”）衬底上形成。
可以在第一半导体层22的块状衬底上实施图1A的ESD保护电路12并且可以在第二半导体层24的SOI衬底上实施图1A的逻辑主电路14。因为ESD保护电路12的二极管是垂直结型器件并且可以通过N+和P阱注入的平面结构来实施，所以ESD保护电路12适用于制造在块状衬底上，并因此适用于在第一半导体层22中实施。因为逻辑主电路14的反相器由两个MOSFET构成并且MOSFET是适用于FinFET SOI结构的表面电荷反相器件，所以逻辑主电路14适用于在第二半导体SOI层24上实施。因此，可以在多器件层结构20中实施具有ESD保护电路12和逻辑主电路14的两种电路功能的示例性电路10，其中两种不同的电路功能在不同的半导体器件层上制造。
图2是示出用于制造具有两个半导体器件层的多层半导体结构的示例性方法的程序流程图。提供用于第一层的块状半导体衬底（操作100）。在一些实施例中，块状衬底可以包括：元素半导体，包括晶体结构、多晶结构或者非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；任何其他合适的材料；或者其组合。在一些实施例中，块状衬底可以包括p型材料，并且在其他实施例中，块状衬底可以包括n型材料。衬底可以包括隔离区、掺杂区和/或其他部件。
在块状衬底上制造第一半导体器件层（操作102）。第一半导体器件层可以包括第一类型的器件或者实施特定功能的器件。可以使用包括光刻、蚀刻、清洁、化学机械抛光/平坦化（“CMP”）、薄膜沉积、热工艺（例如，掺杂、活化/表面钝化/材料加固）、外延以及材料填充等的合适工艺来制造第一半导体层。例如，光刻工艺可以包括形成光刻胶层（抗蚀剂）、将抗蚀剂曝光为图案、执行曝光后烘焙工艺以及对抗蚀剂进行显影以形成掩模元件。然后，掩模元件可以用于蚀刻工艺中。可以使用反应离子蚀刻（“RIE”）和/或其他合适工艺来实施蚀刻。第一半导体器件层制造出图案化的顶面。
在制造第一半导体器件层上的器件以后，提供第二半导体衬底并且将该第二半导体衬底接合至第一半导体器件层的图案化顶面（操作104）。第二半导体衬底包括绝缘体上半导体（“SOI”）衬底。SOI衬底的绝缘体底面使用粘合剂层接合至第一半导体层的顶面。在一些实施例中，对绝缘体的接合表面和第一半导体层的图案化表面进行处理，以清净、清除多余微粒，并且使表面具有疏水性或者吸水性。在处理表面以后，将含有第一半导体层的晶圆和含有SOI衬底的晶圆对准。在对准以后，通过接触和按压工艺来接合多层。范德华力（Van der Waals force）会使第二半导体层的底部和第一半导体层的顶部之间的界面处的原子键合在一起（该过程可以包括一些等离子体强化技术）。此外，可以应用热步骤，以增强原子在界面处的键合。可对生成的半导体结构施加平坦化工艺或者CMP工艺，以将第二半导体层的厚度减小至要求的厚度（例如，5至20nm，第二器件的沟道厚度）。
在接合之后，在第二半导体衬底上制造第二半导体器件层（操作106）。可以使用包括光刻、蚀刻、清洁、化学机械抛光/平坦化（“CMP”）、薄膜沉积、热工艺、外延、以及材料填充等的大量合适工艺来制造第二半导体层。
第二半导体衬底具有包括掩埋氧化物和第二沟道材料的绝缘体上半导体（“SOI”）结构。掩埋氧化物用作半导体沟道材料下方的电绝缘体。掩埋氧化物可以由诸如SiO2、HfO、Al2O3的材料或者其他合适的氧化物材料形成。电绝缘体用于将第二半导体衬底中的第二沟道材料与第一半导体器件层上形成的器件隔离开。
第二沟道材料可以由诸如Si、SiGe、GaAs的材料或者其他材料形成。第二沟道材料可以与用于第一半导体器件层的半导体沟道材料相同或者不同。这可以允许选择性地利用第一半导体衬底的沟道材料构造某些半导体器件并且利用第二半导体衬底的沟道材料构造其他半导体器件。例如，第一半导体衬底的沟道材料可以为Ge并且用于制造PMOS器件，并且第二半导体衬底的沟道材料可以是GaAs并且用于制造NMOS器件，以用于提升NMOS和PMOS晶体管的性能。
在制造第二半导体器件层以后，可以完成半导体结构（操作108）。完成包括后段工序（“BEOL”）操作，其中，通过多层半导体结构上的布线来互连各个器件。BEOL可以包括对接触件、绝缘层（介电层）、金属层、以及用于芯片与封装件连接的接合位点的制造。
在一些实施例中，图2所提供的方法会降低器件表面积利用率。诸如二极管、电阻器、或者电容器的单个无源器件或者双极结型晶体管（“BJT”）通常占用很大面积。通过在与主逻辑电路不同的层中堆叠无源器件和BJT，在一些实施例中，可以减小芯片的表面积。
图3是示出用于制造具有两个半导体器件层的多层半导体结构的另一示例性方法的程序流程图。在该示例中，图1A的电路被制造为多层半导体结构。该示例性方法包括：提供用于第一半导体器件层的块状衬底（操作110）、在第一半导体层制造出图案化顶面（操作112）、将SOI衬底的绝缘底面接合至第一半导体层的图案化顶面（操作114）、在SOI衬底上制造第二器件层（操作116）、以及完成具有布线和金属化层的半导体结构（操作118）。图3的示例性方法类似于图2的示例性方法，但是提供了关于可以怎样制造第一半导体层的特定示例。
具体地，在该示例中，第一半导体器件层中的器件的制造包括氧化（“OD”）模块工艺（操作120）和中段工序（“MEOL”）模块工艺（操作122）。OD模块工艺（操作120）可以包括对氧化操作、光刻操作、蚀刻操作以及扩散（离子注入）操作的多次循环。MEOL模块工艺（操作122）可以包括为制造的器件提供接触件、绝缘层（介电层）以及金属层。
更具体地，如图3的示例所示，OD模块工艺（操作120）可以包括光刻和蚀刻操作（操作124）、沉积隔离氧化物（操作126）、隔离氧化物平坦化（操作128）、P阱注入（操作130）、P+注入（操作132）和N+注入（操作134）。如图3的示例所示，MEOL模块工艺可以包括沉积层间介电氧化物材料（“ILD0”）（操作136）、使ILD0氧化物平坦化（操作138）、通过提供光刻胶和蚀刻来制备金属化区域（操作140）、自对准硅化（操作142）、沉积金属材料（操作144）、以及使沉积的金属材料平坦化（操作146）。
光刻和蚀刻操作（操作124）会导致衬底材料从块状衬底的某些区域被去除。隔离氧化物沉积（操作126）和隔离氧化物平坦化（操作128）会导致隔离氧化物被沉积在光刻和蚀刻操作（操作124）期间所空出的区域内。P阱注入（操作130）会导致衬底材料中的P阱注入。P+注入（操作132）会导致在P阱区域上方由掺杂剂形成P+区域。N+注入（操作134）会导致在P阱区域上方由掺杂剂形成N+区域。
层间介电氧化物材料（“ILD0”）沉积（操作136）和ILD0氧化物平坦化（操作138）会导致层间介电氧化物材料的平面层被沉积在第一层结构上方。通过提供光刻胶和蚀刻（操作140）而制备金属化区域会导致介电材料从N+区域和一个P+区域的上方被去除。自对准硅化（操作142）、沉积金属材料（操作144）以及使沉积的金属材料平坦化（操作146）会导致诸如W或Cu的金属接触件材料被施加在N+区域之上以及一个P+区域之上，从而提供包括栅极材料和层间介电材料的图案化表面。此时完成第一器件层。
图4是示出用于制造具有两个半导体器件层的多层半导体结构的另一示例性方法的程序流程图。该示例性方法还包括提供用于第一半导体器件层的块状衬底（操作110）、制造第一半导体器件层（操作112）、将SOI衬底的绝缘体底面接合至第一半导体层的图案化顶面（操作114）、在SOI衬底上制造第二器件层（操作116）、以及完成具有布线和金属化层的半导体结构（操作118）。图4的示例性方法类似于图2和图3的示例性方法，但是提供了关于可以怎样制造第二半导体层的特定示例。该示例方法可以用于使用FinFET技术而制造图1A所示的逻辑电路。
具体地，在该示例中，第二半导体器件层中的器件的制造包括：氧化（“OD”）模块工艺（操作148）、栅极模块工艺（操作150）、源极/漏极模块工艺（操作152）、以及中段工序（“MEOL”）模块工艺（操作154）。
如图4的示例所示，OD模块工艺（操作148）可以包括光刻和蚀刻操作（操作156）以形成要被制造的反相器的NMOS晶体管和PMOS晶体管的OD鳍。OD模块工艺（操作148）还可以包括P阱和N阱注入（操作158），以利用杂质注入NMOS晶体管的OD鳍来形成P阱并且利用杂质注入PMOS晶体管的OD鳍来形成N阱。
如图4的示例所示，栅极模块工艺（操作150）可以包括介电材料（IL）生长操作（操作160）、栅极材料沉积（操作162）、栅极材料平坦化（操作164）、栅极材料光刻/蚀刻操作（操作166）以及介电材料蚀刻操作（操作168），以形成栅极介电层和栅极。栅极模块工艺（操作150）还可以包括形成氮化物间隔件（操作170）。
如图4的示例所示，源极/漏极模块工艺（操作152）可以包括在NMOS晶体管的鳍的源极/漏极区域中利用n型外延生长材料和在PMOS晶体管的鳍的源极/漏极区域中利用p型外延生长材料的源极/漏极外延（操作172）。源极/漏极模块工艺（操作152）还可以包括在NMOS晶体管的鳍的源极/漏极区域中注入N+杂质以及在PMOS晶体管的鳍的源极/漏极区域中注入P+杂质的源极/漏极注入（操作174）。
如图4的示例所示，中段工序（“MEOL”）模块工艺（操作154）可以包括：沉积层间介电氧化物材料（“ILD0”）（操作176）、使ILD0氧化物平坦化（操作178）、通过提供光刻胶和蚀刻而制备金属化区域（操作180）、自对准硅化（操作182）、沉积金属材料（操作184）、以及使沉积的金属材料平坦化（操作186）。
层间介电氧化物材料（“ILD0”）沉积（操作176）以及ILD0氧化物平坦化（操作178）可以在NMOS晶体管和PMOS晶体管的源极/漏极区域上方生成层间介电氧化物材料的平面层，并且与栅极区域和氮化物间隔件齐平。通过提供光刻胶和蚀刻而制备金属化区域（操作180）可以去除位于NMOS晶体管和PMOS晶体管的源极/漏极区域之上的介电材料。自对准硅化（操作182）、金属材料沉积（操作184）、以及沉积的金属材料平坦化（操作186）可以将金属接触件材料应用于NMOS晶体管和PMOS晶体管的源极/漏极区域之上并且与栅极区域和氮化物间隔件齐平。
图5是示出用于制造具有两个半导体器件层的多层半导体结构的另一示例性方法的程序流程图。该示例性方法还包括：提供用于第一半导体器件层的块状衬底（操作110）、制造第一半导体层（操作112）、将SOI衬底的绝缘体底面接合至第一半导体层的图案化顶面（操作114）、在SOI衬底上制造第二器件层（操作116）、以及通过BEOL处理而完成半导体结构（操作118）。图5的示例性方法类似于图2、图3和图4的示例性方法，但是提供了关于可以怎样执行BEOL处理的特定示例。
如图5的示例所示，BEOL工艺（操作188）可以包括沉积层间介电氧化物材料（“ILD1”）（操作190）、使ILD1氧化物平坦化（操作192）、通过提供光刻胶和蚀刻而制备金属化区域（操作194）、沉积金属材料（操作196）以及使沉积的金属材料平坦化（操作198）。
层间介电氧化物材料（“ILD1”）沉积（操作190）和ILD1氧化物平坦化（操作192）可以在第二半导体器件层上方生成层间介电氧化物材料的平面层。通过提供光刻胶和蚀刻而制备金属化区域（操作194）可以导致从多层半导体器件结构需要VSS、VDD、输入和输出连接的区域之上去除介电材料。金属材料沉积（操作196）和沉积的金属化材料平坦化（操作198）可以将金属接触件材料施加至VSS、VDD、输入和输出连接区域。
尽管在图2至图5所示的示例性方法提供了用于制造具有两个半导体器件层的多层半导体器件结构的操作，但是可以将该方法修改为允许有多于两个的半导体器件层。如果期望第三半导体器件层或者更多半导体器件层，则可以将SOI衬底接合至先前半导体器件层的顶面并且在其上制造新的器件层。诸如图4所示的操作可以用于第三半导体器件层或者更多半导体器件层。在制造第三或者更多器件层以后，可以实施BEOL操作。
图6A示出了块状硅衬底200的示例性部分的等距视图，其中，使用图3至图5所示的方法中的任一方法来将图1A的电路制造为多层半导体结构。图6B提供了通过图6A的切割线1所截取的块状硅衬底200的截面图。
图7A至图9C示出了在执行图3所示的OD模块操作期间多层半导体结构的示例性中间状态。具体地，图7A示出了在执行光刻和蚀刻操作（图3的操作124）之后，硅衬底200的一部分的等距视图。图7B提供了通过图7A的切割线1所截取的衬底200的截面图。图7A和图7B示出了从衬底200蚀刻掉衬底材料的区域202、204。
图8A示出了在执行隔离氧化物沉积（图3的操作126）和隔离氧化物平坦化（图3的操作128）以后，硅衬底200的一部分的等距视图。图8B提供了通过图8A的切割线1所截取的衬底200的截面图。图8A和图8B示出了可以在光刻和蚀刻操作（图3的操作124）期间所蚀刻掉的区域内沉积隔离氧化物206、208。
图9A示出了在P阱注入（图3的操作130）、P+注入（图3的操作132）以及N+注入（图3的操作134）以后，硅衬底200的一部分的等距视图。图9B提供了在P阱注入以后但是在P+注入和N+注入以前，通过图9A的切割线1所截取的衬底200的截面图。图9B示出了注入的P阱210在衬底材料200中的深度约为200至300nm。图9C提供了在P+注入和N+注入以后，通过图9A的切割线1所截取的衬底200的截面图。图9C示出了注入的P+区域212和N+区域214在衬底材料200中的深度可以为约30至60nm。
图10A至图12C示出了在执行图3所示的MEOL模块操作期间多层半导体结构的示例性中间状态。具体地，图10A示出了在层间介电氧化物材料（“ILD0”）沉积（图3的操作136）和ILD0氧化物平坦化（图3的操作138）以后，硅衬底的一部分的等距视图。图10B提供了通过图10A的切割线1所截取的衬底的截面图。图10A和图10B示出了施加在制造材料上方的层间介电氧化物材料的平面层216。
图11A示出了在金属区域周围实施光刻和蚀刻操作（图3的操作140）以后，硅衬底的一部分的等距视图。图11B提供了通过图11A的切割线1所截取的衬底截面图。图11A和图11B示出了在N+区域214和P+区域212的一部分之上去除介电氧化物材料216。
图12A示出了在实施自对准硅化（图3的操作142）、金属沉积（图3的操作144）、以及金属平坦化（图3的操作146）以后，完成的第一层二极管器件的等距视图。图12B和图12C提供了通过图12A的切割线1所截取的第一层的截面图。图12A和图12B示出了通过金属材料形成VSS二极管端子218和输入二极管端子220。所使用的金属材料可以包括W、Cu等。图12C示出了用于形成的二极管的电流路径。当器件工作时，由于二极管是垂直器件，所以电流与N+/P阱结表面垂直（即，在垂直方向上）。
图13A至图21C示出了在实施图4所示的操作期间制造第二半导体器件层的过程中多层半导体结构的示例性中间状态。具体地，图13A示出了在将第二半导体器件层的掩埋氧化物226接合至第一半导体器件层的图案化顶面（图4的操作114）以后的多层半导体结构的一部分的等距视图。图13B提供了通过图13A的切割线1所截取的多层半导体结构的截面图。图13A和图13B示出了位于第一器件层224的图案化顶面上以及第二器件层228的掩埋氧化物226下方的接合表面222。此外，示出了位于掩埋氧化物226之上的第二沟道材料230。掩埋氧化物226可以由诸如SiO2、HfO和Al2O3的材料制成。第二沟道材料230可以由诸如Si、SiGe和GaAs的材料制成。
图14A示出了在通过光刻和蚀刻操作（图4的操作156）形成NMOS晶体管的OD鳍232和PMOS晶体管的OD鳍234之后，多层半导体结构的一部分的等距视图。图14B提供了通过图14A的切割线1所截取的多层半导体结构的截面图并且提供了NMOS晶体管的OD鳍232和PMOS晶体管的OD鳍234的截面图。
图15A示出了在NMOS晶体管的OD鳍232中的P阱注入和PMOS晶体管的OD鳍234中的N阱注入（图4的操作158）以后，多层半导体结构的一部分的等距视图。图15B提供了通过图14A的切割线1所截取的多层半导体结构的截面图并且提供了分别在P阱注入和N阱注入以后的NMOS晶体管的OD鳍232和PMOS晶体管的OD鳍234的截面图。
图16A示出了在介电材料（IL）生长操作（图4的操作160）、栅极材料沉积（图4的操作162）、栅极材料平坦化（图4的操作164）、栅极材料光刻/蚀刻操作（图4的操作166）、以及介电材料蚀刻操作（图4的操作168）以在栅极区域中形成环绕鳍232、234的栅极介电层236以后，在NMOS和PMOS FinFET器件的栅极形成期间多层半导体结构的一部分的等距视图。栅极介电层236可以由诸如SiO2、HfO和Al2O3等的材料制成。还示出了栅极238并且该栅极可以由诸如多晶硅（poly）、Cu和W的材料制成。图16B提供了通过图16A的切割线1所截取的多层半导体结构的截面图，并且图16C提供了通过图16A的切割线2所截取的多层半导体结构的截面图。图16C提供了在形成的栅极区域238处的鳍232、234的截面图，而图16B提供了在非栅极区域处的鳍232、234的截面图。
图17A示出了在氮化物间隔件形成（图4的操作170）以后，栅极形成期间多层半导体结构的一部分的等距视图。图17B提供了通过图17A的切割线1所截取的多层半导体结构的截面图，并且图17C提供了通过图17A的切割线3所截取的多层半导体结构的截面图。图17C提供了沿着鳍的截面图，而图17B提供了栅极区域之间的截面图。图17A和图17C示出了氮化物间隔件形成。
图18A示出了在源极/漏极外延（图4的操作172）和源极/漏极注入（图4的操作174）之后的多层半导体结构的一部分的等距视图。图18B提供了通过图18A的切割线1所截取的多层半导体结构的截面图，并且图18C提供了通过图18A的切割线3所截取的多层半导体结构的截面图。图18C提供了沿着鳍的截面图，而图18B提供了栅极区域之间的截面图。图18A至图18C示出了在NMOS晶体管的鳍的源极/漏极区域中注入N+掺杂剂和在PMOS晶体管的鳍的源极/漏极区域中注入P+掺杂剂的源极/漏极注入。
图19A示出了在层间介电氧化物材料（“ILD0”）沉积（图4的操作176）和ILD0氧化物平坦化（图4的操作178）之后的硅衬底的一部分的等距视图。图19B提供了通过图19A的切割线1所截取的多层半导体结构的截面图，并且图19C提供了通过图19A的切割线3所截取的多层半导体结构的截面图。图19A至图19C示出了位于NMOS晶体管和PMOS晶体管的源极/漏极区域上方并且与栅极区域238和氮化物间隔件240齐平的层间介电氧化物材料的平面层242。
图20A示出了在实施光刻和蚀刻操作（图4的操作180）以去除NMOS晶体管和PMOS晶体管的源极区域/漏极区域之上的介电材料以后，硅衬底的一部分的等距视图。图20B提供了通过图20A的切割线1所截取的多层半导体结构的截面图，并且图20C提供了通过图20A的切割线3所截取的多层半导体结构的截面图。图20A至图20C示出了去除NMOS晶体管和PMOS晶体管的源极/漏极区域之上的介电氧化物材料242。
图21A示出了在自对准硅化（图4的操作182）、金属沉积（图4的操作184）和金属平坦化（图4的操作186）以后，完成的第二层逻辑器件的等距视图，从而将金属接触件材料244施加在NMOS晶体管和PMOS晶体管的源极/漏极区域之上并且与栅极区域和氮化物间隔件齐平。图21B提供了通过图21A的切割线1所截取的多层半导体结构的截面图，并且图21C提供了通过图21A的切割线3所截取的多层半导体结构的截面图。图21A至图21C示出了金属接触件材料244被施加在NMOS晶体管和PMOS晶体管的源极/漏极区域之上并且与栅极区域和氮化物间隔件齐平。所使用的金属材料可以包括W、Cu等。图21C还示出了用于形成的反相器的电流通路246。当器件工作时，由于MOSFET是表面电荷反相器件，所以电流与栅极介电层表面平行。
图22A示出了在层间介电氧化物材料（“ILD1”）沉积（图5的操作190）和ILD1氧化物平坦化（图5的操作192）之后，多层半导体结构的一部分的等距视图。图22B提供了通过图22A的切割线1所截取的多层半导体结构的截面图，并且图22C提供了通过图22A的切割线4所截取的多层半导体结构的截面图。图22A至图22C示出了位于整个第二半导体器件层上方的层间介电氧化物材料的平面层248。
图23A示出了在实施光刻和蚀刻操作（图5的操作194）、金属沉积（图5的操作196）、以及金属平坦化（图5的操作198）以在输入区域250、输出区域252、VSS区域254以及VDD区域256之上制造金属接触件材料之后，硅衬底的一部分的等距视图。图23B提供了通过图23A的切割线1所截取的多层半导体结构的截面图，并且图23C提供了通过图23A的切割线4所截取多层半导体结构的截面图。图23A至图23C示出了输入区域、输出区域、VSS区域和VDD区域之上的金属接触件材料。所使用的金属材料可以包括W、Cu等。图23B和图23C还示出了在两个半导体器件层中的金属材料之间所制造的通孔258、260、262。
图24示出了完成的多层半导体结构的等距视图。在该示图中，ILD0、ILD1、掩埋氧化物和氮化物间隔件是显而易见的。
图25A和图25B示出了其它示例性多层半导体结构。图25A示出了在第一半导体器件层302中制造平面BJT器件、二极管、电阻器、电容器、或者其他无源器件并且在第二半导体器件层304中制造诸如FinFET器件的逻辑器件的半导体结构。图25B示出了具有四个半导体层的半导体结构，其中，在第一半导体器件层306中制造平面BJT器件、二极管、电阻器、电容器或者其他无源器件，在第二半导体器件层308中制造诸如FinFET器件的逻辑器件。在第三层310中制造存储器件，并且在第四层312中制造RF/IO电路。在图25A和图25B的每个实施例中，第一层的衬底为块状型并且随后层中的衬底为SOI型。将随后层中的衬底接合至先前层的图案化表面。
该文字描述使用示例来公开本发明，包括最佳实施方式，并且还使本领域技术人员能够制作和使用本发明。本发明可取得专利权的范围可以包括本领域技术人员可以想到的其他示例。例如，半导体结构可以包括三个或更多个半导体器件层，其中，第一半导体器件层包括块状衬底，并且第二、第三或更多层包括SOI衬底。作为另一示例，具有多个半导体器件层的半导体结构可以包括含有平面器件的一层和含有FinFET器件或者其他结构的另一层。在另一示例中，具有多个半导体器件层的半导体结构可以包括含有PMOS器件的一层和含有NMOS器件的另一层。在另一示例中，具有多个半导体器件层的半导体结构可以包括含有逻辑器件的一层和含有SRAM器件的另一层。在另一示例中，具有多个半导体器件层的半导体结构可以包括含有逻辑器件的一层和含有诸如BJT、二极管和电容器的无源器件的另一层。在另一示例中，具有多个半导体器件层的半导体结构可以包括含有SRAM器件的一层和含有诸如BJT、二极管和电容器的无源器件的另一层。另外，第一半导体层不限于无源器件。例如，还可以实施I/O电路、ESD电路、模拟电路和/或逻辑电路。该文字描述提供了图案化的表面的示例。在另一实施例中，图案化表面可以包括其他材料和材料组合。在其他实施例中，图案化的表面可以包括接合表面上的其他形状的图案。
本领域技术人员之一应该意识到，各种实施例可在不具有一个或多个具体细节的情况下实施，或者通过其他替换和/或附加方法、材料或部件来实施。没有详细地示出或者描述众所周知的结构、材料或者操作，以避免模糊本发明的多个实施例的方面。附图所示的多个实施例是示例性实例的代表并且没有必要按比例进行绘制。在一个或多个实施例中，具体部件、结构、材料或者特征可以以任何适当方式进行组合。在其他实施例中，可以包括多个附加层和/或结构，和/或省略所描述的部件。各个操作可以以最有助于理解本发明的方式，依次作为多个独立的操作来描述。然而，描述的顺序不应该被解释为暗示这些操作必须依赖的顺序。具体地，不必按照出现的顺序来执行这些操作。可以以与所描述的实施例不同的顺序、串行或并行地执行本文中所述的操作。可以执行和/或描述各种附加操作。在附加实施例中可以省略操作。
该文字描述和以下权利要求可以包括诸如左、右、顶部、底部、上方、下方、上部、下部、第一、第二等的术语，这些术语仅用于描述的目的，而不应该被解释为进行限定。例如，指定相对垂直位置的术语可以指的是衬底或集成电路的器件侧（或者有源表面）是衬底的“顶部”表面的情况；实际上衬底可以处于任何定向，使得在标准地球参考框架下，衬底的“顶部”侧面可以低于“底部”侧面并且仍然落在术语“顶部”的意义的范围内。除非另有明确说明，否则本文中（包括在权利要求中）所使用的术语“上”不表示第二层“上”的第一层是直接在第二层上并直接与第二层接触；在第一层和第一层上的第二层之间可以存在第三层或者其他结构。可以以多种位置和定向来制造、使用或者运送本文中所述的器件或物品的实施例。本领域技术人员应该识别出附图中所示的多个部件的多种等效组合和替换。

Claims (18)

1.一种在不同半导体器件层上具有不同电路功能的多层半导体器件结构，所述半导体器件结构包括：
在块状衬底上所制造的第一半导体器件层，所述第一半导体器件层包括用于执行第一电路功能的第一半导体器件，所述第一半导体器件层包括不同材料的图案化顶面；
在绝缘体上半导体衬底上所制造的第二半导体器件层，所述绝缘体上半导体衬底包括掩埋氧化物和位于所述掩埋氧化物上的第二沟道材料，所述第二半导体器件层包括用于执行第二电路功能的第二半导体器件，其中，所述第二电路功能不同于所述第一电路功能；以及
连接在所述第一半导体器件层的图案化顶面和所述绝缘体上半导体衬底的所述掩埋氧化物的底面之间的接合表面，其中，所述接合表面包括粘合层，所述绝缘体上半导体衬底的所述掩埋氧化物的底面经由所述接合表面接合至所述第一半导体器件层的图案化顶面；
其中，所述第二半导体器件层包括：
在所述第二沟道材料上制造的多个栅极；
位于所述多个栅极的侧壁上的间隔件，且所述间隔件的子集延伸至所述掩埋氧化物。
2.根据权利要求1所述的半导体器件结构，其中，所述第一电路功能和所述第二电路功能选自包括ESD保护功能、逻辑电路功能、存储电路功能、I/O电路功能、模拟电路功能、无源器件功能和BJT器件功能的组。
3.根据权利要求1所述的半导体器件结构，其中，在所述第一半导体器件层和所述第二半导体器件层中的一个上仅制造一种类型的器件，并且在所述第一半导体器件层和所述第二半导体器件层中的另一个上仅制造另一类型的器件。
4.根据权利要求3所述的半导体器件结构，其中，所述一种类型的器件包括平面器件并且所述另一类型的器件包括非平面器件。
5.根据权利要求4所述的半导体器件结构，其中，所述非平面器件包括FinFET器件。
6.根据权利要求3所述的半导体器件结构，其中，所述一种类型的器件包括PMOS器件并且所述另一类型的器件包括NMOS器件。
7.根据权利要求3所述的半导体器件结构，其中，所述一种类型的器件包括无源器件并且所述另一类型的器件包括有源器件。
8.根据权利要求1所述的半导体器件结构，还包括：
在绝缘体上半导体衬底上所制造的第三半导体器件层，所述第三半导体器件层包括用于执行第三电路功能的第三半导体器件，其中，所述第三电路功能不同于所述第一电路功能和所述第二电路功能。
9.根据权利要求8所述的半导体器件结构，其中，在所述第一半导体器件层上仅制造一种类型的器件，在所述第二半导体器件层上仅制造第二类型的器件，并且在所述第三半导体器件层上仅制造第三类型的器件。
10.一种用于在不同半导体器件层上制造具有不同电路功能的多层半导体器件结构的方法，所述方法包括：
提供块状衬底；
在所述块状衬底上制造第一半导体器件层，所述第一半导体器件层包括用于执行第一电路功能的第一半导体器件，所述第一半导体器件层包括不同材料的图案化顶面；
将绝缘体上半导体衬底的底面接合至所述图案化顶面；
在所述绝缘体上半导体衬底上制造第二半导体器件层，所述绝缘体上半导体衬底包括掩埋氧化物和位于所述掩埋氧化物上的第二沟道材料，其中，所述绝缘体上半导体衬底的所述掩埋氧化物底面通过包括粘合层的接合表面被接合至所述图案化顶面，所述第二半导体器件层包括用于执行第二电路功能的第二半导体器件，其中，所述第二电路功能不同于所述第一电路功能；以及
将所述第一半导体器件的部件与所述第二半导体器件的部件互连；
其中，制造第二半导体器件层包括：
图案化所述第二沟道材料以在所述第二沟道材料上制造多个栅极；
形成位于所述多个栅极的侧壁上的间隔件，且所述间隔件的子集延伸至所述掩埋氧化物。
11.根据权利要求10所述的方法，其中，从包括ESD保护功能、逻辑电路功能、存储电路功能、I/O电路功能、模拟电路功能、无源器件功能和BJT器件功能的组中选择所述第一电路功能和所述第二电路功能。
12.根据权利要求10所述的方法，其中，在所述第一半导体器件层和所述第二半导体器件层中的一个上仅制造一种类型的器件，并且在所述第一半导体器件层和所述第二半导体器件层中的另一个上仅制造另一类型的器件。
13.根据权利要求12所述的方法，其中，所述一种类型的器件包括平面器件并且所述另一类型的器件包括非平面器件。
14.根据权利要求13所述的方法，其中，所述非平面器件包括FinFET器件。
15.根据权利要求12所述的方法，其中，所述一种类型的器件包括PMOS器件并且所述另一类型的器件包括NMOS器件。
16.根据权利要求12所述的方法，其中，所述一种类型的器件包括无源器件并且所述另一类型的器件包括有源器件。
17.根据权利要求10所述的方法，还包括：
将第二绝缘体上半导体衬底接合在所述第二半导体器件层的图案化顶面上；以及
在所述第二绝缘体上半导体衬底上制造第三半导体器件层，所述第三半导体器件层包括用于执行第三电路功能的第三半导体器件，其中，所述第三电路功能不同于所述第一电路功能和所述第二电路功能。
18.根据权利要求17所述的方法，其中，在所述第一半导体器件层上仅制造一种类型的器件，在所述第二半导体器件层上仅制造第二类型的器件，并且在所述第三半导体器件层上仅制造第三类型的器件。
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