KR19990037544A - 다중-레벨 마스크 롬 제조 방법 - Google Patents

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KR19990037544A
KR19990037544A KR1019980046355A KR19980046355A KR19990037544A KR 19990037544 A KR19990037544 A KR 19990037544A KR 1019980046355 A KR1019980046355 A KR 1019980046355A KR 19980046355 A KR19980046355 A KR 19980046355A KR 19990037544 A KR19990037544 A KR 19990037544A
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Abstract

본 발명은 다중-레벨 마스크 롬(multi-level mask ROM) 제조 방법으로, 상기 방법은 복수의 메모리 셀 트랜지스터를 형성하는 단계, 상기 메모리 셀 트랜지스터를 피복하는 유전막을 피착 및 평탄화시키는 단계, 선택된 메모리 셀 트랜지스터에 해당하는 영역 내에 있는 상기 유전막 내에 개구부를 형성하는 단계, 및 원하는 임계 전압값을 얻기 위해 상기 개구부 및 상기 선택된 메모리 셀 트랜지스터의 게이트 전극을 통하여 자신의 채널 영역 내에 불순물 이온을 주입하는 단계를 포함한다. 상기 유전막의 평탄화는 주입된 이온의 스캐터링을 감소시킴으로써, 주입된 이온의 횡방향 확장을 방지하여 다중-레벨 마스크 롬의 고집적화를 달성한다.

Description

다중-레벨 마스크 롬 제조 방법
본 발명은 다중-레벨 마스크 롬(multi-level mask ROM)을 제조하는 방법에 관한 것으로, 더 상세히는 다중-레벨 롬 셀(cell)을 갖는 마스크 롬을 제조하는 방법에 관한 것이다.
MOSFET 등의 절연 게이트 전계 효과 트랜지스터(IGFET)를 갖는 종래의 비휘발성(nonvolatile) 반도체 메모리 장치는 일반적으로 각 메모리 셀 내에 1-비트 데이타 즉, "1" 또는 "0" 데이타를 저장한다. 비휘발성 반도체 메모리 장치 내의 저장 용량을 증대시켜야할 필요에 따라, 2-비트 데이타 등의 다중-레벨 데이타를 각각 저장하는 복수의 다중-레벨 메모리 셀을 포함하는 다중-레벨 비휘발성 반도체 메모리 장치가 제안되었다.
전형적인 비휘발성 반도체 메모리 장치로서 예를 들어, 다중-레벨(또는 2비트) 메모리 셀을 갖는 마스크 롬의 제조 방법이 JP-A-7-142611에 기술되어 있다. 도 1a ∼ 1d는 상기 공보에 기술된 제조 공정을 순서대로 도시한 것이며, 메모리 셀 트랜지스터 B1 ∼ B4는 Vb1<Vb2<Vb3<Vb4와 같이 상이한 임계 전압값 Vb1 ∼ Vb4를 갖는다.
모든 메모리 셀 트랜지스터 B1 ∼ B4는 반도체 기판(101) 상에 형성된 게이트 절연막(102), 그 상부에 형성된 게이트 전극(103) 및 반도체 기판(101)의 표면 영역 내에 있는 소스/드레인 확산 영역(104)을 포함하고, 채널 영역이 게이트 전극(103)과 그 아래의 소스/드레인 확산 영역(104) 사이에 끼워져 있는 공통 기본 구조를 갖는다. 층간 유전막(105)는 이러한 전체적인 기본 구조를 피복한다.
도 1a에서, 메모리 셀 트랜지스터 B2 및 B4에서, 층간 유전막(105) 상에 형성된 제1 레지스트 마스크(106)는 포토리소그래피(photolithography) 기술에 의해 층간 유전막(105)을 노출시키는 제1 개구부(107)를 갖는다. 붕소 이온을 사용하는 제1 이온-주입을 제1 개구부(107) 및 게이트 전극(103)을 통하여 수행하여 메모리 셀 트랜지스터 B2 및 B4의 채널 영역에 제1 주입 영역(108)을 형성하게 된다. 이러한 제1 이온 주입은 대략 250 keV 정도의 가속 에너지(acceleration energy)로 설정된 도우즈량을 사용함으로써 메모리 셀 트랜지스터 B2에 대한 임계 전압값(Vb2)을 보장한다.
다음, 도 1b에 도시된 바와 같이, 제1 포토레지스트 마스크(106)를 에칭 마스크로서 사용하여, 메모리 셀 트랜지스터 B2 및 B4를 덮고 있는 층간 유전막(105)의 부분을 선택적으로 에칭하여 층간 유전막(105) 부분의 두께를 감소시킨 다음, 제1 포토레지스트 마스크(106)를 제거한다.
그 다음, 도 1c에 도시된 바와 같이, 메모리 셀 트랜지스터 B3 및 B4를 노출시키기 위해 개구부(109)를 갖는 제2 포토레지스트 마스크(106a)가 형성된 다음, 개구부(109) 및 게이트 전극(103)을 통하여 제2 이온-주입에 의해 메모리 셀 트랜지스터 B3 및 B4의 채널 영역 내에 주입 영역(110)이 형성된다. 이 단계에서, 메모리 셀 트랜지스터 B4 내에 있는 층간 유전막(105)의 두께가 감소되면, 메모리 셀 트랜지스터 B4 내의 주입 영역(110)의 깊이는 메모리 셀 트랜지스터 B4 내의 채널 영역보다 더 깊어진다. 제2 이온-주입은 설정된 붕소 이온 도우즈량을 사용함으로써 메모리 셀 트랜지스터 B3에 대한 임계 전압값 Vb3을 확보한다.
그 다음, 제2 포토레지스트 마스크(106a)를 사용하여 제3 이온-주입을 수행하여 메모리 셀 트랜지스터 B4의 채널 영역 내에 주입 영역(112)을 형성하게 된다. 이 단계에서, 주입 영역(111)은 메모리 셀 트랜지스터 B3의 게이트 전극(103) 내에 형성되는데, 이는 메모리 셀 트랜지스터 B3 내의 층간 유전막(105)의 두께가 메모리 셀 트랜지스터 B4 내의 층간 유전막(105) 보다 더 두껍기 때문이다. 그리하여, 제3 이온-주입은 메모리 셀 트랜지스터 B3의 임계 전압값 Vb3에 영향을 끼치지 않으며, 메모리 셀 트랜지스터 B4의 임계 전압값 Vb4를 보장하는데, 이는 제2 이온-주입 및 제3 이온-주입에 의해 결정된다.
상술한 바와 같은 종래의 다중-레벨 마스크 롬을 제조하는 방법은 메모리셀 트랜지스터 내에 다중-레벨 데이타를 지정하기 위한 이온-주입(이하, "코드 이온-주입")에 있어서, 코드 이온 주입(code ion-implantation)에 의해 형성된 주입 영역은 이하에서 설명될 이온 주입 방향과 관련하여 횡방향으로 상당히 확장된다는 단점이 있다.
도 2는 제조 단계에서 마스크 롬의 개구부를 예시적으로 도시하는 개략적인 상부 평면도로, 여기서 소스/드레인 확산 영역 N1, N2 및 N3은 게이트 전극 G1, G2 및 G3의 확장 방향에 대해 수직으로 확장한다. 이러한 구성에서, 메모리 셀 트랜지스터의 채널 영역은 N1, N2 등의 소스/드레인 영역 사이에서 G1 등의 게이트 전극 아래에 배치된다. 코드 이온-주입은 포토레지스트 마스크 내에 형성된 개구부 K1, K2 및 K3를 통하여 수행된다.
이온-주입에서, 주입된 이온이 층간 유전막 또는 게이트 전극을 통과하는 경우, 주입된 이온은 층간 유전막의 표면 또는 게이트 전극, 특히 층간 유전막(105)의 경사 표면(diagonal surface)에 의해 스캐터링된다.
스캐터링은 다중-레벨 마스크 롬의 메모리 셀 트랜지스터에 대한 고집적화를 방해하는 요소중 하나인데, 이는 메모리 셀 트랜지스터의 주입 영역이 횡방향으로 확장되면 인접한 메모리 셀 트랜지스터의 임계 전압값에 영향을 미치기 때문이다.
본 발명의 목적은 메모리 셀 트랜지스터의 코드 이온-주입 동안 주입된 이온의 횡방향 확장을 억제함으로써, 인접한 메모리 셀 트랜지스터의 임계 전압값의 변동을 감소시킬 수 있는 다중-레벨 마스크 롬 제조 방법을 제공하는 데 있다.
본 발명의 일양태에 따르면, 복수의 메모리 셀 트랜지스터를 포함하는 다중-레벨 마스크 롬 제조 방법은 반도체 기판의 각 메모리 셀 트랜지스터의 해당 영역 내에 게이트 절연막, 게이트 전극 및 소스/드레인 확산 영역 각각을 형성하는 단계; 상기 게이트 전극 및 상기 소스/드레인 영역을 피복하는 유전막(dielectric film)을 형성하는 단계; 상기 유전막을 평탄화(planarizing)시키는 단계; 선택된 메모리 셀 트랜지스터의 해당 영역 내에서 상기 게이트 전극을 덮고 있는 상기 유전막의 부분 내에 개구부를 형성하는 단계; 및 상기 선택된 메모리 셀 트랜지스터의 원하는 임계 전압값을 얻기 위해 상기 개구부 및 상기 게이트 전극을 통하여 상기 선택된 메모리 셀 트랜지스터의 채널 영역 내로 불순물 이온을 주입하는 단계를 포함한다.
또한 본 발명의 다른 양태에 따르면, 복수의 메모리 셀 트랜지스터를 포함하는 다중-레벨 마스크 롬 제조 방법은 반도체 기판의 각 메모리 셀 트랜지스터의 해당 영역 내에 게이트 절연막, 게이트 전극 및 소스/드레인 확산 영역을 형성하는 단계; 상기 게이트 전극 및 상기 소스/드레인 영역 각각을 피복하는 제1 유전막을 형성하는 단계; 상기 제1 유전막을 평탄화시키는 단계; 상기 제1 유전막 상에 에칭 정지층(etch stop layer)을 형성하는 단계; 상기 에칭 정지층 상에 제2 유전막을 형성하는 단계; 선택된 메모리 셀 트랜지스터의 해당 영역 내에서 상기 게이트 전극을 덮고있는 상기 제2 유전막 부분 내에 개구부를 형성하는 단계; 및 상기 선택된 메모리 셀 트랜지스터의 원하는 임계 전압값을 얻기 위해 상기 개구부, 상기 에칭 정지층 및 상기 게이트 전극을 통하여 상기 선택된 메모리 셀 트랜지스터의 채널 영역 내로 불순물 이온을 주입하는 단계를 포함한다.
본 발명의 제조 방법에 따르면, 층간 유전막(제1 유전막)의 표면을 평탄화시켜 이러한 층간 유전막을 평탄한 면으로 형성함으로써, 주입된 이온의 스캐터링을 방지하고 주입 영역의 횡방향 확장을 감소시킨다.
본 발명의 상기 및 다른 목적, 특성 및 장점은 첨부된 도면을 참조로 한 다음의 설명으로 부터 좀더 명백해질 것이다.
도 1a ∼ 1d는 종래의 마스크 롬 제조 공정에서의 공정 단계를 순차적으로 도시하는 단면도.
도 2는 도 1a ∼ 1d의 마스크 롬의 개략적인 상부 평면도.
도 3a ∼ 3d는 본 발명의 제1 실시예에 따른 다중-레벨 비휘발성 반도체 메모리 장치 제조 공정에서의 마스크 롬의 공정을 순차적으로 도시하는 단면도.
도 4는 도 3a ∼ 3d의 마스크 롬의 깊이(depth)에 대해 플로팅한 메모리 셀 트랜지스터의 주입 영역의 불순물 농도 프로파일.
도 5a ∼ 5d는 본 발명의 제2 실시예에 따른 다중-레벨 반도체 메모리 장치의 제조 공정에서의 마스크 롬의 공정을 순차적으로 도시하는 단면도.
도 6a ∼ 6d는 본 발명의 제3 실시예에 따른 다중-레벨 반도체 메모리 장치의 제조 공정에서의 마스크 롬의 공정을 순차적으로 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
12 : 게이트 절연막
13 : 게이트 전극
14 : 소스/드레인 확산 영역
15 : 층간 유전막
16 : 제1 레지스트 마스크
이하, 첨부된 도면을 참조로 하여 본 발명을 좀더 상세히 기술할 것이며, 여기서 동일한 구성 요소는 동일한 참조 부호로 표시하였다.
도 3a ∼ 도 3d는 본 발명의 제1 실시예에 따른 방법으로 2- 비트 마스크 ROM의 제조 공정을 나타낸 도면으로, 메모리 셀 트랜지스터 A1∼A4는 2- 비트 데이터 포맷이 서로 상이한 데이터의 저장을 위해 상이한 임계 전압값 Va1∼Va4 (Va1<Va2<Va3<Va4)를 갖도록 설계되어 있다.
메모리 셀 트랜지스터 A1∼A4는 p 도전형 반도체 기판(11) 상에 형성된 게이트 절연막(12), 이 위에 형성된 게이트 전극(13), 및 반도체 기판(11)의 표면 영역 내에 형성되고 게이트 전극(13) 아래에 있는 한쌍의 소스/드레인 확산 영역(14)을 포함하되, 게이트 전극(13)과 확산 영역(14) 사이에는 채널 영역이 배치되어 있는 공통의 기본 구조를 갖는다. 화학 기상 증착(CVD) 기술에 의해 형성된 층간 유전막(15)이 기본 구조의 메모리 셀 트랜지스터 전체 위에 배치된다. 층간 유전막(15)의 피착 후에 화학-기계적 연마 기술을 이용하여 이 층간 유전막(15)을 평탄화한다.
도 3a에서, 메모리 셀 트랜지스터 A2 및 A4 위에 놓이는 층간 유전막(15) 부분을 노출시키는 제1 개구부(17)를 갖는 제1 포토레지스트 마스크(16)가 포토리소그래피 기술에 의해 층간 유전막(15) 상에 형성된다. 포토레지스트를 마스크로서 이용하여 층간 유전막(15)을 선택적으로 에칭하여, 메모리 셀 트랜지스터 A2 및 A4의 게이트 전극(13)의 표면을 노출시킨다.
이어서, 도 3b에 도시된 바와 같이, 제1 이온 주입 단계에 의해 붕소 이온이 제1 개구부(17) 및 게이트 전극(13)을 통해 주입되어, 메모리 셀 트랜지스터 A2 및 A4의 채널 영역에 제1 주입 영역(19)을 형성한다. 제1 이온 주입은 붕소 이온의 가속 에너지가 대략 100 KeV 정도인 붕소 이온의 설정된 도우즈량을 이용함으로써, 메모리 셀 트랜지스터 A2의 임계 전압값(임계 전압) Va2를 확보한다. 그 후, 제1 포토레지스트 마스크(16)가 제거된다.
이어서, 도 3c에 도시된 바와 같이, 메모리 셀 트랜지스터 A3 및 A4의 영역을 노출시키기 위한 개구부(20)를 갖는 제2 포토레지스트 마스크(16a)가 형성되고, 이어서 개구부(20)와 게이트 전극(13)을 통해 붕소 이온(21)을 주입하기 위한 제2 이온 주입을 실시하여, 제1 주입 영역(19)에 불순물 이온을 첨가함으로써, 메모리 셀 트랜지스터 A4의 채널 영역 내에 조정된 주입 영역(19a)을 형성한다. 제2 이온 주입 단계에서, 층간 유전막(15)이 메모리 셀 트랜지스터 A3의 영역 내에서 에칭되지 않기 때문에, 조정된 주입 영역(19a)은 메모리 셀 트랜지스터 A3의 게이트 전극(13) 내에 형성된다.
그 후, 도 3d에 도시된 바와 같이, 메모리 셀 트랜지스터 A3 위에 놓이는 층간 유전막(15) 부분이 에칭되어, 메모리 셀 트랜지스터 A3의 게이트 전극(13)을 노출시킨다. 그 후, 붕소 이온을 주입하기 위한 제3 이온 주입(22)이 제2 포토레지스트 마스크(16a)를 이용하여 실시되어, 메모리 셀 트랜지스터 A3의 채널 영역 내에 주입 영역(23)을 형성한다. 이 단계에서, 메모리 셀 트랜지스터 A4의 조정된 주입 영역(24) 내에도 붕소 이온(22)의 주입을 행하여, 임계 전압값이 Va4인 메모리 셀 트랜지스터의 채널 영역 내에 최종 주입 영역(24)을 형성한다. 따라서, 메모리 셀 트랜지스터 A1, A2, A3, 및 A4는 각각의 임계 전압값 Va1, Va2, Va3, 및 Va4를 가지며, 그 관계는 Va1<Va2<Va3<Va4로 된다.
본 실시예에 따른 제조 공정에서, 각각의 메모리 셀 트랜지스터의 임계 전압값을 결정하기 위한 효율적인 코드 이온 주입은, 층간 유전막이 평탄화된 후에, 그리고 게이트 전극 위에 놓이는 층간 유전막 부분이 제거된 후에 행해진다. 따라서, 붕소 이온이 각 이온 주입에 의해 통과되는 거리는 제1 ∼내지 제3 이온 주입 단계에서 균일하다. 그 결과, 동일한 가속 에너지가 메모리 셀 트랜지스터들 간의 확산 영역에 대해 동일한 깊이를 제공할 수 있고, 깊이 변화의 제어 및 주입 영역의 횡방향 확장의 제어 가능성을 제공한다.
도 4는 상기 실시예에서의 깊이에 대한 메모리 셀 트랜지스터 A1 ∼ A4의 채널 영역 내의 불순물 농도 분포를 대수로 나타낸 그래프이다. 메모리 셀 트랜지스터 A1의 채널 영역 내의 불순물 농도는 기판의 불순물 농도와 동일하며, 메모리 셀 트랜지스터 A2는 제1 이온 주입에 의해 규정된 불순물 농도를 가지며, 메모리 셀 트랜지스터 A3은 제3 이온 주입에 의해 규정된 불순물 농도를 가지며, 메모리 셀 트랜지스터 A4는 제1 ∼ 제3 이온 주입에 의해 규정된 불순물 농도를 갖는다. 제1 ∼ 제3 이온 주입에서, 동일한 가속 에너지는 불순물 농도의 피크치가 메모리 셀 트랜지스터의 채널 영역의 표면에서 존재하도록 제어하는데 이용될 수 있다. 그 결과, 메모리 셀 트랜지스터의 임계 전압값이 정밀하게 제어될 수 있다. 채널 영역의 표면에서 존재하는 불순물 농도의 피크치는 반도체 기판의 표면에서 이온 주입에 의한 손상에 의해 생기는 결정 결함을 감소시킬 수 있다.
3개의 이온 주입 단계에 의해 형성된 주입 영역을 갖는 메모리 셀 트랜지스터 A4에서, 주입된 불순물 이온의 총량은 이온 주입의 깊이가 상이한 경우에 비해 감소될 수 있어 설정된 이온 농도를 달성할 수 있다. 그 결과, 코드 이온 주입에 의해 생기는 결정 결함을 감소시킬 수 있고, 작은 TAT(turn around time) 마스크 ROM의 경우에 그 이점은 현저하게 된다.
본 실시예에 따른 공정에서는, 종래의 마스크 ROM과 연관시켜 설명한 참조 번호 113과 같은 층간 유전막의 경사 표면이 없고, 게이트 전극의 표면으로부터 층간 유전막이 제거되기 때문에, 주입 이온의 스캐터링이 상당히 감소될 수 있으며, 주입 영역의 횡방향 확장이 감소될 수 있다.
도 5a ∼ 도 5d는 본 발명의 제2 실시예에 따른 다중 레벨 마스크 ROM의 제조 공정을 나타낸 도면으로, 마스크 ROM이 층간 유전막 사이에 에칭 정지층을 갖는다.
특히, 도 5a에 도시된 바와 같이, 메모리 셀 트랜지스터 A1 ∼ A4는 반도체 기판(11) 상에 형성된 게이트 절연막(12), 이 위에 형성된 게이트 전극(13), 및 반도체 기판(11)의 표면 영역에 형성되며 게이트 전극(13) 아래에 있는 소스/드레인 확산 영역(14)을 포함하되, 게이트 전극(13)과 확산 영역(14) 사이에는 채널 영역이 배치되어 있는 공통의 기본 구조를 갖는다. 화학 기상 증착 기술에 의해 형성된 제1 층간 유전막(25)이 기본 구조 전체 위에 놓이게 된다. 제1 층간 유전막(25)은 실리콘 산화막의 피착 후에 화학-기계적 연마 기술을 이용하여 평탄화된다.
도 5a에서, 실리콘 옥시나이트라이드(oxynitride) 또는 실리콘 질화물로 이루어진 에칭 정지층(26)이 CVD 기술에 의해 제1 층간 유전막(25) 상에 형성된다. 에칭 정지층(26)은 예를 들면 대략 100 nm 정도의 두께를 갖는다. 그 후, 제2 층간 유전막(27)이 에칭 정지층(26) 상에 피착된다.
메모리 셀 트랜지스터 A2 및 A4 위에 놓이는 제2 층간 유전막(27) 부분을 노출시키는 제1 개구부(17)를 갖는 포토레지스트 마스크(16)가 포토리소그래피 기술에 의해 제2 층간 유전막(27) 상에 형성된다. 포토레지스트 마스크(16)를 마스크로서 이용하여, 메모리 셀 트랜지스터 A2 및 A4 위에 놓이는 제2 층간 유전막(27) 부분을 반응성 이온 에칭(RIE) 기술에 의해 선택적으로 제거하여, 메모리 셀 트랜지스터 A2 및 A4의 영역 내의 에칭 정지층(26)의 표면을 노출시킨다. RIE 단계에서, C4H8과 CO 가스의 혼합 가스가 이용되는데, 제1 층간 유전막의 에칭이 방지될 수 있도록 에칭 정지층(26)이 거의 에칭되지 않는다.
다음에, 도 5b에 도시된 바와 같이, 개구부(17) 및 게이트 전극(13)을 통해 붕소 이온(18)을 주입하기 위한 제1 이온 주입이 실시되어, 메모리 셀 트랜지스터 A2 및 A4의 채널 영역 내에 제1 주입 영역(19)을 형성한다. 제1 이온 주입 단계에서, 붕소 이온의 가속 에너지는 대략 100 keV 정도로 선택되고, 붕소 이온의 도우즈량은 메모리 셀 트랜지스터 A2의 임계 전압값 Va2를 확보하기 위한 값으로 설정된다. 제1 이온 주입 후, 제1 포토레지스트 마스크(16)가 제거된다.
다음에, 도 5c에 도시된 바와 같이, 메모리 셀 트랜지스터 A4의 영역 내의 에칭 정지층(26) 및 메모리 셀 트랜지스터 A3의 영역 내의 제2 층간 유전막(27)을 노출시키기 위한 개구부(20)를 갖는 제2 포토레지스트 마스크(16a)가 형성된다. 그 후 붕소 이온(21)을 주입하기 위한 제2 이온 주입이 실시되어 메모리 셀 트랜지스터 A4 내의 주입 영역(19) 내로 붕소 이온을 추가하여 조정된 주입 영역(19a)을 형성한다. 이 단계에서, 제2 층간 유전막(27)이 에칭되지 않기 때문에, 메모리 셀 트랜지스터 A3 내의 게이트 전극(13)에도 다른 주입 영역(19a)이 형성된다.
그 후, RIE 기술에 의해 포토레지스트 마스크(16a)를 마스크로서 이용하여 제2 층간 유전막(27)이 선택적으로 에칭되며, 제1 층간 유전막(25)의 에칭은 에칭 정지층(26)에 의해 방지될 수 있다. 다음에, 메모리 셀 트랜지스터 A3 내에 주입 영역(23)을 형성하고 조정된 주입 영역(19a) 내에 불순물 농도를 추가하도록 붕소 이온(22)을 주입하기 위한 제3 이온 주입이 실시되어, 메모리 셀 트랜지스터 A4 내에 최종 주입 영역(24)을 형성한다.
따라서, 메모리 셀 트랜지스터 A1, A2, A3 및 A4는 각각의 임계 전압값 Va1, Va2, Va3 및 Va4를 가지며, 그 관계는 Va1<Va2<Va3<Va4로 된다.
제2 실시예에서는 제1 실시예에서 달성되는 이점 이외에도, 코드 이온 주입용 개구부가 우수한 제어 능력에 따라 정밀하게 형성될 수 있는 부가적인 이점이 얻어질 수 있다.
도 6a ∼ 도 6d는 본 발명의 제3 실시예에 따른 싱글 메모리 셀 트랜지스터의 제조 공정을 나타낸 도면으로, 주입 이온의 스캐터링을 더 감소시키기 위해 게이트 전극이 평탄화된다.
도 6a에서, 게이트 절연막(32)이 실리콘 기판(31) 상에 형성되고, 이어서 텅스텐 실리사이드로 이루어진 게이트 전극(33)이 형성된다. 텅스텐 실리사이드는 일반적으로 다결정 구조를 가지는데, 이는 게이트 전극(33)의 표면 상에 대략 20 nm 정도 높이의 표면 거칠기(34)를 규정한다.
다음에, 소스/드레인 영역(35)이 실리콘 기판(31)의 표면 영역 내에 형성되고, 이어서 CVD에 의해 전체 표면에 걸쳐 실리콘 산화막(36)이 형성된다. 전체 표면이 CMP 공정을 거쳐, 연마되어 게이트 전극(33)의 평탄화된 표면(37)을 형성하는데, 이는 제1 층간 유전막(38)의 평탄화된 표면과 동일 평면이 된다.
그 후, 도 6c에 도시된 바와 같이, 실리콘 질화물의 CVD에 의해 평탄화된 표면 전체에 에칭 정지층(39)이 형성된다.
그 후 CVD 공정에 의해 실리콘 산화물이 피착되어 제2 층간 유전막(40)을 형성하고, 이어서 RIE 공정에 의해 개구부(42)를 갖는 포토레지스트 마스크(41)를 형성한다. RIE 공정은 에칭 정지층(39)을 거의 에칭하지 않는 반응성 가스를 이용한다.
포토레지스트 마스크(41)를 이용하는 코드 이온 주입 단계에서 게이트 전극(33)의 표면에 수직 방향으로 붕소 이온의 주입(43)이 실시된다. 코드 이온 주입은 게이트 전극(33)의 평탄화된 표면 때문에 붕소 이온(43)의 스캐터링은 거의 없게 된다. 이는 주입 영역의 횡방향 확장을 방지하는데, 이는 다중 레벨 마스크 ROM의 보다 높은 집적도를 제공한다.
상기 실시예들은 단지 예시일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명의 범주를 벗어나지 않는 범위 내에서 당 분야에 숙련된 자에 의해 다양한 변형 및 변경이 용이하게 이루어질 수 있다.
상술한 바와 같이, 코드 이온 주입에서의 횡 방향의 스캐터링이 큰 폭으로 감소되고, 이온 주입층의 횡방향 확장이 감소된다. 이 때문에, 마스크 ROM의 인접하는 메모리 트랜지스터의 임계 전압값 제어가 매우 용이하게 된다.

Claims (13)

  1. 복수의 메모리 셀 트랜지스터를 포함하는 다중-레벨 마스크 롬(multi-level mask ROM)을 제조하는 방법에 있어서,
    반도체 기판의 각 메모리 셀 트랜지스터의 해당 영역 내에 게이트 절연막, 게이트 전극 및 소스/드레인 확산 영역을 형성하는 단계;
    상기 게이트 전극 및 상기 소스/드레인 영역 각각을 피복하는 유전막(dielectric film)을 형성하는 단계;
    상기 유전막을 평탄화(planarizing)시키는 단계;
    선택된 메모리 셀 트랜지스터의 해당 영역 내에서 상기 게이트 전극을 덮고있는 상기 유전막의 부분 내에 개구부를 형성하는 단계; 및
    상기 선택된 메모리 셀 트랜지스터의 원하는 임계 전압값을 얻기 위해 상기 개구부 및 상기 게이트 전극을 통하여 상기 선택된 메모리 셀 트랜지스터의 채널 영역 내로 불순물 이온을 주입하는 단계
    를 포함하는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  2. 제1항에 있어서, 상기 개구부는 자신을 통하여 대응하는 상기 게이트 전극을노출시키는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  3. 제1항에 있어서, 상기 유전막 형성 단계에 앞서 상기 게이트 전극을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  4. 제1항에 있어서, 상기 불순물 이온 주입 단계는 상기 게이트 전극의 표면에 실질적으로 수직인 방향으로 불순물 이온을 주입시키는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  5. 제1항에 있어서, 상기 개구부 형성 단계 및 상기 불순물 이온 주입 단계는 반복적으로 수행되는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  6. 제1항에 있어서, 상기 평탄화 단계는 화학-기계적 연마(chemical-mechanical polishing) 단계를 포함하는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  7. 복수의 메모리 셀 트랜지스터를 포함하는 다중-레벨 마스크 롬을 제조하는 방법에 있어서,
    반도체 기판의 각 메모리 셀 트랜지스터의 해당 영역 내에 게이트 절연막, 게이트 전극 및 소스/드레인 확산 영역을 형성하는 단계;
    상기 게이트 전극 및 상기 소스/드레인 영역 각각을 피복하는 제1 유전막을 형성하는 단계;
    상기 제1 유전막을 평탄화시키는 단계;
    상기 제1 유전막 상에 에칭 정지층(etch stop layer)을 형성하는 단계;
    상기 에칭 정지층 상에 제2 유전막을 형성하는 단계;
    선택된 메모리 셀 트랜지스터의 해당 영역 내에서 상기 게이트 전극을 덮고있는 상기 제2 유전막의 부분 내에 개구부를 형성하는 단계; 및
    상기 선택된 메모리 셀 트랜지스터의 원하는 임계 전압값을 얻기 위해 상기 개구부, 상기 에칭 정지층 및 상기 게이트 전극을 통하여 상기 선택된 메모리 셀 트랜지스터의 채널 영역 내로 불순물 이온을 주입하는 단계
    를 포함하는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  8. 제7항에 있어서, 상기 평탄화 단계는 상기 게이트 전극의 표면을 노출시키는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  9. 제7항에 있어서, 상기 에칭 정지층 형성 단계에 앞서 상기 게이트 전극을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  10. 제7항에 있어서, 상기 불순물 이온 주입 단계는 상기 게이트 전극의 표면에 실질적으로 수직인 방향으로 불순물 이온을 주입시키는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  11. 제7항에 있어서, 상기 개구부 형성 단계 및 상기 불순물 이온 주입 단계는 반복적으로 수행되는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  12. 제7항에 있어서, 상기 평탄화 단계는 화학-기계적 연마 단계를 포함하는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
  13. 제7항에 있어서, 상기 제1 유전막 평탄화 단계는 상기 게이트 전극을 노출시키는 것을 특징으로 하는 다중-레벨 마스크 롬 제조 방법.
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