CN100372027C - 掩膜式只读存储器的信息写入方法 - Google Patents

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Abstract

本发明提供一种使用不同剂量的离子注入来进行资料写入的光刻式只读存储器，其步骤包括：在一具有数个栅极结构的半导体基底上，使用依据客户(使用者)提供的情报所设计出的光刻，进行不同的离子注入剂量，来产生不同的电压输出值，再将不同的电压值定义为(00)、(01)、(10)、(11)，来作为位的输出，因此本发明可缩减完成一特定资料记录所需的内存面积大小，且降低位成本。

Description

掩膜式只读存储器的信息写入方法
技术领域
本发明涉及一种掩膜式只读存储器的信息写入方式，尤其涉及一利用四种不同离子注入量来作为位(bit)信息写入方式的掩膜式只读存储器。
背景技术
掩膜式只读存储器(Mask Read Only Memory，MROM)为非挥发性内存IC的一种，其是一种在LSI芯片制造工程内利用光刻(Mask)规划记忆信息内容(Program)而后予以永久储存下来的记忆装置。
其由于不需要写入动作，整体的电路构成较为单纯，而基本记忆胞亦十分简单，仅由一个MOS型晶体管(MOS Transistor)所构成，与随机存取存储器的内存(RandomAccess Memory，RAM)相比较，仅为其四分之一大小，所以就相同大小的芯片而言，MROM记忆容量约为RAM的四倍左右，所以十分经济，因而被广泛应用于各类信息、通讯、消费性电子等电子产品。
而其信息写入的工程是利用依据客户(使用者)提供的情报所设计出的光刻制作成，为缩短TAT(Turn Around Time)，往往常采取芯片制造工程中间来进行编程(Program)，但是其缺点是存储单元具有较大的面积，较不符合经济要求。
因此，本发明系针对上述之问题，提出一种掩膜式只读存储器之信息写入工程方法，来解决上述之问题。
发明内容
本发明所要解决的技术问题在于，提供一种掩膜式只读存储器的信息写入方法，其可降低有效的单元(cell)所需的面积，可在所需密集度条件下有效的减少晶粒(die)的尺寸，从而可有效的降低位成本。
为解决上述技术问题，本发明提供一种掩膜式只读存储器的信息写入方法，其包括下列步骤：提供一具有多个栅极结构的半导体基底；在所述半导体基底上形成一图案化第一光阻层，且图案化第一光阻层覆盖栅极结构，而暴露出第一编码区；接着以所述图案化第一光阻层为一掩膜，对第一编码区进行第一离子注入步骤，而后移除该图案化第一光阻层；然后在半导体基底上形成一覆盖栅极结构与第一编码区，而暴露出第二编码区的图案化第二光阻层；接着以图案化第二光阻层为一掩膜，对第二编码区进行第二离子注入步骤，而后移除该图案化第二光阻层；再在半导体基底上形成一图案化第三光阻层，其覆盖栅极结构、第一编码区与第二编码区，并暴露出第三编码区；以图案化第三光阻层为一掩膜，对第三编码区进行第三离子注入步骤，而后移除该图案化第三光阻层；最后在半导体基底上形成一覆盖栅极结构、第一编码区、第二编码区、第三编码区与暴露出第四编码区的图案化第四光阻层；以图案化第四光阻层为一掩膜，对第四编码区进行第四离子注入步骤；然后移除图案化第四光组层，即完成数据写入。
本发明还提供一种掩膜式只读存储器的信息写入方法，其包括下列步骤：
提供一具有多个栅极结构的半导体基底；
在半导体基底上形成一覆盖栅极结构，且暴露出第一编码区与第四编码区的图案化第一光阻层；以图案化第一光阻层为一掩膜，进行第一离子注入步骤，然后移除该图案化第一光阻层；
接着在半导体基底上形成一图案化第二光阻层，其中该图案化第二光阻层覆盖栅极结构与第一编码区，且暴露出第二编码区与第四编码区；以图案化第二光阻层为一掩膜，进行第二离子注入步骤，然后移除图案化第二光阻层；再在半导体基底上形成一图案化第三光阻层，覆盖栅极结构、第一编码区、第二编码区、第四编码区，与暴露出第三编码区；以图案化第三光阻层为一掩膜，进行第三离子注入步骤；最后移除该图案化第三光阻层，即完成数据写入。
本发明可以缩减整体芯片的面积，降低制程上的成本，更可以加速其信息的读取速度。
下面结合附图及较佳的具体实施方式对本发明进行进一步的阐明。
附图说明
图1至图4分别为本发明使用四个光刻来进行信息写入时的各步骤构造剖视图。
图5至图8分别为本发明使用四个光刻来进行信息写入时，该四个光刻设计的式样。
图9为本发明使用不同离子注入剂量下的相对电压值变化。
图10至图12分别为本发明使用三种光刻来进行信息写入时的光刻设计式样。
图13至图15分别为本发明使用三个光刻来进行信息写入时的各步骤构造剖视图。
标号说明：
10栅极结构                36图案化第四光阻层
12半导体基底              38第四离子注入区
14第一光刻                40第一光刻
16图案化第一光阻层        42第二光刻
18栅极信道                44第三光刻
20第一离子注入区          46图案化第一光阻层
22第二光刻                48第一离子注入区
24图案化第二光阻层        50第四离子注入区
26第二离子注入区          52图案化第二光阻层
28第三光刻                54第二离子注入区
30图案化第三光阻层        56图案化第三光阻层
32第三离子注入区          58第三离子注入区
34第四光刻
具体实施方式
本发明提供的是一种掩膜式只读存储器的信息写入制程，其是一种使用四种不同离子注入量来产生四个不同晶胞电压值，以作为位(bit)信息写入的方式。
如图1所示，在一具有多个栅极结构10的半导体基底12表面涂布一第一光阻层，接着使用如图5所示的第一光刻14对第一光阻层进行曝光以形成图案化第一光阻层16，其中图案化第一光阻层16可覆盖住栅极结构10，并暴露出第一编码区，接着，以图案化第一光阻层16为一掩膜，进行第一离子注入步骤，形成一位于栅极信道18的第一离子注入区20，如图1所示的结构，然后，移除图案化第一光阻层16。
再在半导体基底12上形成一利用图6所示的第二光刻22所形成图案化第二光阻层24，如图2所示，其中该第二光阻层24可覆盖栅极结构10，与第一编码区并暴露出第二编码区，以该图案化第二光阻层24为一掩膜，进行第二离子注入步骤，形成一位于栅极信道18的第二离子注入区26，如图2所示的结构，接着移除该图案化第二光阻层24。
然后，在半导体基底12上形成一利用图7所示的第三光刻28所形成图案化第三光阻层30，如图3所示，且其覆盖栅极结构10、第一编码区、第二编码区，与暴露出第三编码区，以图案化第三光阻层30为一掩膜，进行第三离子注入步骤，形成一位于栅极信道18的第三离子注入区32，如图3所示的结构，然后移除该图案化第三光阻层30。
然后，在半导体基底12上形成一利用如图8所示的第四光刻34所形成图案化第四光阻层36，如图4所示，其中该图案化第四光阻层36覆盖住栅极结构10、第一编码区、第二编码区与第三编码区，并暴露出第四编码区，以图案化第四光阻层36为一掩膜，进行第四离子注入步骤，形成一位于栅极信道18的第四离子注入区38，最后移除图案化第四光组层36，即完成信息的写入制程。
其中，在进行第一离子注入步骤时，其离子注入剂量可为1.00×1014/cm2，而所获得的临界电压为2.9Vt，第二离子注入剂量为1.50×1014/cm2，所获得的临界电压为3.6Vt，第三离子注入剂量为2.00×1014/cm2，所获得的临界电压为4.3Vt，而第四离子注入剂量可取任二个离子注入量来进行，因此就如图9所示随剂量不同，可以获得不同的电压值，因此就可以依据不同的电压来设定其依序代表(01)，(10)，(11)，(00)位。
其中，当第四离子注入剂量设定为第一离子注入与第二离子注入剂量合时，可将第四光刻合并设计于第一光刻与第二光刻，其光刻设计将如图10所示的第一光刻40、图11所示的第二光刻42，与图12所示的第三光刻44。
因而衍生出第二种信息写入方式，其在一具有数个栅极结构10的半导体基底12上，形成一图案化第一光阻层46，如图13所示，其中该图案化第一光阻层46为利用如图13所示的第一光刻40形成的，且其覆盖住栅极结构10，并暴露出第一编码区与第四编码区，接着以该图案化第一光阻层46为一掩膜，进行第一离子注入步骤，形成位于栅极信道18的第一离子注入区48与第四离子注入区50，然后，移除该图案化第一光阻层46。
再在半导体基底12上形成一第二图案化光阻层52，如图14所示，其中该第二图案化光阻层52是使用如图14所示的第二光刻42形成的，且其覆盖栅极结构10与第一编码区，并暴露出第二编码区与第四编码区，以图案化第二光阻层52为一掩膜，进行第二离子注入步骤，形成一位于栅极信道18的第二离子注入区54与加入第二离子注入剂量的第四离子注入区50，移除该图案化第二光阻层52。
接着，利用如图15所示的第三光刻44在半导体基底12上形成图案化第三光阻层56，同时参考图15所示，且其覆盖住栅极结构10、第一编码区、第二编码区与第四编码区，并暴露出第三编码区，以图案化第三光阻层56为一掩膜，进行第三离子注入步骤，形成一位于栅极信道18之第三离子注入区58，移除该图案化第三光阻层56，即完成信息的写入制程。
综上所述，本发明为掩膜式只读存储器的信息写入方法，其利用离子注入量来设定出不同的电压值以作为(01)、(10)、(00)与(11)双位的贮存方式，其可以缩减整体芯片的面积，降低制程上的成本，更可以加速其信息的读取速度。
以上所述的仅为本发明的一较佳实施例，本发明并不局限于所述的具体实施例，凡本领域普通技术人员所熟知的等同变化与修饰，均应涵盖在本发明的专利保护范围内。

Claims (16)

1.一种掩膜式只读存储器的信息写入方法，其特征在于，包括下列步骤：
提供一半导体基底，其上有多个栅极结构；
在该半导体基底上形成一图案化第一光阻层，其中该图案化第一光阻层覆盖该栅极结构，并暴露出第一编码区；
以该图案化第一光阻层为一掩膜，对该第一编码区进行第一离子注入步骤，而后移除该图案化第一光阻层；
在该半导体基底上形成一图案化第二光阻层，其中该图案化第二光阻层覆盖该栅极结构与该第一编码区，并暴露出第二编码区；
以该图案化第二光阻层为一掩膜，对该第二编码区进行第二离子注入步骤，而后移除该图案化第二光阻层；
在该半导体基底上形成一图案化第三光阻层，其中该图案化第三光阻层覆盖住该栅极结构、第一编码区与第二编码区，并暴露出第三编码区；
以该图案化第三光阻层为一掩膜，对该第三编码区进行第三离子注入步骤，而后移除该图案化第三光阻层；
在该半导体基底上形成一图案化第四光阻层，其中该图案化第四光阻层覆盖住该栅极结构、第一编码区、第二编码区与第三编码区，并暴露出第四编码区；
以该图案化第四光阻层为一掩膜，对该第四编码区进行第四离子注入步骤；以及移除该图案化第四光阻层。
2.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中该第一离子注入步骤中的离子注入剂量为1.00×1014/cm2。
3.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中该进行第二离子注入步骤中的离子注入剂量为1.50×1014/cm2。
4.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中该第三离子注入步骤中的离子注入剂量为2.00×1014/cm2。
5.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中该第四离子注入步骤中的离子注入剂量为第一离子注入步骤中的离子注入剂量与第二离子注入步骤中的离子注入剂量之和。
6.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中进行第一离子注入步骤时，其离子注入于栅极信道。
7.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中进行第二离子注入步骤时，其离子注入于栅极信道。
8.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中进行第三离子注入步骤时，其离子注入于栅极信道。
9.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中进行第四离子注入步骤时，其离子注入于栅极信道。
10.一种掩膜式只读存储器的信息写入方法，其特征在于，包括下列步骤：
提供一半导体基底，其上有多个栅极结构；
在该半导体基底上形成一图案化第一光阻层，其中该图案化第一光阻层覆盖该栅极结构，并暴露出第一编码区与第四编码区；
以该图案化第一光阻层为一掩膜，进行第一离子注入步骤，而后移除该图案化第一光阻层；
在该半导体基底上形成一图案化第二光阻层，其中该图案化第二光阻层覆盖该栅极结构与第一编码区，而暴露出第二编码区与第四编码区；
以该图案化第二光阻层为一掩膜，进行第二离子注入步骤，而后移除该图案化第二光阻层；
再在该半导体基底上形成一图案化第三光阻层，其中该图案化第三光阻层覆盖该栅极结构、第一编码区、第二编码区与第四编码区，而暴露出第三编码区；
以该图案化第三光阻层为一掩膜，进行第三离子注入步骤；以及移除该图案化第三光阻层。
11.根据权利要求10所述的掩膜式只读存储器的信息写入方法，其特征在于，其中该第一离子注入步骤中的离子注入剂量为1.00×1014/cm2。
12.根据权利要求10所述的掩膜式只读存储器的信息写入方法，其特征在于，其中该进行第二离子注入步骤中的离子注入剂量为1.50×1014/cm2。
13.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中该进行第三离子注入步骤中的离子注入剂量为2.00×1014/cm2。
14.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中进行第一离子注入步骤时，其离子注入于栅极信道。
15.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中进行第二离子注入步骤时，其离子注入于栅极信道。
16.根据权利要求1所述的掩膜式只读存储器的信息写入方法，其特征在于，其中进行第三离子注入步骤时，其离子注入于栅极信道。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101506942B (zh) * 2007-10-22 2011-05-18 香港应用科技研究院有限公司 可记录电存储器的制作

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115107A (zh) * 1994-07-11 1996-01-17 凌阳科技股份有限公司 高密度掩模式只读存贮体
CN1209652A (zh) * 1997-08-22 1999-03-03 世界先进积体电路股份有限公司 动态随机存取存储器结构及其制造方法
JPH11111935A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 半導体装置の製造方法
US6372580B1 (en) * 2000-03-15 2002-04-16 Winbond Electronics Corp. Process for making mask ROM using a salicide process and mask ROM
US6617633B2 (en) * 2001-12-28 2003-09-09 Macronix International Co., Ltd. Vertical read-only memory and fabrication thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3109581B2 (ja) * 1997-10-30 2000-11-20 日本電気株式会社 半導体装置の製造方法
JP3189819B2 (ja) * 1999-01-27 2001-07-16 日本電気株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115107A (zh) * 1994-07-11 1996-01-17 凌阳科技股份有限公司 高密度掩模式只读存贮体
CN1209652A (zh) * 1997-08-22 1999-03-03 世界先进积体电路股份有限公司 动态随机存取存储器结构及其制造方法
JPH11111935A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 半導体装置の製造方法
US6372580B1 (en) * 2000-03-15 2002-04-16 Winbond Electronics Corp. Process for making mask ROM using a salicide process and mask ROM
US6617633B2 (en) * 2001-12-28 2003-09-09 Macronix International Co., Ltd. Vertical read-only memory and fabrication thereof

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