JP2004273962A - 薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置 - Google Patents
薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置 Download PDFInfo
- Publication number
- JP2004273962A JP2004273962A JP2003065864A JP2003065864A JP2004273962A JP 2004273962 A JP2004273962 A JP 2004273962A JP 2003065864 A JP2003065864 A JP 2003065864A JP 2003065864 A JP2003065864 A JP 2003065864A JP 2004273962 A JP2004273962 A JP 2004273962A
- Authority
- JP
- Japan
- Prior art keywords
- film
- cmp
- film thickness
- inspection
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
【解決手段】設計情報に基づいた条件で成膜およびCMPを実施し、検査を経て製造される薄膜デバイスの設計、製造技術において、CMP後のウェハに対して詳細に膜厚を計測し、実測した膜厚データに基づいて設計及びプロセスを変更して最適化する。実測の結果、膜厚のばらつきが大きい場合は、回路パターンの配置、ダミーパターンの面積率や配置、リバースパターンの配置及び成膜量、研磨量を最適化して、CMP加工後の平坦化を実現する。
【選択図】 図9
Description
【発明の属する技術分野】
本発明は、成膜、フォトリソグラフィ、エッチング等の工程を繰り返して所望の回路を形成する薄膜デバイスの製造方法に関し、例えば半導体デバイスの回路パターンの設計方法及び製造工程におけるプロセス条件設定方法に適用して有効な技術に関する。薄膜デバイスの例としては、いわゆる半導体デバイスの他にDVD、TFT等も含まれる。
【0002】
【従来の技術】
本発明者が検討したところによれば、半導体デバイスの製造工程については、以下のような技術が考えられる。
【0003】
半導体デバイスは、成膜、フォトリソグラフィ、エッチング等により、回路パターンをシリコンウェハ上に形成することにより製造される。近年、半導体デバイスの高速化・高密度化を実現するために、回路パターンは微細化・多層化の方向に進んでいる。この結果、製造工程における回路パターンを形成したウェハ表面の凹凸は増大する傾向にある。このようなウェハ表面の凹凸は配線等の形成に不可欠な露光を困難とするため、ウェハ表面の平坦化が行われている。
【0004】
この平坦化プロセスとして、化学的および物理的作用により表面を研磨して平坦化を実現するCMP(Chemical Mechanical Polishing)が用いられる。しかし、単にCMP工程を導入するだけでは所望の平坦性が得られない場合がある。例えば、チップ内での局所的なパターンの密度(パターン密度)の違いによって、研磨後の膜厚が局所的に異なることは良く知られている。
【0005】
例えば、半導体デバイスの製造におけSTI(Shallow TrenchIsolation)の形成工程を考える。図1(a)〜(d)は、STI構造の一般的な形成工程を示したものである。まず、SiN膜1を成膜したSi基盤2上に溝3を形成し、次にその溝に絶縁膜(SiO2)4を成膜する。最後に、CMPによって絶縁膜を研磨し表面を平坦化する。この際、SiN膜1は絶縁膜(SiO2)4に比べて研磨レートが小さく削れにくいため、ストッパーの役割を果たす。
【0006】
図1に示すように溝の有無によって、また溝の広さや密度によって絶縁膜表面に段差が生じている。CMPは、研磨によりこれらの段差を除去して平坦化することが目的である。しかし、これらの段差が大きい場合、完全に平坦化できずCMP後の膜厚にばらつきが生じてしまう場合がある。このようなばらつきが大きい場合は、不良の原因となる。そのため、膜厚ばらつきの発生を防ぐために様々な手法が開発されている。以下、代表的な3つの手法を示す(例えば、非特許文献1参照)。
【0007】
(1)上乗せ膜方式
この上乗せ膜方式は、研磨レートの小さい膜を新たに成膜する事により平坦化を実現する方法である。研磨のメカニズムとして、凸部分は他の部分より局所的に圧力が高くなるために選択的に研磨される。そこで、研磨レートの小さい膜を新たに成膜して、加工の初期に凹部が研磨されるのを防ぎ、凸部を選択的に研磨させる。図2(a)〜(d)は、プロセスの流れを簡単に示したものである。絶縁膜成膜後に新たに研磨レートの小さい上乗せ膜5を成膜する。研磨の初期には凸部の上乗せ膜が選択的に研磨され、先に除去される。その後、凹部の上乗せ膜はストッパーの役割をして、より平坦な加工が実現できる。この方法では、上乗せ膜の膜厚を変化させることにより、研磨後の膜厚のばらつきを変化させることができる。
【0008】
(2)ダミーパターン方式
このダミーパターン方式は、ダミーパターンを設けることにより平坦化を実現する方法である。研磨後の膜厚のばらつきは、溝を形成した部分で絶縁膜成膜後に凹状になっていることが原因の一つである。そこで、成膜後に凹状となることを防ぐために、実際には素子としての役割を果たさないパターン(ダミーパターン)を設ける。これにより表面の段差をなくし、研磨後の平坦化を実現する。図3(a)〜(d)は、プロセスの流れを簡単に示したものである。図3のように、広い溝部にダミーパターン6を設けることによってより平坦な加工が実現できる。この方法の場合、ダミーパターンの密度や配置を変化させることにより、研磨後の膜厚のばらつきを変化させることができる。
【0009】
(3)リバースマスク方式
このリバースマスク方式は、新たにエッチング工程を導入して予め凸部を除去することにより平坦化を実現する方法である。前記のように、研磨後の膜厚がばらつくのは、もともと表面に段差が存在することが原因の一つである。そこで、溝パターンとは逆のパターンを形成したマスク(リバースマスク)を用いて露光し、エッチングによりこの部分の膜厚を小さくする。その後、CMPを実施して平坦化を実現する。図4(a)〜(d)は、プロセスの流れを簡単に示したものである。図4のように、エッチング(エッチング部分7)によって凸部の膜厚を小さくすることによって、より平坦な加工が実現できる。この方法の場合も、リバースマスクのパターンレイアウトを変化させることや、エッチングの量を変えることにより、研磨後の膜厚のばらつきを変化させることができる。
【0010】
なお、上記ダミーパターン方式においては、ダミーパターンの配置方法についていくつかの手法が提案されている(例えば、特許文献1,2参照)。
【0011】
また、半導体デバイスの製造工程において、検査または計測したデータと設計情報に基づいて、デバイスの設計を最適化したり、プロセスの条件を最適化する技術は、例えば特許文献3〜5などに記載されている。
【0012】
【特許文献1】
特開平11−16999号公報(図1)
【0013】
【特許文献2】
特開平11−72804号公報(図2)
【0014】
【特許文献3】
特開平8−55145号公報
【0015】
【特許文献4】
特開平11−186204号公報
【0016】
【特許文献5】
特開2002−76083号公報
【0017】
【非特許文献1】
土肥俊郎著「詳説半導体CMP技術」株式会社工業調査会、
2001年1月10日、p.233−240
【0018】
【発明が解決しようとする課題】
ところで、前記のような半導体デバイスの製造工程の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【0019】
例えば、上記のように様々な手法の開発により、より平坦度の高い加工が可能となっている。しかし、それぞれの手法において、成膜量や研磨量を変えることにより平坦化を実現する場合には成膜量や研磨量を最適化する必要があり、またダミーパターン方式やリバースマスク方式の場合はそれそれのパターンを最適に配置する必要がある。
【0020】
さらに、同じプロセスの工程の場合、成膜量や研磨量は製品毎に最適化されない場合がある。そのため、製品によっては最適なプロセス条件でない場合がある。条件が適切でない場合、不良の原因となるため、不良を防ぐために製品毎に成膜量や研磨量を最適化する事が望ましい。また、不良が発生した場合は、その原因の解析及び対策が速やかに実施されることが望ましい。
【0021】
また、ダミーパターン方式の場合も、製品によってはCMPによる平坦化にとって必ずしも適切なパターン配置にならない場合がある。
【0022】
さらに、ダミーパターン方式の場合、それらのパターンを露光のためのマスクに作り込む必要がある。マスクの設計には、回路の安定動作を確保するために様々な設計ルールが設定され、それらのルールに基づいて設計されるのが一般的である。回路として動作しないダミーパターンの設計においても、回路の動作を妨げないように配置するルールが設けられる。このような設計ルールは、様々な評価に基づいて決定されるのが一般的である。ところが、ダミーパターンを配置する際、回路の配置や設計ルール同士の競合等によって、CMPによる平坦化にとって必ずしも適切な配置にならない場合がある。
【0023】
また、リバースマスク方式の場合、エッチングにより除去部分を選択するためのマスクが必要となる。このマスクの設計においても回路やダミーパターンと同様に複数の設計ルールに基づいて設計される。この場合も、製品の回路パターンによっては、CMPによる平坦化にとって必ずしも適切な配置にならない場合がある。
【0024】
このようなダミーパターン方式及びリバースマスク方式についても、製品毎に設計を最適化する事が望ましい。
【0025】
そこで、本発明の目的は、製品毎に設計及びプロセスを最適化して、CMP加工後の平坦化を実現することができる半導体デバイスの設計及び製造技術を提供することにある。
【0026】
【課題を解決するための手段】
本発明は、上記目的を達成するために、設計情報に基づいた条件で成膜およびCMPを実施し、検査を経て製造される薄膜デバイスの設計、製造技術において、CMP後のウェハに対して詳細な膜厚計測、膜残り検査及び開口検査を実施し、実測した検査・計測データに基づいて設計及びプロセスを変更して最適化する。実測結果に基づいて、成膜量、研磨量及びパターンの密度や配置を最適化して、CMP加工後の平坦化を実現するようにしたものである。
【0027】
すなわち、本発明の半導体デバイスの設計及び製造技術は、以下のような特徴を有するものである。
【0028】
(1)薄膜デバイスの製造工程において、検査または計測したデータと設計情報に基づいて、デバイスの設計を変更(最適化)する薄膜デバイスの設計方法。
【0029】
(2)薄膜デバイスの製造工程において、検査または計測したデータと設計情報に基づいて、プロセスの条件を変更(最適化)する薄膜デバイスの製造方法。
【0030】
(3)薄膜デバイスの製造工程において、CMP後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと設計情報に基づいて、回路群(ユニット)のチップ内での配置を変更(最適化)する薄膜デバイスの設計方法。
【0031】
(4)薄膜デバイスの製造工程において、CMP後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと回路パターンのパターン密度及び空間周波数に基づいて、回路群(ユニット)のチップ内での配置を変更(最適化)する薄膜デバイスの設計方法。
【0032】
(5)薄膜デバイスの製造工程において、CMP後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと設計情報に基づいて、回路パターンの配置及び大きさを変更(最適化)してパターン密度を平均化する薄膜デバイスの設計方法。
【0033】
(6)薄膜デバイスの製造工程において、CMP後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと設計情報に基づいて、ダミーパターンの配置方法を変更(最適化)する薄膜デバイスの設計方法。
【0034】
(7)前記(6)において、設計情報として、回路パターンのパターン密度に基づいて、ダミーパターンの配置方法を変更(最適化)する薄膜デバイスの設計方法。
【0035】
(8)前記(6)において、ダミーパターンの配置方法として、ダミーパターンの大きさ及びピッチを変更(最適化)する薄膜デバイスの設計方法。
【0036】
(9)薄膜デバイスの製造工程において、CMP後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと設計情報に基づいて、成膜量、エッチング量及び研磨量を変更(最適化)する薄膜デバイスの製造方法。
【0037】
(10)薄膜デバイスの製造工程において、CMP後の膜厚ばらつきの低減を目的として、実測した膜厚計測データと成膜量及び研磨量との関係に基づいて、成膜量、エッチング量及び研磨量を変更(最適化)する薄膜デバイスの製造方法。
【0038】
(11)薄膜デバイスの製造工程において、CMP後の膜厚ばらつきの低減を目的として、局所的な成膜の体積の分布に基づいて、成膜量、エッチング量及び研磨量を変更(最適化)する薄膜デバイスの製造方法。
【0039】
(12)前記(4)〜(8)において、コンタクトホールの開口不良の低減を目的とした薄膜デバイスの設計方法。
【0040】
(13)前記(9)〜(11)において、コンタクトホールの開口不良の低減を目的とした薄膜デバイスの製造方法。
【0041】
(14)前記(4)〜(8)において、膜残りの低減を目的とした薄膜デバイスの設計方法。
【0042】
(15)前記(9)〜(11)において、膜残りの低減を目的とした薄膜デバイスの製造方法。
【0043】
(16)膜厚、コンタクトホールの開口不良、膜残りの検査手段、及び前記(4)〜(8)、(12)及び(14)の設計変更(最適化)手段を備えた半導体製造装置。
【0044】
(17)膜厚、コンタクトホールの開口不良、膜残りの検査手段、及び前記(9)〜(11)、(13)及び(15)のプロセス条件変更(最適化)手段を備えた半導体製造装置。
【0045】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0046】
(実施の形態1)
図5〜図21により、本発明の実施の形態1の半導体デバイスの製造技術の一例を説明する。
【0047】
本発明における実施の形態1として、半導体デバイスの製造工程におけるCMP工程を対象とし、CMP後の膜厚ばらつき低減を目的とした設計及びプロセスの最適化に適用した例を示す。
【0048】
前記したように、CMP後のばらつきの発生を防ぐために、上乗せ膜方式、ダミーパターン方式及びリバースマスク方式等が実施されている。しかし、製品毎に回路パターンのレイアウトが異なるため、マスクの設計やプロセスを最適化することが望ましい。そこで、本発明ではCMP後の膜厚分布を詳細に評価し、不良の原因となる箇所を特定し、設計及びプロセスを最適化する。
【0049】
CMP後の膜厚を評価する場合、ウェハ面内での膜厚分布と、チップ内での膜厚分布を計測する必要がある。実際の製品ウェハの面内分布を評価する方法としては、例えば分光検出方式の膜厚計測装置を用いて、チップまたはショット毎に設けられた膜厚計測用のパターン等を計測する方法がある。一方、チップ内の膜厚分布を評価するには、特開2000−9347号公報に記載の膜厚計測手法を用いれば、膜厚分布を短時間に非破壊で計測することができる。
【0050】
図5、図8、図9及び図20は、実測した膜厚計測データに基づいて、設計及びプロセス条件を最適化する処理の流れを示したものである。
【0051】
(1)成膜及び研磨量の最適化
図5は、成膜量及びCMPによる研磨量を最適化することにより、CMP後の膜厚ばらつきの低減を実現する処理の流れを示したものである。処理の流れを簡単に説明する。
【0052】
まず、Si基盤上にSiN膜を成膜した後、ホトリソグラフィ、エッチングの処理を施して溝を形成し、次にその溝に絶縁膜(SiO2)を成膜し、最後にCMPによって絶縁膜を研磨し表面を平坦化する(S1〜S5)。
【0053】
このCMP後、製品ウェハに対して、膜厚検査によって詳細に膜厚計測する(S6)。この検査結果をデータベースに格納する。この検査結果を格納したデータベースの膜厚分布と、パターンレイアウト等の設計情報を格納したデータベースの設計情報とに基づいて、成膜量及び研磨量の最適条件を抽出する(S7)。この抽出したプロセス条件により、以降のウェハを処理する。必要であれば、プロセス条件変更後のウェハに対して同様の処理を実施して効果を確認する。
【0054】
この膜厚計測は、全ウェハに対して実施しても良いし、数枚またはロット毎に実施しても良い。また詳細な膜厚計測とは、ウェハ面内及びチップ内での膜厚分布を評価することを意味し、例えばウェハ面内で3〜5チップ程度に対して1チップ当たり10×10=100点程度を計測することによって実現できる。この計測点数及び計測チップ数に関しては、任意に決定可能である。
【0055】
次に、詳細に評価した膜厚分布から成膜及びCMPのプロセス条件を決定する方法を説明する。プロセス条件として、成膜量(成膜時間)及び研磨量(研磨時間)を決定する方法を例としてあげる。
【0056】
製品製造における研磨量(2μm程度以下)においては、膜厚の面内ばらつきは加工時間とともに大きくなり、チップ内のばらつきは小さくなることが一般的に知られている。すなわち、成膜及び研磨量を大きくすればチップ内のばらつきは低減するが、ウェハ面内の膜厚のばらつきは増大することになる。
【0057】
図6は、研磨量と膜厚の面内ばらつき及びチップ内ばらつきとの関係を示したものである。横軸は、成膜後ある一定の膜厚になるまで研磨した時の研磨量を示している。例えば、最終的に50nmまで研磨する場合、成膜量が400nmであれば研磨量は350nmとなる。
【0058】
同図のグラフの形状を決定する因子としては、パッド及びスラリーの研磨特性、研磨圧力、プラテン及びヘッドの回転数、膜材質、成膜形状、パターンレイアウト等があげられる。この内、製品毎に異なる因子はパターンレイアウトである。すなわち、その他の因子が固定または変動が小さいと考えた場合、図6のグラフ形状はパターンレイアウトによって決定される。例えば、パターンレイアウトの異なる2つの製品A,Bがあった場合、ウェハ面内及びチップ内の膜厚ばらつきは異なったものとなる。
【0059】
ところで、CMPにおける最適なプロセス条件とは、研磨後の膜厚のばらつきが許容範囲内で最もスループットが大きくなることである。ウェハ全体での膜厚のばらつきは、ウェハ面内ばらつきとチップ内ばらつきの合計で表される。図7は、前記図6のウェハ面内ばらつきとチップ内ばらつきを合計したものである。ここで、予め膜厚ばらつきの許容値(図7中の太線)を設定しておけば、許容値以下で最も研磨量が小さい条件として最適条件を求めることができる(図7参照)。
【0060】
図7のグラフは、詳細な膜厚計測結果から求めることができる。最も単純な方法として例えば、成膜及び研磨条件を変えた複数のサンプルを評価することによって求めることができる。また、同グラフはパターンレイアウトによって決まることは前記したが、グラフの形状を決定する具体的なパラメータとしてはチップ内のパターン密度及びパターンの空間周波数があげられる。
【0061】
そこで、予め図7のグラフを、これらのパラメータで決まる理論式として定義し、実測した膜厚分布結果からそれらのパラメータを決定することにより求めることができる。実測データとして、研磨後の膜厚分布のみならず研磨前の膜厚分布も取得しておけば、より精度の高い最適化が可能となる。
【0062】
一方、シミュレーション技術の発達によりパターンレイアウト等から研磨後の膜厚分布を求めることが可能である。そこで、実測をせずにシミュレーションに基づいて成膜及び研磨のプロセス条件を決定しても良い。ただし、シミュレーションによって実施する場合においても、実測結果を考慮する事により、より適切な条件出しが可能となる。
【0063】
図8は、上乗せ膜を導入することにより、CMP後の膜厚ばらつきの低減を実現する処理の流れを示したものである。この場合も、前記図5の場合と同様に、上乗せ膜を成膜(S11)した後のCMP後の実測、及びシミュレーションによって、最適な条件を精度良く求めることができる(S12)。
【0064】
(2)パターンレイアウトの最適化
図9は、パターンレイアウトを最適化することにより、CMP後の膜厚ばらつきの低減を実現する処理の流れを示したものである。処理の流れを簡単に説明する。
【0065】
CMP後、製品ウェハに対して、膜厚検査によって詳細に膜厚計測する。この検査結果とパターンレイアウト等の設計情報とに基づいて、パターンレイアウトの最適条件及び成膜量及び研磨量の最適条件を抽出する(S21)。この抽出したパターンレイアウトにデータベースの設計情報を修正する。この修正したパターンレイアウトによりマスクを製作し(S22)、さらにプロセス条件を変更して以降のウェハを処理する。必要であれば、マスク変更後のウェハに対して同様の処理を実施して効果を確認する。膜厚計測については、前記図5の場合と同様である。
【0066】
続いて、詳細に評価した膜厚分布からパターンレイアウトを最適化する方法を説明する。このパターンレイアウトの最適化方法にはいくつかの方法が考えられる。
【0067】
▲1▼マクロ的なレイアウトの最適化
多くの素子が集まって一つの役割を果たす比較的大きな(数百μm〜数mm程度)回路群(ユニット)の配置を最適化する手法がある。図10は、あるチップにおける回路パターンの局所的な面積率分布を模式的に示したものである。図11は、図10のCMP後の膜厚分布を模式的に示したものである。この場合、面積率の大きいユニット同士、小さいユニット同士が集まっているために、CMP後の膜厚ばらつきも大きいものとなる。すなわち、チップ8上には、面積率の大きいユニットに対応する大パターン密度領域9、面積率の小さいユニットに対応する小パターン密度領域10がそれぞれまとまって配置されている。
【0068】
そこで、面積率がチップ内で平均化するようにユニットのレイアウトを、図12に示す配置に変更する。図13は、図12に示すレイアウトのチップのCMP後の膜厚分布を模式的に示したものである。図13のように、レイアウトの変更によって大パターン密度領域9、小パターン密度領域10を分散させることにより、研磨後の膜厚分布のばらつきを低減することができる。
【0069】
さらに、パッドやスラリーの平坦性能によってレイアウトの変更による効果は変化するが、φ数百〜数mm程度の領域での面積率をチップ内で平均化することができれば、CMP後の膜厚ばらつきを低減することができる。
【0070】
この平均化する単純な方法として、例えば実測した膜厚分布を参考にして、膜厚の大きい部分のユニットと小さい部分のユニットを入れ替える方法が考えられる。チップ全体の面積率が同じであっても、パターンの配置によってCMP後の膜厚分布は異なる。局所的にパターンが密な部分では、研磨後の膜厚は大きなものとなり、パターンが疎な部分では膜厚は小さいものとなる。このことは、パターンの偏りが研磨後の膜厚に影響を及ぼしていることを意味している。
【0071】
このパターンの偏りを表す指標として、パターンレイアウトの空間周波数を用いる方法が考えられる。研磨に用いるパッドやスラリーの特性にもよるが、基本的に空間周波数の大きい成分のパターンは削れやすく、空間周波数の小さい成分のパターンは削れにくい。そこで、パターンレイアウトから空間周波数を抽出し、低周波成分が大きい場合は、その成分が低減するようにパターンのレイアウトを変更すればよい。
【0072】
例えば、予め大きなばらつきが生じる空間周波数をパッドやスラリーの特性から抽出しておき、この周波数以下の成分を低減するようなパターンレイアウトを作製すれば、CMP後の膜厚のばらつきを低減することができる。図14及び図15のグラフは、それぞれ前記図10及び図12に示すパターンレイアウトを解析して空間周波数を算出したものを模式的に示したものである。単純化のために、ある断面の1次元の分布について空間周波数を解析したものを示している。横軸は、チップの大きさを基準とした場合の空間周波数である。パターンレイアウトの変更によってパターンの空間周波数が変化し、大きなばらつきが生じる低周波数帯域の成分が低減していることがわかる。
【0073】
▲2▼ミクロ的なレイアウトの最適化
例えば、メモリ回路のようにメモリセルが整然と並んでいる場合には問題とならないが、ロジックの回路のように必ずしも回路パターンが一様に並んでいない場合にはCMP後の膜厚のばらつきが問題となる場合がある。図16及び図17は、回路パターンの修正例を示したものである。図16(a),(b)のように、Si基盤2上のSiN膜1について、局所的なパターンの面積率を平均化することによってCMP後の膜厚ばらつきを低減することができる。
【0074】
また、ある部分のCMP後の膜厚が他の部分と比べて小さい場合には、その部分の局所的なパターン密度が小さいことが原因である場合がある。この場合、図17(a),(b)のように、回路の動作に影響のない範囲でパターン幅等を大きくすることによってCMP後の膜厚ばらつきを低減することができる。
【0075】
▲3▼ダミーパターンの導入
ダミーパターンを導入することにより、局所的な面積率を平均化し、膜厚のばらつきを低減することができる。しかし、回路パターンのレイアウトや予め設定したダミーパターンの配置ルールによっては導入できない場合や、また製品によっては最適に配置できない場合がある。
【0076】
例えば、回路の安定動作確保のため、またはダミーパターンの配置ルールの制約のために、ある回路パターンの周囲にダミーパターンが配置できない場合があったとする。この回路パターンは局所的にパターン密度が小さい状態となるため、CMP後の膜厚が小さくなる。
【0077】
また、周辺部にダミーパターンを配置できない原因が、ダミーパターンの配置ルールにある場合は、ダミーパターンの配置ルール自体を変更する、または局所的にこの部分の配置ルールのみを変更することによってCMP後の膜厚が小さくなることを防ぐことができる。例えば、図18(a),(b)はダミーパターンの大きさが大きいために回路周辺にダミーを配置できない場合のパターンの平面図を示している。この場合は、この部分のダミーパターン12の大きさを小さくすれば、回路パターン11の周辺部にダミーパターン12を配置することができる。
【0078】
また、ダミーパターンが配置できない原因が、回路の安定動作確保のためである場合は、周辺部にダミーパターンを配置すること自体ができない。そこで、さらに周辺部のダミーパターンの設計ルールを変更することによって膜厚が小さくなることを防ぐことができる。例えば、図19(a),(b)の場合には、ダミーパターン12のパターン密度を大きくすることによってCMP後の膜厚が小さくなることを防ぐことができる。
【0079】
上記、パターンレイアウトを最適化する場合は、同時に成膜及びCMPのプロセス条件を最適化することが望ましい。成膜及びCMPのプロセス条件の最適化方法については、前記と同様である。
【0080】
(3)リバースマスク方式の最適化
図20は、リバースマスク方式により、CMP後の膜厚ばらつきの低減を実現する処理の流れを示したものである。処理の流れを簡単に説明する。
【0081】
このリバースマスク方式では、溝パターンとは逆のパターンを形成したリバースマスクを用いてホトリソグラフィ(S31)、エッチング(S32)の処理を施し、最後にCMPによって絶縁膜を研磨し表面を平坦化する。
【0082】
このCMP後、製品ウェハに対して、膜厚検査によって詳細に膜厚計測する。その検査結果をもとに、リバースマスクのパターンレイアウト及びエッチングの最適条件を抽出する(S33)。この抽出したパターンレイアウトにデータベースの設計情報を修正する。この修正したパターンレイアウトによりマスクを製作し(S34)、さらにプロセス条件を変更して以降のウェハを処理する。必要であれば、変更後のウェハに対して同様の処理を実施して効果を確認する。膜厚計測については、前記図5の場合と同様である。
【0083】
続いて、詳細に評価した膜厚分布からリバースマスクのパターンレイアウト及びエッチング等のプロセス条件を最適化する方法を説明する。リバースパターンのレイアウト最適化及びエッチングプロセスの最適化方法として、それぞれ以下の項目が考えられる。
【0084】
▲1▼リバースマスクのパターンレイアウトの最適化
リバースマスクのパターンレイアウトの最も単純な決定方法は、STIパターンの逆(リバース)のパターンとすればよい。通常は、この方法によりCMP後の膜厚のばらつきを低減できる。しかし、微細なパターンや形状の場合は単純にSTIとは逆のパターンを作ることができない場合や、露光において正確にパターンを転写出来ない場合がある。また、前記図4に示すように、STIのパターン面積率によって絶縁膜の厚さが異なるので、エッチング後の残膜の大きさもばらつくことになる。このため、CMP後の膜厚ばらつきの低減効果が十分得られない場合がある。そこで、実測に基づいて、平坦化の確認及びそれらの条件の最適化を実施する必要がある。
【0085】
この最適化の方法の一つとして、STIの局所的なパターン面積率によってリバースパターンの大きさを変化させることにより、CMP後の膜厚ばらつきを低減する方法がある。パターン面積率の疎なもの、密なもの、面積率100%の場合に分けて考えると、面積率100%の場合はパターン上を全面エッチングし、疎なもの及び密なものについてそれぞれエッチングしない及びパターン幅を小さくする等により、CMP後の膜厚ばらつきを低減することができる(図21参照)。
【0086】
このエッチングするパターンの幅を決める方法としては、エッチング後のSiN膜1上の膜の局所的な体積がチップ全体において均一になるように決める方法がある。例えば、図21(a),(c)の点線よりも上の部分の膜の局所的な体積の部分が最も均一となるように、エッチング部分7のパターンレイアウトを作製する。図21の断面図(a),(c)の下のグラフ(b),(d)は点線上の局所的な膜の体積を表したものである。上図(a),(b)と下図(c),(d)では下図の方が体積分布のばらつきが小さく、より平坦化が可能となる。
【0087】
また、エッチング後の表面形状を求める最も単純な方法としては、条件を変えたいくつかのサンプルを実測することによって求める方法がある。また、シミュレーション等により求めることも可能である。
【0088】
上記は、例えば実測結果に基づいてチップ全体に対して適用しても良いし、特定箇所、例えば膜厚が小さい部分にのみ適用しても良い。
【0089】
▲2▼エッチング条件の最適化
エッチング量については、前述の成膜量及びCMP研磨量の最適化と同様の方法で実現することができる。
【0090】
上記の全ての最適化は、実測に基づいて実施されるが、最近ではチップの設計情報や膜の成膜形状等の情報からシミュレーションによりCMP後の膜厚分布を予想できるようになってきている。そこで、これらのシミュレーション技術と実測、解析(最適化)技術とを組み合わせることにより、設計やプロセスの最適化を短期間で実施する事が可能となる。
【0091】
上記は、STI形成工程を例に説明しているが、その他の工程としてILD(Inter Layer Dielectric)の場合にも適用することができる。
【0092】
(実施の形態2)
図22により、本発明の実施の形態2の半導体デバイスの製造技術の一例を説明する。
【0093】
本発明における実施の形態2として、半導体デバイスの製造工程におけるCMP工程を対象とし、プラグ形成等のコンタクトホールの開口不良の低減を目的とした設計及びプロセスの最適化に適用した例を示す。
【0094】
例えば、コンタクトホールの開口不良が生じる原因の一つとして、その前の工程である絶縁膜のCMP後の膜厚ばらつきが大きいために起こることが考えられる。すなわち、CMP後の絶縁膜のばらつきが大きい場合、膜厚の大きい部分でエッチングによって穴が空ききらず、開口不良が発生してしまう場合がある。
【0095】
この開口不良の発生を低減するには、前の工程での絶縁膜のCMP後の膜厚のばらつきを低減する必要がある。図22は、開口検出結果に基づいて、その前の工程での膜厚ばらつきを低減するための設計及びプロセスを最適化する処理の流れを示したものである。設計及びプロセスの最適化方法は、前記した膜厚ばらつきの低減の場合と同様である。
【0096】
図22に示すように、この製造工程では、配線のホトリソグラフィ及びエッチング、層間膜の成膜及びCMP、プラグのホトリソグラフィ及びエッチングの各処理を行った後に、開口確認検査を実施する(S41〜S47)。
【0097】
この検査結果に基づいて、パターンレイアウトの最適条件及び成膜量及び研磨量の最適条件を抽出する(S48)。この抽出したパターンレイアウトにデータベースの設計情報を修正する。この修正したパターンレイアウトによりマスクを製作し(S49)、さらにプロセス条件を変更して以降のウェハを処理する。このように、開口検査結果に基づいて設計及びプロセスを最適化することにより、開口不良の発生を防ぐことができる。
【0098】
(実施の形態3)
図23により、本発明の実施の形態3の半導体デバイスの製造技術の一例を説明する。
【0099】
本発明における実施の形態3として、半導体デバイスの製造工程におけるCMP工程を対象とし、プラグ形成等のCMP後の膜残りの低減を目的とした設計及びプロセスの最適化に適用した例を示す。
【0100】
例えば、膜残りが生じる原因の一つとして、その前の工程である絶縁膜のCMP後の膜厚ばらつきが大きいために起こることが考えられる。すなわち、CMP後の絶縁膜のばらつきが大きい場合、膜の薄い部分、すなわち表面が凹状となっている部分に膜が残ってしまう場合がある。
【0101】
この膜残り発生を低減するには、前の工程での絶縁膜のCMP後の膜厚のばらつきを低減する必要ある。図23は、膜残り検出結果に基づいて、その前の工程での膜厚ばらつきを低減するための設計及びプロセスを最適する処理の流れを示したものである。設計及びプロセスの最適化方法は、前記した膜厚ばらつきの低減の場合と同様である。
【0102】
図23に示すように、この製造工程では、さらにプラグの成膜及びCMPの処理を行った後に、膜残り検査を実施する(S51〜S53)。
【0103】
この検査結果に基づいて、パターンレイアウトの最適条件及び成膜量、研磨量及びエッチング量の最適条件を抽出する(S54)。この抽出したパターンレイアウトにデータベースの設計情報を修正する。この修正したパターンレイアウトによりマスクを製作し(S55)、さらにプロセス条件を変更して以降のウェハを処理する。このように、膜残り検査結果に基づいて設計及びプロセスを最適化することにより、膜残りの発生を防ぐことができる。
【0104】
以上の説明では、膜厚計測、開口検査及び膜残り検査とそのデータに基づく設計及びプロセスの最適化処理等を別々のステップとして示しているが、実際の製造装置として考えた場合、それぞれ別々の装置として構成しても良いし、複数の機能を備えた一つの装置として構成しても良い。
【0105】
また、半導体製造装置においては、例えば前記図5の処理を実現するため、S6の膜厚検査は検査手段で膜厚が実測され、またS7の最適プロセス条件抽出はプロセス条件変更手段で最適なプロセス条件に変更される。この検査手段としては、例えば分光検出方式の膜厚計測装置などが用いられ、またプロセス条件変更手段は、例えばソフトウェアによるプログラム制御に基づいて実行される。
【0106】
さらに、前記図9の処理を実現するため、S21のレイアウト最適化には、前記プロセス条件変更手段と同様、例えばソフトウェアによるプログラム制御に基づいて実行される設計変更手段が用いられる。
【0107】
また、他の前記図8、図20、図22および図23の処理を実現するためにも、前記と同様の各手段が用いられている。
【0108】
【発明の効果】
本発明によれば、設計やプロセスに起因する不良の発生を未然に防ぐ、または発生した不良に対して設計及びプロセスを最適化することにより、短期間で不良対策が可能となる。例えば、シリコンウェハ上に半導体デバイスを製造する製造工程において、膜厚検査、膜残り検査及びコンタクトホールの開口確認検査の検査データに基づいて、回路パターンのレイアウト等を最適化することによって、歩留まり向上及び製品の早期安定量産化が可能となる。
【図面の簡単な説明】
【図1】(a)〜(d)は一般的なSTI形成の各工程における断面構造を示す概略図である。
【図2】(a)〜(d)は一般的な上乗せ膜方式の各工程における断面構造を示す概略図である。
【図3】(a)〜(d)は一般的なダミーパターン方式の各工程における断面構造を示す概略図である。
【図4】(a)〜(d)は一般的なリバースマスク方式の各工程における断面構造を示す概略図である。
【図5】本発明の実施の形態1において、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図6】本発明の実施の形態1において、研磨量とウェハ面内及びチップ内の膜厚ばらつきとの関係を示す概略図である。
【図7】本発明の実施の形態1において、研磨量と膜厚ばらつきのとの関係から最適研磨量を抽出する方法の一例を示す概略図である。
【図8】本発明の実施の形態1において、上乗せ膜方式における成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図9】本発明の実施の形態1において、ダミーパターン方式におけるパターンレイアウト、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図10】本発明の実施の形態1において、チップのパターン密度の分布を示す概略図である。
【図11】本発明の実施の形態1において、図10に示すパターン密度分布のチップの研磨後の膜厚分布を示す概略図である。
【図12】本発明の実施の形態1において、チップのパターン密度の分布を示す概略図である。
【図13】本発明の実施の形態1において、図12に示すパターン密度分布のチップの研磨後の膜厚分布を示す概略図である。
【図14】本発明の実施の形態1において、図10に示すチップの一断面の空間周波数を示す概略図である。
【図15】本発明の実施の形態1において、図12に示すチップの一断面の空間周波数を示す概略図である。
【図16】(a),(b)は本発明の実施の形態1において、パターン密度の平均化を示す概略図である。
【図17】(a),(b)は本発明の実施の形態1において、パターン幅の修正を示す概略図である。
【図18】(a),(b)は本発明の実施の形態1において、ダミーパターンの設計ルールの変更を示す概略図である。
【図19】(a),(b)は本発明の実施の形態1において、ダミーパターンの設計ルールの変更を示す概略図である。
【図20】本発明の実施の形態1において、リバースマスク方式におけるパターンレイアウト、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図21】(a)〜(d)は本発明の実施の形態1において、エッチングパターンの変更を示す概略図である。
【図22】本発明の実施の形態2において、開口不良の低減のためのパターンレイアウト、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【図23】本発明の実施の形態3において、膜残りの低減のためのパターンレイアウト、成膜量及び研磨量を最適化する処理の流れを示す概略図である。
【符号の説明】
1…SiN膜、2…Si基盤、3…溝、4…絶縁膜、5…上乗せ膜、6…ダミーパターン、7…エッチング部分、8…チップ、9…大パターン密度領域、10…小パターン密度領域、11…回路パターン、12…ダミーパターン。
Claims (10)
- 設計情報に基づいた条件で成膜およびCMPを実施し、検査を経て製造される薄膜デバイスの設計方法であって、
前記CMP後の膜厚ばらつきを低減するように、前記検査で実測した膜厚計測データと前記設計情報とに基づいて、回路群のチップ内での配置を変更することを特徴とする薄膜デバイスの設計方法。 - 設計情報に基づいた条件で成膜およびCMPを実施し、検査を経て製造される薄膜デバイスの設計方法であって、
前記CMP後の膜厚ばらつきを低減するように、前記検査で実測した膜厚計測データと前記設計情報とに基づいて、回路パターンまたはダミーパターンの配置、幅および大きさを変更することを特徴とする薄膜デバイスの設計方法。 - 請求項1または2記載の薄膜デバイスの設計方法において、前記設計情報として、チップ内での回路パターンのパターン密度分布および空間周波数を用いることを特徴とする薄膜デバイスの設計方法。
- 請求項1または2記載の薄膜デバイスの設計方法において、前記CMP後の膜厚ばらつきに代えて、コンタクトホール開口不良、または膜残りを低減するように、設計の各条件を変更することを特徴とする薄膜デバイスの設計方法。
- 設計情報に基づいた条件で成膜およびCMPを実施し、検査を経て製造される薄膜デバイスの製造方法であって、
前記CMP後の膜厚ばらつきを低減するように、前記検査で実測した膜厚計測データと前記設計情報とに基づいて、成膜量、エッチング量および研磨量を変更することを特徴とする薄膜デバイスの製造方法。 - 設計情報に基づいた条件で成膜およびCMPを実施し、検査を経て製造される薄膜デバイスの製造方法であって、
前記CMP後の膜厚ばらつきを低減するように、前記検査で実測した膜厚計測データと前記設計情報の成膜量および研磨量との関係に基づいて、成膜量、エッチング量および研磨量を変更することを特徴とする薄膜デバイスの製造方法。 - 請求項5または6記載の薄膜デバイスの製造方法において、前記膜厚計測データとして、チップ内での膜厚分布計測データを用いることを特徴とする薄膜デバイスの製造方法。
- 請求項5または6記載の薄膜デバイスの製造方法において、前記CMP後の膜厚ばらつきに代えて、コンタクトホール開口不良、または膜残りを低減するように、製造の各条件を変更することを特徴とする薄膜デバイスの製造方法。
- 設計情報に基づいた条件で成膜およびCMPを実施し、検査を経て薄膜デバイスを製造する半導体製造装置であって、
前記CMP後の膜厚、コンタクトホール開口、または膜残りを検査する検査手段と、
前記CMP後の膜厚ばらつき、前記コンタクトホール開口不良、または前記膜残りを低減するように、前記検査手段で検査した検査データと前記設計情報とに基づいて、設計の各条件を変更する設計変更手段とを有することを特徴とする半導体製造装置。 - 設計情報に基づいた条件で成膜およびCMPを実施し、検査を経て薄膜デバイスを製造する半導体製造装置であって、
前記CMP後の膜厚、コンタクトホール開口、または膜残りを検査する検査手段と、
前記CMP後の膜厚ばらつき、前記コンタクトホール開口不良、または前記膜残りを低減するように、前記検査手段で検査した検査データと前記設計情報とに基づいて、製造の各プロセス条件を変更するプロセス条件変更手段とを有することを特徴とする半導体製造装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003065864A JP4441190B2 (ja) | 2003-03-12 | 2003-03-12 | 薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003065864A JP4441190B2 (ja) | 2003-03-12 | 2003-03-12 | 薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004273962A true JP2004273962A (ja) | 2004-09-30 |
JP4441190B2 JP4441190B2 (ja) | 2010-03-31 |
Family
ID=33126729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003065864A Expired - Fee Related JP4441190B2 (ja) | 2003-03-12 | 2003-03-12 | 薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4441190B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006165376A (ja) * | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | 電子装置及びその設計方法 |
JP2009526276A (ja) * | 2006-02-09 | 2009-07-16 | クゥアルコム・インコーポレイテッド | 設計レイアウト内に充填型を挿入する方法と装置 |
JP2017076801A (ja) * | 2015-10-15 | 2017-04-20 | 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. | スプリットゲートフラッシュ技術におけるインタディジタルキャパシタ |
US9983257B2 (en) | 2015-10-15 | 2018-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Test line patterns in split-gate flash technology |
-
2003
- 2003-03-12 JP JP2003065864A patent/JP4441190B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006165376A (ja) * | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | 電子装置及びその設計方法 |
JP2009526276A (ja) * | 2006-02-09 | 2009-07-16 | クゥアルコム・インコーポレイテッド | 設計レイアウト内に充填型を挿入する方法と装置 |
JP2017076801A (ja) * | 2015-10-15 | 2017-04-20 | 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. | スプリットゲートフラッシュ技術におけるインタディジタルキャパシタ |
CN106601640A (zh) * | 2015-10-15 | 2017-04-26 | 台湾积体电路制造股份有限公司 | 用于嵌入式非易失性存储器技术的测试线字母 |
US9983257B2 (en) | 2015-10-15 | 2018-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Test line patterns in split-gate flash technology |
US10163522B2 (en) | 2015-10-15 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Test line letter for embedded non-volatile memory technology |
US11069419B2 (en) | 2015-10-15 | 2021-07-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Test line letter for embedded non-volatile memory technology |
Also Published As
Publication number | Publication date |
---|---|
JP4441190B2 (ja) | 2010-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6526547B2 (en) | Method for efficient manufacturing of integrated circuits | |
US7492049B2 (en) | Multi-layer registration and dimensional test mark for scatterometrical measurement | |
KR20140069352A (ko) | 신규 웨이퍼 지오메트리 메트릭을 이용한 오버레이 및 반도체 처리 제어 | |
JP2017201402A (ja) | ツール及びプロセスの効果を分離する基板マトリクス | |
JP2007281248A (ja) | 半導体装置の製造方法 | |
TWI430350B (zh) | 用於製造半導體裝置之方法、設備及程式,與用於產生遮罩資料之程式 | |
JP3708058B2 (ja) | フォトマスクの製造方法およびそのフォトマスクを用いた半導体装置の製造方法 | |
JP2022093260A (ja) | 半導体ユニットのテスト方法 | |
US20110291285A1 (en) | Semiconductor Device Comprising a Die Seal with Graded Pattern Density | |
KR20050077167A (ko) | 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한마스크 레이아웃 보정 방법 | |
JP4441190B2 (ja) | 薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置 | |
KR100676606B1 (ko) | Cmp 공정을 위한 더미 패턴을 형성하는 방법 | |
JP5087928B2 (ja) | 半導体装置の歩留まり算出方法及びコンピュータプログラム | |
JP3380941B2 (ja) | 線幅管理パターンおよびこれを用いた線幅管理方法 | |
US10593631B2 (en) | Warping reduction in silicon wafers | |
KR20100020300A (ko) | 반도체 웨이퍼용 마스크 | |
US6531387B1 (en) | Polishing of conductive layers in fabrication of integrated circuits | |
JP3933619B2 (ja) | 研磨工程の残存膜厚判定方法および半導体装置の製造方法 | |
CN101123218A (zh) | 集成电路的可制造性设计方法 | |
TWI550697B (zh) | 半導體元件的製作以及檢測方法 | |
KR100681679B1 (ko) | 반도체 소자 제조 방법 | |
TWI833455B (zh) | 減少陣列區缺陷之半導體元件的製備方法 | |
JP2010232669A (ja) | 半導体装置及び半導体製造方法 | |
JP2009164452A (ja) | 半導体装置の評価方法および半導体ウエハ | |
KR100591132B1 (ko) | 반도체 공정 마진 확인용 패턴 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050708 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090331 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090507 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090924 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091118 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091215 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100108 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140115 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |