DE102019209230A1 - Verfahren, Vorrichtung und System zum Schützen von Cobalt-Strukturen vor Oxidation in der Bildung von Halbleitervorrichtungen - Google Patents

Verfahren, Vorrichtung und System zum Schützen von Cobalt-Strukturen vor Oxidation in der Bildung von Halbleitervorrichtungen Download PDF

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Ruilong Xie
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Abstract

Verfahren, umfassend ein Bilden einer Cobalt-Struktur auf einem aktiven Merkmal einer Halbleitervorrichtung, wobei die Halbleitervorrichtung ein inaktives Merkmal über der Cobalt-Struktur umfasst; ein Bilden einer Kappe auf der Cobalt-Struktur; ein Entfernen von mindestens einem Abschnitt des inaktiven Merkmals, wobei die Cobalt-Struktur im Wesentlichen nicht entfernt wird; ein Bilden eines dielektrischen Materials über der Kappe; und ein Bilden eines ersten Kontakts zu der Cobalt-Struktur. Systeme, die zur Implementierung der Verfahren ausgebildet sind. Durch die Verfahren hergestellte Halbleitervorrichtungen.

Description

  • HINTERGRUND DER ERFINDUNG
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung von hochentwickelten Halbleitervorrichtungen und insbesondere verschiedene Verfahren und Systeme zum Schützen von Cobalt-Strukturen vor Oxidation während der Herstellung von Halbleitervorrichtungen.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Die Technologieexplosion in der Fertigungsindustrie hat zu vielen neuen und innovativen Herstellungsverfahren geführt. Die heutigen Fertigungsprozesse, insbesondere die Halbleiterfertigungsprozesse, erfordern eine Vielzahl wichtiger Schritte. Diese Prozessschritte erfordern normalerweise eine Reihe von Eingaben, die im Allgemeinen genau abgestimmt sind, um eine ordnungsgemäße Fertigungssteuerung aufrechtzuerhalten.
  • Die Herstellung von Halbleitervorrichtungen erfordert eine Anzahl von diskreten Prozessschritten, um eine verpackte Halbleitervorrichtung aus rohem Halbleitermaterial herzustellen. Im Allgemeinen wird ein Satz von Verarbeitungsschritten an einer Gruppe von Halbleiterwafern, die manchmal als Los bezeichnet werden, unter Verwendung von Halbleiterherstellungswerkzeugen, wie einem Belichtungswerkzeug oder einem Stepper, durchgeführt. Gemäß einem Beispiel kann ein Ätzprozess an den Halbleiterwafern durchgeführt werden, um Objekte auf dem Halbleiterwafer zu bilden, wie beispielsweise Polysiliziumleitungen, von denen eine jede als Gateelektrode für einen Transistor fungieren kann. Als ein anderes Beispiel kann eine Vielzahl von Metallleitungen, z. B. Aluminium oder Kupfer, Aluminium, gebildet werden, die als Leiterbahnen dienen, die einen Bereich auf dem Halbleiterwafer mit einem anderen verbinden. Auf diese Weise können integrierte Schaltungschips hergestellt werden.
  • Um eine elektrische Leitfähigkeit zwischen Elementen einer FinFET-Halbleitervorrichtung bereitzustellen, in der sich der Kanal des FET in einer Finne befindet, die auf einem Substrat angeordnet ist, sind das Source und Drain des FET in oder auf einer oder mehreren Finnen angeordnet und das Gate des FET ist über einer oder mehreren Finnen angeordnet. Cobalt-Strukturen weisen eine Reihe von wünschenswerten Eigenschaften bei der Bildung von Kontakten von Source und Drain zu leitenden Elementen in höheren Ebenen der Halbleitervorrichtung auf. Leider ist Cobalt relativ anfällig für Oxidation. Eine Anzahl von Prozessen, die üblicherweise bei der Herstellung von Halbleiterbauelementen verwendet werden, wie z. B. ein reaktives lonenätzen (RIE) zum Entfernen von Abstandshaltern und ein Abscheiden von dielektrischen Materialien, wie z. B. Siliziumoxid und SiOC, umfassen ein Aussetzen der Halbleitervorrichtung an Sauerstoff. Oxidiertes Cobalt ist weniger elektrisch leitfähig als reduziertes Cobalt und dementsprechend ist eine Oxidation von Cobalt nicht erwünscht.
  • Um die Oxidation von Cobalt zu minimieren, haben Arbeiter FinFET-Vorrichtungen hergestellt, in denen Gate-Kontakte unter einem Abstand zu Source-Elektroden und Drain-Elektroden gebildet werden, typischerweise über einer Flachgrabenisolation (STI) zwischen Finnen. Source und Drain sind so ausgebildet, dass sie das STI zwischen den Finnen nicht überqueren. Obwohl dies funktionsfähig ist, werden Designoptionen dadurch eingeschränkt, dass die Bildung von Gatekontakten ausschließlich über STI-Bereichen erfolgt, und es werden Verdrahtungmöglichkeiten dadurch eingeschränkt, dass verboten wird, dass Source und Drain STI-Bereiche überqueren.
  • Andere Arbeiter in dem Gebiet haben behauptet, dass Siliciumcarbid (SiC) -Kappen auf Cobalt-Strukturen die Oxidation von Cobalt hemmen. Die gegenwärten Arbeiter haben jedoch eine Reihe von unerwünschten Eigenschaften von SiC festgestellt, wie z. B. seine Neigung, die Oberfläche von Cobalt-Strukturen zu silizidieren. Dies kann zu einem höheren Widerstand führen, was unerwünscht ist.
  • Die vorliegende Erfindung kann eines oder mehrere der oben identifizierten Probleme angehen und/oder zumindest reduzieren.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Das Folgende stellt eine vereinfachte Zusammenfassung der Erfindung dar, um ein grundlegendes Verständnis von einigen Aspekten der Erfindung bereitzustellen. Diese Zusammenfassung stellt keine vollständige Übersicht über die Erfindung dar. Es ist nicht beabsichtigt, Schlüsselelemente oder kritische Elemente der Erfindung zu identifizieren oder den Umfang der Erfindung abzugrenzen. Ihr einziger Zweck besteht darin, einige Konzepte in vereinfachter Form als vorab der später erörterten detaillierteren Beschreibung darzustellen.
  • Im Allgemeinen ist die vorliegende Erfindung auf ein Verfahren gerichtet, umfassend ein Bilden einer Cobalt-Struktur auf einem aktiven Merkmal einer Halbleitervorrichtung, wobei die Halbleitervorrichtung ein inaktives Merkmal über der Cobalt-Struktur umfasst; ein Bilden einer Kappe auf der Cobalt-Struktur; ein Entfernen von mindestens einem Abschn itt des inaktiven Merkmals, wobei die Kobalt-Struktur im Wesentlichen nicht entfernt wird; ein Bilden eines dielektrischen Materials über der Kappe; und ein Bilden eines ersten Kontakts zu der Cobalt-Struktur.
  • Die vorliegende Erfindung ist auch auf eine Halbleitervorrichtung gerichtet, umfassend eine Mehrzahl aktiver Merkmale; eine Cobalt-Struktur, die auf mindestens zwei der aktiven Merkmale angeordnet ist; eine Kappe auf der Cobalt-Struktur; ein dielektrisches Material auf der Kappe auf der Cobalt-Struktur auf mindestens einem aktiven Merkmal; und einen ersten Kontakt auf der Kappe auf der Cobalt-Struktur auf mindestens einem anderen aktiven Merkmal.
  • Die vorliegende Erfindung umfasst auch ein Halbleitervorrichtungsherstellungssystem, das ausgelegt ist, um einen oder mehrere Schritte des Verfahrens zu implementieren.
  • Die vorliegende Erfindung kann eine Oxidation von Cobalt-Strukturen in Halbleitervorrichtungen verringern, ohne dass SiC-Kappen erforderlich sind.
  • Figurenliste
  • Die Erfindung kann unter Bezugnahme auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen verstanden werden, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen und in denen:
    • 1 eine stilisierte Draufsicht auf eine Halbleitervorrichtung darstellt, in der ein in den nachfolgenden Figuren dargestellter Querschnitt in Übereinstimmung mit den hierin beschriebenen Ausführungsformen angegeben ist;
    • 2 eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer ersten Bearbeitungsstufe gemäß Ausführungsformen hierin darstellt;
    • 3 eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer zweiten Bearbeitungsstufe gemäß Ausführungsformen hierin darstellt;
    • 4 eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer dritten Bearbeitungsstufe gemäß Ausführungsformen hierin darstellt;
    • 5 eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer vierten Bearbeitungsstufe gemäß Ausführungsformen hierin darstellt;
    • 6 eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer fünften Bearbeitungsstufe gemäß Ausführungsformen hierin darstellt;
    • 7 eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer sechsten Bearbeitungsstufe gemäß Ausführungsformen hierin darstellt;
    • 8 eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer siebten Bearbeitungsstufe gemäß Ausführungsformen hierin darstellt;
    • 9 eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer achten Bearbeitungsstufe gemäß Ausführungsformen hierin darstellt;
    • 10 eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer neunten Bearbeitungsstufe gemäß Ausführungsformen hierin darstellt;
    • 11 ein Flussdiagramm eines Verfahrens gemäß Ausführungsformen hierin darstellt; und
    • 12 eine stilisierte Darstellung eines Systems zur Herstellung einer Halbleitervorrichtung gemäß Ausführungsformen hierin darstellt.
  • Während der hierin offenbarte Gegenstand verschiedenen Modifikationen und alternativen Formen unterworfen sein kann, sind spezielle Ausführungsformen davon beispielhaft in den Zeichnungen gezeigt und im Detail hierin beschrieben. Es versteht sich jedoch, dass die Beschreibung von speziellen Ausführungsformen hierin die Erfindung nicht auf die bestimmten offenbarten Formen beschränken soll, sondern im Gegenteil alle Modifikationen, Äquivalente und Alternativen abdecken soll, die in das Wesen und den Umfang der Erfindung fallen, wie sie in den beigefügten Ansprüchen definiert wird.
  • DETAILLIERTE BESCHREIBUNG
  • Nachstehend sind verschiedene anschauliche Ausführungsformen der Erfindung beschrieben. Aus Gründen der Klarheit werden in dieser Beschreibung nicht alle Merkmale einer tatsächlichen Implementierung beschrieben. Es versteht sich natürlich, dass bei der Entwicklung einer solchen tatsächlichen Ausführungsform zahlreiche implementierungsspezifischen Entscheidungen getroffen werden müssen, um die speziellen Ziele der Entwickler zu erreichen, wie beispielsweise die Einhaltung systembezogener und geschäftsbedingter Einschränkungen, die von einer Implementierung zur anderen variiert werden. Darüber hinaus ist zu erkennen, dass ein solcher Entwicklungsaufwand komplex und zeitaufwendig sein kann, aber für den Durchschnittsfachmann mit dem Vorteil dieser Erfindung eine Routineaufga be darstellt.
  • Der vorliegende Gegenstand wird nun mit Bezug auf die beigefügten Figuren beschrieben. In den Zeichnungen sind verschiedene Strukturen, Systeme und Vorrichtungen lediglich zu Erläuterungszwecken schematisch dargestellt, um die vorliegende Erfindung nicht durch Details zu verschleiern, die dem Fachmann bekannt sind. Trotzdem sind die beigefügten Zeichnungen vorgesehen, um anschauliche Beispiele der vorliegenden Erfindung zu beschreiben und zu erläutern. Die hier verwendeten Wörter und Ausdrücke sollten so verstanden und interpretiert werden, dass sie eine Bedeutung haben, die mit dem Verständnis dieser Wörter und Ausdrücke durch den Fachmann auf dem relevanten Fachgebiet übereinstimmt. Es ist nicht beabsichtigt, dass eine spezielle Definition eines Begriffs oder einer Phrase, insbesondere eine Definition, die sich von der gewöhnlichen und üblichen Bedeutung, wie sie von Fachleuten verstanden wird, unterscheidet, durch konsequente Verwendung des Begriffs oder der Phrase hierin impliziert wird. In dem Maße, wie ein Begriff oder eine Phrase eine spezielle Bedeutung haben soll, d. h. eine andere Bedeutung als die, wie sie von Fachleuten verstanden wird, wird eine solche spezielle Definition ausdrücklich in der Beschreibung in einer definierten Weise dargelegt, die direkt und eindeutig die Bedeutung der speziellen Definition für den Begriff oder die Phrase liefert.
  • Ausführungsformen hierin betreffen Halbleitervorrichtungen, die vor Oxidation geschützte Cobalt-Strukturen umfassen, und Verfahren und Systeme zum Bilden solcher Vorrichtungen.
  • Im Hinblick auf 1 ist eine vereinfachte Draufsicht oder ebene Ansicht einer Halbleiterstruktur gezeigt, die allgemein mit 100 bezeichnet ist und die während einer in 10 gezeigten und nachstehend ausführlicher beschriebenen Stufe der Halbleiterherstellung erhalten wurde. (Zur leichteren Veranschaulichung bestimmter Merkmale ist eine Anzahl von Strukturen, die in 10 gezeigt sind, in 1 weggelassen).
  • Die Halbleiterstruktur 100 umfasst eine Vielzahl von Finnen 104a, 104b, 104c, 104d, 104e und 104f, die ausgebildet sind. Die Finnen 104a-f können durch Ätzen eines Halbleitersubstrats (in 1 nicht gezeigt) gebildet werden. Die Finnen 104a-f können Silizium, Silizium-Germanium oder andere geeignete Materialien umfassen. Die Finnen 104a-f können einen oder mehrere Dotierstoffe umfassen. Alternativ oder zusätzlich können die Finnen 104a-f ein epitaktisches Material wie epitaktisches Silizium oder epitaktisches Silizium-Germanium auf einem Teil oder der gesamten Oberseite und/oder den Seiten der Finnen 104a-f aufweisen. Die Finnen 104a-f können jeweils als ein Kanal in einer FinFET-Struktur (Feldeffekttransistorstruktur) verwendet werden, wie dem Fachmann bekannt ist.
  • Jede Finne 104a-f weist im Allgemeinen eine lange horizontale Abmessung und eine kurze horizontale Abmessung senkrecht zu der langen horizontalen Abmessung auf. Der Abschnitt, dem die Ansicht der 2 - 10 entnommen ist, verläuft entlang der langen horizontalen Abmessungen der Finnen 104b und 104e.
  • 1 zeigt auch eine die Finnen 104a-f umgebende Flachgrabenisolation (STI) 102. Die STI 102 kann aus irgendeinem Material gebildet sein, das jede der Finnen 104a-f voneinander elektrisch isoliert.
  • 1 zeigt auch eine Anzahl von Strukturen, die auf den Finnen 104a-f angeordnet sind. Eine Mehrzahl von Gates 106a, 106b, 106c, 106d, 106e und 106f ist auf den Finnen 104a-f angeordnet. Jedes der Gates 106a-f kann ein High-k-Gatemetall oder ein anderes geeignetes Gatematerial umfassen, das dem Fachmann bekannt ist. Jedes der Gates 106a-f weist im Allgemeinen eine lange horizontale Abmessung und eine kurze horizontale Abmessung senkrecht zu der langen horizontalen Abmessung auf. Die lange horizontale Abmessung von jedem Gate 106a-f ist senkrecht zu der langen horizontalen Abmessung jeder Finne 104a-f.
  • Zwischen den Gates 106a-f sind mehrere Cobalt-Strukturen 108a, 108b, 108c und 108d angeordnet. Jede der Cobalt-Strukturen 108a-d umfasst Cobalt. Ohne an eine Theorie gebunden zu sein kann Cobalt eine wirksame elektrische Verbindung zwischen einem aktiven Merkmal, z. B. einem epitaktischen Source/Drain (in 1 nicht gezeigt), das in/auf einer Finne 104a-f ausgebildet ist, und einem oder mehreren leitenden Elementen bereitstellen, die über den Cobalt-Strukturen 108a-d anzuordnen sind. Jede der Cobalt-Strukturen 108a-d weist im Allgemeinen eine lange horizontale Abmessung und eine kurze horizontale Abmessung senkrecht zu der langen horizontalen Abmessung auf. Die lange horizontale Abmessung jeder Cobalt-Struktur 108a-d ist senkrecht zu der langen horizontalen Abmessung jeder Finne 104a-f.
  • In der in 1 dargestellten Herstellungsstufe umfasst die Halbleiterstruktur 100 einen ersten Kontakt 110a und einen zweiten Kontakt 110b. Der erste Kontakt 110a ist über und in elektrischem Kontakt mit einer Cobalt-Struktur, z. B. der Cobalt-Struktur 108c, angeordnet. Wie in späteren Figuren zu sehen sein wird, steht der erste Kontakt 110a nicht mit dem Gate 106d oder dem Gate 106e in elektrischem Kontakt. Der zweite Kontakt 110b ist über und in elektrischem Kontakt mit einem Gate, z. B. dem Gate 106b, angeordnet. Wie in späteren Figuren zu sehen sein wird, steht der zweite Kontakt 110b nicht mit der Cobalt-Struktur 108a oder der Cobalt-Struktur 108b in elektrischem Kontakt.
  • Nachfolgende stilisierte Querschnittsdarstellungen der Halbleitervorrichtung 100 gemäß den Ausführungsformen verlaufen entlang dem dargestellten X-Schnitt und senkrecht zu den langen Achsen der Gates 106a-f und der Cobalt-Strukturen 108a-d und verlaufen durch und parallel zu den langen Achsen der Finnen 104b und 104e. Eine oder mehrere der nachfolgenden Querschnittsansichten können die Halbleitervorrichtung 100 vor der in 1 gezeigten Bearbeitungsstufe darstellen.
  • 2 stellt eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer ersten Bearbeitungsstufe gemäß den Ausführungsformen hierin dar. Die erste Bearbeitungsstufe bildet eine Anzahl von Merkmalen der in 1 gezeigten Halbleitervorrichtung 100.
  • Die Finnen 104b, 104e (zusammen mit den anderen in 1 gezeigten Finnen 104a, 104c, 104d und 104f) können beispielsweise durch Wegätzen von Abschnitten eines Halbleitersubstrats 104, so dass sich die Finnen 104b, 104e ergeben, gebildet werden. In anderen Ausführungsformen (nicht gezeigt) können die Finnen 104b, 104e durch Abscheiden und/oder epitaktisches Aufwachsen eines oder mehrerer Materialien auf dem Halbleitersubstrat 104 gebildet werden. Das Halbleitersubstrat 104 kann Silizium, Silizium-Germanium, Silizium-auf-Isolator (SOI) oder andere in der FinFET-Technik bekannte Materialien aufweisen. Das SOI 102 ist auf dem Halbleitersubstrat 104 angeordnet und umgibt mindestens die unteren Abschnitte von jeder Finne 104b, 104e.
  • Jedes Gate 106a - 106f ist auf den Finnen 104b, 104e wie oben beschrieben angeordnet. Selbstausgerichtete Kappen 212a - 212f sind an den Oberseiten der Gates 106a - 106f angeordnet. In einer Ausführungsform umfasst jede der selbstausgerichteten Kappen 212a - 212f Siliziumnitrid (SiN). An den Seiten der Gates 106a - 106f und der selbstausgerichteten Kappen 212a - 212f befinden sich Mengen aus linken Abstandshaltern 213a - 213f und rechten Abstandshaltern 214a - 214f. Die Ausdrücke „links“ und „rechts“ werden hier zur Vereinfachung nur bei der Beschreibung von den in den 2 - 10 dargestellten Ausführungsformen verwendet. In einer Ausführungsform umfassen die linken Abstandshalter 213a-f und die rechten Abstandshalter 214a-f jeweils SiOCN.
  • Zusätzlich kann jeder linke Abstandshalter 213a-f und jeder rechte Abstandshalter 214a-f hierin als ein „inaktives Merkmal“ bezeichnet werden.
  • Die selbstausgerichteten Kappen 212a - 212f, die linken Abstandshalter 213a - 213f und die rechten Abstandshalter 214a - 214f können unter Verwendung von im Stand der Technik bekannten Techniken ausgebildet werden.
  • An und/oder in den Finnen 104b, 104e sind auch Source 220a, 220c und Drain 220b, 220d angeordnet. In einer Ausführungsform umfassen Source 220a, 220c und Drain 220b, 220d epitaktisches Silizium, epitaktisches Silizium-Germanium, dotiertes epitaktisches Silizium oder dotiertes epitaktisches Silizium-Germanium. Jedes Source 220a, 220c und Drain 220b, 220d kann gemäß der Verwendung des Begriffs hierin als „aktives Merkmal“ angesehen werden. Außerdem kann jedes Gate 106a - 106f zusätzlich als „aktives Merkmal“ betrachtet werden.
  • Obwohl mindestens ein Abstandshalter 213 oder 214 zwischen jedem Source 220a, 220c oder jedem Drain 220b, 220d einerseits und einem Gate 106a-f andererseits liegt, kann jedes Source und Drain 220a-220d als „neben“ einem Gate, z. B. dem Gate 106b oder Gate 106e, bezeichnet werden.
  • Ferner umfasst die in 2 dargestellte Halbleitervorrichtung 100 ein Zwischenschichtdielektrikum (ILD) 230. Das ILD 230 ist um jeden Gatestapel herum angeordnet, z. B. so dass es seitlich den Gatestapel 106b, 212b, 213b und 214b umgibt und über selbstausgerichteten Kappen 212, linken Abstandshaltern 213 und rechten Abstandshaltern 214 angeordnet ist, beispielsweise über der selbstausgerichteten Kappe 212b, dem linken Abstandshalter 213b und dem rechten Abstandshalter 214b. Das ILD 230 kann ein beliebiges gewünschtes dielektrisches Material wie Siliziumoxid oder Tetraethylorthosilikat (TEOS) umfassen und kann durch im Fachgebiet bekannte Techniken gebildet werden.
  • 3 stellt eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer zweiten Bearbeitungsstufe gemäß Ausführungsformen hierin dar. In der zweiten Bearbeitungsstufe wird eine organische Polymerisationsschicht (OPL) auf der ILD 230 abgeschieden und strukturiert und es wird ein reaktives lonenätzen (RIE) durchgeführt, um Abschnitte der ILD 230 zu entfernen, die nicht durch die strukturierte OPL geschützt sind. Das verbleibende OPL wird dann durch Veraschen, beispielsweise mit einer O2-Chemie oder N2H2-Chemie, in der RIE-Kammer entfernt. Das RIE entfernt auch Abschnitte von selbstausgerichteten Kappen 212a - 212f, Abschnitte von linken Abstandshaltern 213b - 213c und 213e - 213f und Abschnitte von rechten Abstandshaltern 214a - 214b und 214d - 214e. Das RIE legt darstellungsgemäß das Source und Drain 220a - 220d frei und rundet den oberen Abschnitt der freigelegten Abstandshalter 213b - 213c, 213e - 213f, 214a - 214b und 214d - 214e ab. Wünschenswerterweise wird die Erosion der freiliegenden Abstandshalter 213b-213c, 213e-213f, 214a - 214b und 214d - 214e minimiert. Spätere Bearbeitungsstufen, die gemäß den hierin beschriebenen Ausführungsformen durchgeführt werden, sind in einer Vielzahl von Ausmaßen einer teilweisen Entfernung von selbstausgerichteter Kappe, linkem Abstandshalter und rechtem Abstandshalter robust.
  • Die in 3 dargestellte Bearbeitungsstufe ergibt die Gräben 308a (über und um das Gate 106b) und 308b (über und um das Gate 106e).
  • 4 zeigt eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer dritten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen. In der dritten Bearbeitungsstufe wird Cobalt 108 abgeschieden, um die Gräben (308a und 308b, wie in 3 gezeigt) zu füllen. Ein Abscheiden von Cobalt 108 kann ein Überfüllen der Gräben und die Durchführung des chemisch-mechanischen Polierens (CMP) zum Planarisieren des Cobalts auf die Oberseiten der ILD 230 umfassen. In einer Ausführungsform umfasst das Abscheiden von Cobalt 108 ein erstes Bilden eines Titan/Titannitrid-Liners (nicht dargestellt) in den Gräben, gefolgt von einem Füllen der Gräben mit Cobalt 108.
  • 5 stellt eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer vierten Bearbeitungsstufe gemäß Ausführungsformen hierin dar. In der vierten Bearbeitungsstufe werden Cobalt-Strukturen 108a, 108b, 108c und 108d gebildet. Die Cobalt-Strukturen 108a - 108d können durch Aussparen des Cobalts 108 unter Verwendung bekannter Techniken gebildet werden. Jede der Cobalt-Strukturen 108a - 108d ist auf einem aktiven Merkmal der Halbleitervorrichtung 100 gebildet, z. B. auf Source 220a, Drain 220b, Source 220c oder Drain 220d.
  • Nach Durchführung der vierten Bearbeitungsstufe und wie in 5 dargestellt, umfasst die Halbleitervorrichtung 100 ein inaktives Merkmal (z. B. einen der linken Abstandshalter 213b, 213c, 213e oder 213e und einen der rechten Abstandshalter 214a, 214b, 214d oder 214e) über einer Cobalt-Struktur (z. B. irgendeiner der Cobalt-Strukturen 108a - 108d). Mit „über einer Cobalt-Struktur“ ist gemeint, dass mindestens ein Teil des inaktiven Merkmals über der Oberseite der Cobalt-Struktur 108a - 108d angeordnet ist.
  • 6 zeigt eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer fünften Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen. In der fünften Bearbeitungsstufe werden Kappen 640a - 640d auf den Cobalt-Strukturen 108a - 108d gebildet. Darstellungsgemäß ist jede Kappe 640a - 640d auf einer der Cobalt-Strukturen 108a - 108d gebildet.
  • In einer Ausführungsform umfasst jede Kappe 640a - 640d ein Material, das aus Wolfram, Ruthenium, Titan, Silizium oder einem Silizid ausgewählt ist. In einer weiteren Ausführungsform umfasst jede Kappe 640a - 640d ein Material, das aus Wolfram oder Ruthenium ausgewählt ist. In einer spezielleren Ausführungsform umfasst jede Kappe 640a - 640d Wolfram.
  • Die Kappen 640a - 640d können durch irgendeinen selektiven Bildungsprozess gebildet werden, der dem Fachmann bekannt ist. In einer Ausführungsform können die Kappen 640a - 640d durch ein Verfahren gebildet werden, das ein Nassreinigen der oberen Oberflächen der Cobalt-Strukturen 108a - 108d und ein anschließendes selektives Abscheiden von z. B. Wolfram umfasst.
  • Im Gegensatz zu einer Lösung gemäß dem Stand der Technik erfordert das vorliegende Verfahren nicht, dass die Kappen 640a - 640d SiC zur Hemmung einer Oxidation der Cobalt-Strukturen 108a - 108d umfassen.
  • 7 stellt eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer sechsten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen dar. In der sechsten Bearbeitungsstufe werden zusätzliche Abschnitte der inaktiven Merkmale (z. B. irgendeines der linken Abstandshalter 213b, 213c, 213e oder 213e und irgendeines der rechten Abstandshalter 214a, 214b, 214d oder 214e) über den Cobalt-Strukturen 108a-108d entfernt. Die Ausmaße, in denen die zusätzlichen Abschnitte der inaktiven Merkmale entfernt werden, und die Formen, Größen und Abmessungen der zurückgehaltenen Abschnitte der inaktiven Merkmale über den Cobalt-Strukturen 108a-108d (falls irgendein Abschnitt der inaktiven Merkmale über den Cobalt-Strukturen 108a-108d erhalten bleibt) sind nicht kritisch.
  • Ein Entfernen der Abschnitte der inaktiven Merkmale kann durch irgendeine bekannte Technik, wie z. B. RIE, durchgeführt werden.
  • Gemäß der Darstellung in 7 wird, wenn mindestens ein Abschnitt der inaktiven Merkmale entfernt wird, jede Cobalt-Struktur 108a-108d im Wesentlichen nicht entfernt. Obwohl nicht durch eine Theorie gebunden, kann jede Kappe 640a - 640d jede darunterliegende Cobalt-Struktur 108a - 108d bezüglich RIE oder anderen Abstandshalterentfernungstechniken schützen.
  • 8 stellt eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer siebten Bearbeitungsstufe gemäß Ausführungsformen hierin dar. In der siebten Bearbeitungsstufe wird dielektrisches Material (845a - 845d) auf die Oberseiten der selbstausgerichteten Kappen 212 planarisiert und dielektrisches Material (z. B. dielektrische Strukturen 845a - 845d) wird über den Kappen 640a - 640d (wie in 7 gezeigt) unter Verwendung bekannter Techniken gebildet.
  • In einer Ausführungsform wird das dielektrische Material aus Siliziumoxid oder Siliziumcarbidoxid (SiOC) ausgewählt. Obwohl nicht durch eine Theorie gebunden, kann jede Kappe 640a - 640d jede darunterliegende Cobalt-Struktur 108a - 108d vor einer Beschädigung schützen, wenn dielektrische Strukturen 845a - 845d aus Siliziumoxid oder SiOC gebildet werden.
  • 9 stellt eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer achten Bearbeitungsstufe gemäß Ausführungsformen hierin dar. In der dargestellten Ausführungsform wird eine Ätzstoppschicht (ESL) 950 auf der Halbleitervorrichtung 100 abgeschieden. Das Abscheiden der ESL 950 kann erwünscht sein, wenn die dielektrischen Strukturen 845a - 845d Siliziumoxid umfassen, kann jedoch optional sein, wenn die dielektrischen Strukturen 845a -845d SiOC umfassen. Die ESL 950 kann SiN, AlN/Al2O3 oder andere Ätzstoppmaterialien umfassen, die dem Fachmann bekannt sind.
  • 10 stellt eine stilisierte Querschnittsdarstellung im X-Schnitt einer Halbleitervorrichtung nach einer neunten Bearbeitungsstufe gemäß Ausführungsformen hierin dar. In der neunten Bearbeitungsstufe wird eine ILD 1055 über der Halbleitervorrichtung 100 abgeschieden und strukturiert. Ein erster Kontakt 110a wird an einer Cobalt-Struktur, z. B. der Cobalt-Struktur 108c, gebildet. Das Bilden des ersten Kontakts 110a kann ein Entfernen des Abschnitts der ESL 950 (falls vorhanden) umfassen, der durch die strukturierte Maske 1055 freigelegt wird, gefolgt von einem Entfernen von einem Abschnitt des dielektrischen Materials, z. B. der dielektrischen Struktur 845c, und einem Abscheiden eines Kontaktmetalls zur Bildung des ersten Kontakts 110a. In einer Ausführungsform umfasst der erste Kontakt 110a Wolfram, Kupfer, Ruthenium, Molybdän oder Cobalt.
  • In einer Ausführungsform wird gemäß der Darstellung in 10 ein zweiter Kontakt 110b zu einem der mehreren Gates 106a - 106f gebildet, z. B. zum Gate 106b. Der zweite Kontakt 110b kann durch die gleiche Technik und aus dem gleichen Kontaktmetall wie der erste Kontakt 110a gebildet werden.
  • Im Gegensatz zu einer Lösung gemäß dem Stand der Technik, bei der Gate-Kontakte nur in STI-Bereichen gebildet werden, ermöglicht das vorliegende Verfahren eine Bildung eines Gate-Kontakts (z. B. des zweiten Kontakts 110b) über einer Finne (z. B. der Finne 104b).
  • Obwohl die 1 bis 10 eine bestimmte Anzahl von Finnen, Gates, Cobalt-Strukturen, ersten Kontakten, zweiten Kontakten usw. darstellen und darauf Bezug nehmen, kann die Anzahl von jeder Struktur vom Fachmann routinemäßig variiert werden kann. Zusätzlich ist die Position des ersten Kontakts 110a und des zweiten Kontakts 110b in demselben X-Schnitt nur zur Vereinfachung dargestellt. In einer versetzten Anordnung können ein oder mehrere erste Kontakte 110a und ein oder mehrere zweite Kontakte 110b angeordnet werden.
  • In nachfolgenden Bearbeitungsstufen (nicht gezeigt) kann die ESL 950 entfernt, der erste Kontakt 110a und der zweite Kontakt 110b können planarisiert und zusätzliche Schichten der Halbleitervorrichtung 100 können gebildet werden.
  • 11 zeigt ein Flussdiagramm eines Verfahrens 1100 gemäß Ausführungsformen hierin. Das Verfahren 1100 umfasst ein Bilden (bei 1110) einer Cobalt-Struktur auf einem aktiven Merkmal einer Halbleitervorrichtung, wobei die Halbleitervorrichtung ein inaktives Merkmal über der Cobalt-Struktur umfasst. Das Verfahren 1100 umfasst auch ein Bilden (bei 1120) einer Kappe auf der Cobalt-Struktur. In einer Ausführungsform umfasst das Bilden (bei 1120) ein Bilden der Kappe aus einem Material, das aus Wolfram, Ruthenium, Titan, Silizium oder einem Silizid ausgewählt ist. In einer weiteren Ausführungsform umfasst das Bilden (bei 1120) ein Bilden der Kappe aus einem Material, das aus Wolfram oder Ruthenium ausgewählt ist. In einer bestimmten Ausführungsform umfasst das Bilden (bei 1120) ein Bilden der Kappe aus Wolfram.
  • Das Verfahren 1100 umfasst zusätzlich ein Entfernen (bei 1130) von mindestens einem Abschnitt des inaktiven Merkmals, wobei die Cobalt-Struktur im Wesentlichen nicht entfernt wird. Das Verfahren 1100 umfasst ferner ein Bilden (bei 1140) eines dielektrischen Materials über der Kappe. In einer Ausführungsform umfasst das Bilden (bei 1140) ein Bilden des dielektrischen Materials aus Siliziumoxid oder Siliziumcarbidoxid (SiOC).
  • Das Verfahren 1100 umfasst weiterhin ein Bilden (bei 1150) eines ersten Kontakts zu der Cobalt-Struktur. In einer Ausführungsform umfasst das Bilden (bei 1150) ein Bilden des ersten Kontakts aus Wolfram, Ruthenium, Molybdän, Kupfer, Aluminium oder Cobalt.
  • In einer Ausführungsform umfasst das Verfahren 1100 ferner ein Bilden (bei 1160) von einer Mehrzahl von Gates, einer Mehrzahl von Sources und einer Mehrzahl von Drains in der Halbleitervorrichtung, wobei sich jedes Source neben einem aus der Mehrzahl von Gates befindet und sich jedes Drain neben einem aus der Mehrzahl von Gates befindet, wobei das aktive Merkmal eines ist aus der Mehrzahl von Sources oder der Mehrzahl von Drains. In dieser Ausführungsform kann das Verfahren 1100 ferner ein Bilden (bei 1170) eines zweiten Kontakts zu einem von der Mehrzahl von Gates umfassen.
  • Mit Bezug auf 12 ist eine stilisierte Darstellung eines Systems zur Herstellung einer Halbleitervorrichtung gezeigt, das eine Cobalt-Struktur wie oben beschrieben aufweist. Das System 1200 ist in der Lage, Halbleitervorrichtungen unter Verwendung der oben beschriebenen Prozessschritte herzustellen.
  • Das Halbleitervorrichtungsbearbeitungssystem 1212 kann verschiedene Bearbeitungsstationen umfassen, wie z. B. Ätzbearbeitungsstationen, Fotolithografiebearbeitungsstationen, CMP-Bearbeitungsstationen usw. Wenigstens einer der Bearbeitungsschritte, die von dem Bearbeitungssystem 1212 ausgeführt werden, können durch die Bearbeitungssteuerung 1220 gesteuert werden. Die Bearbeitungssteuerung 1220 kann ein Workstation-Computer, ein Desktop-Computer, ein Laptop-Computer, ein Tablet-Computer oder ein beliebiger anderer Computertyp sein, der ein oder mehrere Softwareprodukte umfasst, die in der Lage sind, Prozesse zu steuern, Prozessrückmeldungen zu empfangen, Testergebnisse zu empfangen, Lernzyklusanpassungen durchzuführen, Prozessanpassungen durchzuführen usw.
  • Das Halbleitervorrichtungsbearbeitungssystem 1212 kann integrierte Schaltungen auf einem Medium wie etwa einem Siliziumwafern 1215 erzeugen. Das Bearbeitungssystem 1212 kann bearbeitete Siliziumwafer 1215 auf einem Transportmechanismus 1250 wie etwa einem Fördersystem bereitstellen. In einigen Ausführungsformen kann das Fördersystem hochentwickelte Reinraumtransportsysteme darstellen, die in der Lage sind, Halbleiterwafer zu transportieren. In einer Ausführungsform kann das Halbleitervorrichtungsbearbeitungssystem 1212 einen oder mehrere Bearbeitungsschritte ausführen, z. B. einen oder mehrere der oben beschriebenen und in 11 gezeigten.
  • In einigen Ausführungsformen können die mit „1215“ bezeichneten Elemente einzelne Wafer darstellen und in anderen Ausführungsformen können die Elemente 1215 eine Gruppe von Halbleiterwafern darstellen, z. B. eine „Menge“ von Halbleiterwafern. Jeder Wafer 1215 kann einen Transistor, einen Kondensator, einen Widerstand, eine Speicherzelle, einen Prozessor und/oder dergleichen umfassen. In einer Ausführungsform umfasst der Wafer 1215 mehrere Transistoren.
  • Das System 1200 kann in der Lage sein, eine Analyse und Herstellung verschiedener Produkte unter Einbeziehung verschiedener Technologien durchzuführen. Beispielsweise kann das System 1200 Entwurfs- und Produktionsdaten zur Herstellung von Vorrichtungen der CMOS-Technologie, Flash-Technologie, BiCMOS-Technologie, Leistungsvorrichtungen, Speichervorrichtungen (z. B. DRAM-Vorrichtungen), NAND-Speichervorrichtungen und/oder verschiedenen anderen Halbleitertechnologien verwenden.
  • Das Halbleitervorrichtungsbearbeitungssystem 1212 kann ausgelegt sein, um wenigstens eines des Folgenden durchzuführen:
    • ein Bilden einer Cobalt-Struktur auf einem aktiven Merkmal einer Halbleitervorrichtung, wobei die Halbleitervorrichtung ein inaktives Merkmal über der Cobalt-Struktur umfasst;
    • ein Bilden einer Kappe auf der Cobalt-Struktur;
    • ein Entfernen von mindestens einem Abschnitt des inaktiven Merkmals, wobei die Cobalt-Struktur im Wesentlichen nicht entfernt wird;
    • ein Bilden eines dielektrischen Materials über der Kappe; und
    • ein Bilden eines ersten Kontakts zu der Cobalt-Struktur.
  • In einer Ausführungsform ist das Halbleitervorrichtungsverarbeitungssystem ausgelegt, um die Kappe aus einem Material zu bilden, das aus Wolfram, Ruthenium, Titan, Silizium oder Silizid ausgewählt ist. In einer weiteren Ausführungsform ist das Halbleitervorrichtungsbearbeitungssystem ausgelegt, um die Kappe aus Wolfram oder Ruthenium zu bilden. In einer besonderen Ausführungsform ist das Halbleitervorrichtungsbearbeitungssystem so ausgelegt, dass es die Kappe aus Wolfram bildet.
  • In einer Ausführungsform ist das Halbleitervorrichtungsbearbeitungssystem ausgelegt, um das dielektrische Material aus Siliziumoxid oder Siliziumkohlenoxid (SiOC) zu bilden.
  • In einer Ausführungsform ist das Halbleitervorrichtungsbearbeitungssystem ferner ausgebildet, um wenigstens eines aus dem Folgenden durchzuführen:
  • ein Bilden von einer Mehrzahl von Gates, einer Mehrzahl von Sources und einer Mehrzahl von Drains in der Halbleitervorrichtung, wobei sich jedes Source neben einem aus der Mehrzahl von Gates befindet und sich jedes Drain neben einem aus der Mehrzahl von Gates befindet; wobei das aktive Merkmal von einem aus der Mehrzahl von Sources oder von einem aus der Mehrzahl von Drains ist, und
  • ein Bilden eines zweiten Kontakts zu einem aus der Mehrzahl von Gates.
  • Die oben beschriebenen Verfahren können durch Anweisungen gesteuert werden, die in einem nichtflüchtigen computerlesbaren Speichermedium gespeichert sind und die beispielsweise von einem Prozessor in einer Computervorrichtung ausgeführt werden. Jede der hierin beschriebenen Operationen kann Anweisungen entsprechen, die in einem nichtflüchtigen Computerspeicher oder einem computerlesbaren Speichermedium gespeichert sind. In verschiedenen Ausführungsformen umfasst das nichtflüchtige computerlesbare Speichermedium eine Magnetspeichervorrichtung oder optische Plattenspeichervorrichtung, Festkörperspeichervorrichtungen wie einen Flash-Speicher oder eine andere nichtflüchtige Speichervorrichtung oder -vorrichtungen. Die computerlesbaren Anweisungen, die auf dem nichtflüchtigen computerlesbaren Speichermedium gespeichert sind, können im Quellcode, Assemblersprachencode, Objektcode oder einem anderen Anweisungsformat vorliegen, das von einem oder mehreren Prozessoren interpretiert und/oder ausgeführt werden kann.
  • Die oben offenbarten speziellen Ausführungsformen dienen nur der Veranschaulichung, da die Erfindung auf verschiedene, aber äquivalente Arten modifiziert und praktiziert werden kann, die für den Fachmann offensichtlich sind, der die Vorteile der hierin enthaltenen Lehren hat. Zum Beispiel können die oben dargelegten Prozessschritte in einer anderen Reihenfolge ausgeführt werden. Darüber hinaus sind keine Einschränkungen für die hier gezeigten Konstruktions- oder Konstruktionsdetails vorgesehen, die nicht in den nachstehenden Ansprüchen beschrieben sind. Es ist daher offensichtlich, dass die oben offenbarten speziellen Ausführungsformen geändert oder modifiziert werden können und alle derartigen Variationen im Umfang und Geist der Erfindung berücksichtigt werden. Dementsprechend ist der hier angestrebte Schutz wie in den nachstehenden Ansprüchen dargelegt.

Claims (20)

  1. Verfahren, umfassend: ein Bilden einer Cobalt-Struktur auf einem aktiven Merkmal einer Halbleitervorrichtung, wobei die Halbleitervorrichtung ein inaktives Merkmal über der Cobalt-Struktur umfasst; ein Bilden einer Kappe auf der Cobalt-Struktur; ein Entfernen von mindestens einem Abschnitt des inaktiven Merkmals, wobei die Kobalt-Struktur im Wesentlichen nicht entfernt wird; ein Bilden eines dielektrischen Materials über der Kappe; und ein Bilden eines ersten Kontakts zu der Cobalt-Struktur.
  2. Verfahren nach Anspruch 1, wobei die Kappe ein Material umfasst, das aus Wolfram, Ruthenium, Titan, Silizium oder einem Silizid ausgewählt ist.
  3. Verfahren nach Anspruch 2, wobei die Kappe ein Material umfasst, das aus Wolfram oder Ruthenium ausgewählt ist.
  4. Verfahren nach Anspruch 3, wobei die Kappe Wolfram umfasst.
  5. Verfahren nach Anspruch 1, wobei das dielektrische Material aus Siliziumoxid oder Siliziumcarbidoxid (SiOC) ausgewählt ist.
  6. Verfahren nach Anspruch 1, wobei der erste Kontakt Wolfram, Kupfer, Aluminium, Ruthenium, Molybdän oder Cobalt umfasst.
  7. Verfahren nach Anspruch 1, ferner umfassend: ein Bilden von einer Mehrzahl von Gates, einer Mehrzahl von Sources und einer Mehrzahl von Drains in der Halbleitervorrichtung, wobei sich jedes Source neben einem von der Mehrzahl von Gates befindet und sich jedes Drain neben einem von der Mehrzahl von Gates befindet; wobei das aktive Merkmal eines aus der Mehrzahl von Sources oder eines aus der Mehrzahl von Drains ist und das Verfahren ferner umfasst: ein Bilden eines zweiten Kontakts zu einem aus der Mehrzahl von Gates.
  8. Halbleiterbauelement, umfassend: eine Mehrzahl von aktiven Merkmalen; eine Cobalt-Struktur, die auf mindestens zwei der aktiven Merkmale angeordnet ist; eine Kappe auf der Cobalt-Struktur; ein dielektrisches Material auf der Kappe auf der Cobalt-Struktur auf mindestens einem aktiven Merkmal; und ein erster Kontakt auf der Kappe auf der Cobalt-Struktur auf mindestens einem weiteren aktiven Merkmal.
  9. Halbleiterbauelement nach Anspruch 8, wobei die Kappe ein Material umfasst, das aus Wolfram, Ruthenium, Titan, Silizium oder einem Silizid ausgewählt ist.
  10. Halbleiterbauelement nach Anspruch 9, wobei die Kappe ein Material umfasst, das aus Wolfram oder Ruthenium ausgewählt ist.
  11. Halbleiterbauelement nach Anspruch 10, wobei die Kappe Wolfram umfasst.
  12. Halbleiterbauelement nach Anspruch 8, wobei das dielektrische Material aus Siliziumoxid oder Siliziumcarbidoxid (SiOC) ausgewählt ist.
  13. Halbleiterbauelement nach Anspruch 8, wobei der erste Kontakt Wolfram, Kupfer, Aluminium oder Cobalt umfasst.
  14. Halbleiterbauelement nach Anspruch 8, ferner umfassend eine Mehrzahl von Gates, eine Mehrzahl von Sources und eine Mehrzahl von Drains umfasst, wobei sich jedes Source neben einem aus der Mehrzahl von Gates befindet und sich jedes Drain neben einem aus der Mehrzahl von Gates befindet; jedes der aktiven Merkmale eines aus der Mehrzahl von Sources oder aus der Mehrzahl von Drains ist; und einen zweiten Kontakt zu einem aus der Mehrzahl von Gates.
  15. System, umfassend: ein Halbleitervorrichtungsbearbeitungssystem zum Herstellen einer Halbleitervorrichtung; und eine Bearbeitungssteuerung, die betriebsmäßig mit dem Halbleitervorrichtungsbearbeitungssystem gekoppelt ist, wobei die Bearbeitungssteuerung konfiguriert ist, um einen Betrieb des Halbleitervorrichtungsbearbeitungssystems zu steuern; wobei das Halbleitervorrichtungsbearbeitungssystem ausgelegt ist, um: eine Cobalt-Struktur auf einem aktiven Merkmal einer Halbleitervorrichtung zu bilden, wobei die Halbleitervorrichtung ein inaktives Merkmal über der Cobalt-Struktur umfasst; eine Kappe auf der Cobalt-Struktur zu bilden; mindestens einen Abschnitt des inaktiven Merkmals zu entfernen, wobei die Cobalt-Struktur im Wesentlichen nicht entfernt wird; ein dielektrisches Material über der Kappe zu bilden; und einen ersten Kontakt zu der Cobalt-Struktur zu bilden.
  16. System nach Anspruch 15, wobei das Halbleitervorrichtungsbearbeitungssystem ausgelegt ist, um die Kappe aus einem Material zu bilden, das aus Wolfram, Ruthenium, Titan, Silizium oder einem Silizid ausgewählt ist.
  17. System nach Anspruch 16, wobei das Halbleitervorrichtungsbearbeitungssystem ausgelegt ist, um die Kappe aus Wolfram oder Ruthenium zu bilden.
  18. System nach Anspruch 17, wobei das Halbleitervorrichtungsbearbeitungssystem ausgelegt ist, um die Kappe aus Wolfram zu bilden.
  19. System nach Anspruch 15, wobei das Halbleitervorrichtungsbearbeitungssystem ausgelegt ist, um das dielektrische Material aus Siliziumoxid oder Siliziumcarbidoxid (SiOC) zu bilden.
  20. System nach Anspruch 15, wobei das Halbleitervorrichtungsbearbeitungssystem ausgelegt ist, um eine Mehrzahl von Gates, eine Mehrzahl von Sources und eine Mehrzahl von Drains in der Halbleitervorrichtung zu bilden, wobei sich jedes Source neben einem aus der Mehrzahl von Gates befindet und sich jedes Drain neben einem aus der Mehrzahl von Gates befindet; wobei das aktive Merkmal eines aus der Mehrzahl von Sources oder eines aus der Mehrzahl von Drains ist und das Halbleitervorrichtungsbearbeitungssystem ferner ausgelegt ist, um einen zweiten Kontakt zu einem aus der Mehrzahl von Gates zu bilden.
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