CN101398630B - 对准及叠对的标记、及其掩模结构与使用方法 - Google Patents
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Abstract
本发明公开了一种对准及叠对的标记、及其掩模结构与使用方法。对准及叠对标记包含第一标记图案及第二标记图案。第一标记图案包含第一图案及第二图案，而第二标记图案包含第三图案及第四图案。第一图案包含沿第一方向排列的多个矩形区域，且其每一矩形区域在第二方向的长度大于第一方向的长度，其中第一方向垂直于第二方向。第二图案设置于第一图案在第二方向上的两外侧且包含沿第二方向排列的多个矩形区域，且其每一矩形区域在第一方向的长度大于第二方向的长度。第三图案包含分别设置于第一图案在第一方向上的两外侧的两个矩形区域，而第四图案包含分别设置于第二图案在第二方向上两外侧的两个矩形区域。
Description
技术领域
本发明涉及一种掩模上的标记，特别是涉及一种同时具有对准及叠对功能的标记、及具有此标记的掩模结构及其使用方法。
背景技术
光刻在集成电路(IC)工艺中是影响线宽的临界尺寸的关键技术之一，凡集成电路中的元件结构或各层薄膜的图案等均由光刻步骤所决定。由于电路布局是由许多层所组成，因此在进行每一次曝光的过程中，均需进行对准(alignment)的动作，以将不同层的电路图案准确地连接起来。因此，在掩模上设计有对准标记(alignment mark)，作为后续光刻步骤的对准之用。此外，为了进一步侦测上下层间的叠对准度，在掩模上通常也会设计有叠对标记，用以量测两个不同层之间的叠对误差。
图1显示已知的对准标记100，其包含Y方向标记110及X方向标记120及130。Y方向标记110包含沿Y方向排列的相互平行的多个矩形区域，用以进行Y方向的对准。X方向标记120及130分别设置于Y方向标记110在X方向上的两外侧，其各自包含沿X方向排列的相互平行的多个矩形区域，用以进行X方向的对准。一般而言，曝光机台进行对准标记的校准步骤是先以具有对准标记100的掩模对晶片进行曝光显影工艺及蚀刻工艺，而在芯片上得到对应对准标记100的曝光图案。接着，在后续的曝光步骤中，曝光机台可利用晶片上的对准标记进行校准，以对机台的系统作适当的调整。
图2显示用以决定半导体结构中两层或两层以上间相对位置的已知叠对标记200，其包含与第一层相关的第一标记图案210a、210b、210c、210d及与第二层相关的第二标记图案220a、220b、220c、220d。第一标记图案中的210a及210c分别搭配第二标记图案中的220a及220c以进行X方向的叠对误差量测；而第一标记图案中的210b及210d分别搭配第二标记图案中的220b及220d以进行Y方向的叠对误差量测。对应第一标记图案210a、210b、210c、210d的第一曝光图案已于第一层工艺过程中形成于晶片之上，接着透过第二层的曝光显影工艺将第二标记图案220a、220b、220c、220d的图案转移至光刻胶中，而形成第二曝光图案。接着，量测第一与第二曝光图案之间的相对位置并计算两层之间的叠对误差，以确定上下层图案对准是否产生偏移。
一般而言，多个对准标记及多个叠对标记将同时存在于掩模上的不同位置，而分别占用掩模的空间。此外，由于曝光机台在对准时所使用的标记与量测叠对误差时所使用的标记为不同的标记，容易使得上下层间的叠对误差过大，除了影响准确度之外，更会使得重做率提高，进而增加工艺成本。
发明内容
本发明的一方面在于提供一种同时具有对准及叠对功能的标记，可节省掩模上各种标记所占用的空间，且可有效地提高曝光工艺的正确率，进而提高整体工艺的成品率。
根据本发明的一方面，提供了一种对准(alignment)及叠对(overlay)标记，其包含第一标记图案及第二标记图案。第一标记图案包含第一图案及第二图案。第一图案包含沿第一方向排列的多个矩形区域，且其每一矩形区域在第二方向的长度大于第一方向的长度，其中第一方向垂直于第二方向。第二图案设置于第一图案在第二方向上的两外侧且包含沿第二方向排列的多个矩形区域，且其每一矩形区域在第一方向的长度大于第二方向的长度。第二标记图案包含第三图案及第四图案。第三图案包含分别设置于第一图案在第一方向上的两外侧的两个矩形区域；而第四图案包含分别设置于第二图案在第二方向上两外侧的两个矩形区域。第二标记图案是用以搭配第一标记图案而决定晶片上的叠对误差。
根据本发明的另一方面，提供了一种用以进行半导体工艺的掩模结构，其具有多个上述的同时具有对准及叠对功能的标记。
根据本发明的又一方面，提供了一种使用上述的同时具有对准及叠对功能的标记而进行曝光工艺的方法。此方法包含以下步骤：提供具有第一标记图案的第一掩模；利用第一掩模在晶片上形成对应于第一标记图案的第一曝光图案，并进行半导体工艺步骤，形成光刻胶层于晶片之上，提供具有第二标记图案的第二掩模，根据第一曝光图案，决定第二掩模相对于晶片的位置，利用第二掩模在光刻胶层上形成对应于第二标记图案的第二曝光图案，以及量测第一曝光图案及第二曝光图案间的相对位置，而决定叠对误差。其中，第一标记图案包含第一图案及第二图案，而第二标记图案包含第三图案及第四图案。第一图案包含沿第一方向排列的多个矩形区域，且其每一矩形区域在第二方向的长度大于第一方向的长度，其中第一方向垂直于第二方向。第二图案设置于第一图案在第二方向上的两外侧且包含沿第二方向排列的多个矩形区域，且其每一矩形区域在第一方向的长度大于第二方向的长度。第三图案包含分别设置于第一图案在第一方向上的两外侧的两个矩形区域。第四图案包含分别设置于第二图案在第二方向上两外侧的两个矩形区域。
本发明的其他方面，部分将在后续说明中陈述，而部分可由说明中轻易得知，或可由本发明的实施而得知。本发明的各方面将可利用后附的权利要求中所特别指出的元件及组合而理解并达成。需了解，前述的一般说明及下列详细说明均仅作举例之用，并非用以限制本发明。
附图说明
图1显示已知的对准标记。
图2显示用以决定半导体结构中两层或两层以上间相对位置的已知叠对标。
图3为根据本发明实施例而绘示的标记。
图4根据本发明实施例而绘示由量测机台所选取的预计要进行叠对误差量测的区域。
图5为根据本发明实施例所绘示的掩模结构的示意图。
图6为本发明的曝光方法的优选实施例的流程示意图。
附图标记说明
100 对准标记
110 Y方向标记
120 X方向标记
130 X方向标记
200 叠对标记
210a、210b、210c、210d 第一标记图案
220a、220b、220c、220d 第二标记图案
300 标记
310 第一标记图案
312 第一图案
314 第二图案
320 第二标记图案
322 第三图案
324 第四图案
330、332、334、336 区域
500、502 掩模
510 第一标记图案
520 第二标记图案
具体实施方式
本发明披露一种同时具有对准及叠对功能的标记、具有此标记的掩模结构及其使用方法，其可节省标记在掩模上所占用的空间，并可提高工艺准确度。参照以下的优选实施例的叙述并配合图的图式，本发明的目的、实施例、特征、及优点将更为清楚。然以下实施例中所述的装置、元件及方法步骤，仅用以说明本发明，并非用以限制本发明的范围。需注意的是，图中所绘示的各种结构并无依比例绘制。
图3为根据本发明实施例而绘示的标记300，其包含第一标记图案310(网状部分)及第二标记图案320(斜线部分)。第一标记图案310包含第一图案312及第二图案314，其中第一图案312包含沿Y方向排列的多个矩形区域；而第二图案314包含分别设置于第一图案312在X方向上的两外侧的沿X方向排列的多个矩形区域。第一图案312中的每一矩形区域在X方向的长度大于在Y方向的长度；而第二图案314中的每一矩形区域在Y方向的长度大于在X方向的长度。第一标记图案310的形状及功能类似于图1所示的对准标记100，将详述于后。
标记300中的第二标记图案320包含第三图案322及第四图案324，其中第三图案322包含分别设置于第一图案312在Y方向上的两外侧的两个矩形区域，而第四图案324包含分别设置于第二图案314在X方向上两外侧的两个矩形区域。需注意的是，X及Y方向可为相互垂直的任意两方向。第一标记图案310与第二标记图案320中的各个矩形区域内可各自包含多个图案元件，举例来说，第三图案322中的两个矩形区域可分别包含多个长条型或圆形图案于其中，用以在光刻胶或晶片上形成沟槽或孔洞等结构。然而，各个矩形区域中的图案可依应用所需加以变化，而非以实施例所述为限，举例来说，每一矩形区域中可包含两种以上的图案元件以在基材或光刻胶上形成两种以上的曝光图案，使得当其中一种曝光图案被损害时，亦可利用其他种类的曝光图案来进行对准。第二标记图案320是用以搭配第一标记图案310而决定晶片上两层之间的叠对误差，其中第一图案312搭配第三图案322以决定叠对误差在Y方向的大小，而第二图案314及第四图案324是用以决定叠对误差在X方向的大小。
第一标记图案310主要是用以在晶片上形成沟槽、孔洞、或其他具识别性的结构，以供后续在各层的光刻工艺中进行对准之用。一般而言，在晶片上形成用以对准的标记图案的流程，是先在晶片表面上覆盖一层光刻胶，接着使用具有第一标记图案310的掩模对光刻胶进行曝光显影工艺，以将第一标记图案310的形状转移到光刻胶上。接着，以此图案化光刻胶为掩模，对晶片进行蚀刻工艺，即可在晶片上得到对应第一标记图案310的第一曝光图案(图未示)。此晶片上的第一曝光图案可供在后续各层的曝光工艺中进行对准之用，举例来说，当以第二道掩模对晶片进行曝光时，曝光机台可先根据晶片上已形成的第一曝光图案来进行校准，并对曝光机台系统进行适当的调整。简言的，形成于晶片上的第一曝光图案(对应第一标记图案310)可用以在后续的曝光工艺中决定掩模与晶片之间的相对位置，其中第一曝光图案中对应第一图案312的部分是用以决定此相对位置在Y方向的坐标；而第一曝光图案中对应第二图案314的部分是用以决定此相对位置在X方向的坐标。
在晶片上形成用以对准的第一曝光图案之后，可接着进行各种半导体工艺步骤，例如沉积、蚀刻、研磨等工艺。接着，再于晶片表面上覆盖一层光刻胶，并提供具有第二标记图案320的掩模。在透过此掩模进行曝光步骤之前，先利用晶片上的第一曝光图案进行对准。接着，对光刻胶进行曝光显影工艺，以将第二标记图案320的形状转移到光刻胶上，而在光刻胶上得到对应第二标记图案320的第二曝光图案(图未示)。
接着，量测第一曝光图案与第二曝光图案之间的相对距离，以决定叠对误差的大小。其中，第二曝光图案中对应第三图案322的部分是用以搭配第一曝光图案中对应第一图案312的部分，以决定叠对误差在X方向的大小，而第二曝光图案中对应第四图案324的部分是用以搭配第一曝光图案中对应第二图案314的部分，以决定叠对误差在Y方向的大小。若叠对误差值在预定的可接受范围内，则可继续进行后续工艺步骤，若其超出可接受范围，则将晶片上的光刻胶层去除，并再覆盖一层新的光刻胶层，重新进行对准、曝光、及显影的步骤。
一般而言，叠对误差是由一量测机台透过例如X光扫描式电子显微镜而量测，其中量测机台可设定所要量测的范围，以针对所设定范围而量测各层之间的相对关系。以图3所示的标记300为例，图4根据本发明实施例而绘示由量测机台所选取的预计要进行叠对误差量测的区域330、332、334、及336。针对区域330及334进行量测，即可得到X方向的叠对误差值，而针对区域332及336进行量测，可得到Y方向的叠对误差值。在此实施例中，用以量测叠对误差的图案是类似于图2所示的已知叠对标记200的图案，其中区域330类似于图2的210a及220a、区域332类似于图2的210b及220b、区域334类似于图2的210c及220c、而区域336类似于图2的210d及220d。因此，标记300除了具有图1的对准标记100的对准功能之外，同时亦具有图2的叠对标记200的叠对误差量测功能。通过同一个标记进行对准及叠对准度的计算，可减少可能影响校准的各种变异因素，进一步提高量测上的准确度。
图5为根据本发明实施例所绘示的掩模结构的示意图，其包含前层掩模500及当层掩模502。前层掩模500具有与图3的第一标记图案310相同的第一标记图案510，而当层掩模502具有与图3的第二标记图案320相同的第二标记图案520。本发明并不限制第一标记图案510与第二标记图案520各自的数量及其分别在掩模500及502上的位置，只要第二标记图案520在掩模502上的位置可对应到第一标记图案510在掩模500上的位置即可。前层掩模500上的第一标记图案510是用以在晶片上形成第一曝光图案，此第一曝光图案可作为前层的叠对图案用以量测当层的叠对误差，同时亦可供当层掩模502在曝光前进行对准之用。利用晶片上的第一曝光图案而决定当层掩模502与晶片之间的相对位置后，透过当层掩模502进行曝光显影工艺将在第二标记图案520转移至一光刻胶层，而在光刻胶层上形成第二曝光图案。接着，量测第一曝光图案与第二曝光图案之间的相对距离，若此相对距离在预定范围内，表示当层所进行的曝光显影步骤符合预定标准，可继续进行后续的工艺步骤。但若此相对距离超出预定范围，则将光刻胶层去除，重新执行一次曝光显影步骤，直到相对距离在预定范围内为止。
图6为本发明的曝光方法的优选实施例的流程示意图。此方法使用了具有对准及叠对标记的掩模结构，其中此对准及叠对标记具有第一标记图案及第二标记图案。第一标记图案包含第一图案及第二图案，而第二标记图案包含第三图案及第四图案。第一图案包含沿第一方向排列的多个矩形区域，且其每一矩形区域在第二方向的长度大于第一方向的长度，其中第一方向垂直于第二方向。第二图案设置于第一图案在第二方向上的两外侧且包含沿第二方向排列的多个矩形区域，且其每一矩形区域在第一方向的长度大于第二方向的长度。第三图案包含分别设置于第一图案在第一方向上的两外侧的两个矩形区域。第四图案包含分别设置于第二图案在第二方向上两外侧的两个矩形区域。
首先，在步骤S600中，提供具有第一标记图案的第一掩模。接着，在步骤S610中，执行曝光显影工艺，透过第一掩模而在晶片上形成对应于第一标记图案的第一曝光图案。其中第一曝光图案的形成步骤可例如包含：形成光刻胶层于晶片之上；透过第一掩模进行光刻工艺而图案化此光刻胶层；以及以图案化光刻胶层为掩模蚀刻晶片，而形成第一曝光图案于晶片上。接着，在步骤S620中，将图案化光刻胶层去除，并根据实际应用进行后续的半导体工艺步骤，例如沉积、蚀刻、研磨等工艺。
接着，在步骤S630中，形成光刻胶层于晶片上。在步骤S640中，提供具有第二标记图案的第二掩模。在步骤S650中，根据步骤S610中所形成的第一曝光图案，决定第二掩模相对于晶片的位置，其中此位置的第一方向坐标是由第一曝光图案中对应第一图案的部分而决定；而此位置的第二方向坐标是由第一曝光图案中对应第二图案的部分而决定。在步骤S660中，执行曝光显影工艺，透过第二掩模形成对应于第二标记图案的第二曝光图案在步骤S630中所形成的光刻胶层。接着，在步骤S670中，量测第一曝光图案及第二曝光图案间的相对位置，而决定叠对误差值。若此叠对误差值在预定范围内，则程序进行至步骤S680，继续进行后续的半导体工艺步骤。若步骤S670中所量测的叠对误差值超出所预定的范围，则程序进行至步骤S690。在步骤S690中，将步骤S630中所形成的光刻胶层去除，并根据步骤S670所决定的叠对误差值，调整第二掩模相对于晶片的位置。接着，再形成光刻胶层于晶片上，并回到步骤S660，重新执行曝光显影工艺，直到所得到叠对误差值在预定范围内。
以上所述仅为本发明的优选实施例而已，并非用以限定本发明的权利要求；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的权利要求内。
Claims (9)
1.一种对准及叠对标记，包含：
第一标记图案，包含第一图案及第二图案，该第一图案包含沿第一方向排列的多个矩形区域，该第一图案中的每一该矩形区域在第二方向的长度大于该第一方向的长度，该第一方向垂直于该第二方向，该第二图案设置于该第一图案在第二方向上的两外侧且包含沿该第二方向排列的多个矩形区域，该第二图案中的每一该矩形区域在该第一方向的长度大于该第二方向的长度；以及
第二标记图案，包含第三图案及第四图案，该第三图案包含分别设置于该第一图案在第一方向上的两外侧的两个矩形区域，该第四图案包含分别设置于该第二图案在第二方向上两外侧的两个矩形区域，
其中该第一标记图案是用以决定掩模相对于晶片的位置，且
其中该第二标记图案是用以搭配该第一标记图案而决定该晶片上的叠对误差。
2.如权利要求1所述的对准及叠对标记，其中该第一图案是用以决定该位置在该第一方向的坐标，该第二图案是用以决定该位置在该第二方向的坐标。
3.如权利要求1所述的对准及叠对标记，其中该第一图案及该第三图案是用以决定该叠对误差在该第二方向的大小，该第二图案及该第四图案是用以决定该叠对误差在该第一方向的大小。
4.如权利要求1所述的对准及叠对标记，其中该第三图案及该第四图案中的该矩形区域包含多个图案元件于其中。
5.一种掩模结构，用以进行半导体工艺，该掩模结构包含第一掩模及第二掩模，该第一掩模具有多个权利要求1所述的该第一标记图案，且该第二掩模具有多个权利要求1所述的该第二标记图案。
6.一种曝光方法，包含以下步骤：
提供具有第一标记图案的第一掩模，该第一标记图案包含第一图案及第二图案，该第一图案包含沿第一方向排列的多个矩形区域，该第一图案中的每一该矩形区域在第二方向的长度大于该第一方向的长度，该第一方向垂直于该第二方向，该第二图案设置于该第一图案在第二方向上的两外侧且包含沿该第二方向排列的多个矩形区域，该第二图案中的每一该矩形区域在该第一方向的长度大于该第二方向的长度；
利用该第一掩模在晶片上形成对应于该第一标记图案的第一曝光图案，并进行半导体工艺步骤；
形成光刻胶层于该晶片之上；
提供具有第二标记图案的第二掩模，该第二标记图案包含第三图案及第四图案，该第三图案包含分别设置于该第一图案在第一方向上的两外侧的两个矩形区域，该第四图案包含分别设置于该第二图案在第二方向上两外侧的两个矩形区域；
根据该第一曝光图案，决定该第二掩模相对于该晶片的位置；
利用该第二掩模在该光刻胶层上形成对应于该第二标记图案的第二曝光图案；以及
量测该第一曝光图案及该第二曝光图案间的相对位置，而决定叠对误差。
7.如权利要求6所述的曝光方法，其中决定该第二掩模相对于该晶片的该位置的步骤还包含：
根据该第一曝光图案中对应该第一图案的部分，决定该位置在该第一方向的坐标；以及
根据该第一曝光图案中对应该第二图案的部分，决定该位置在该第二方向的坐标。
8.如权利要求6所述的曝光方法，其中形成该第一曝光图案的步骤还包含：
形成第一光刻胶层于该晶片之上；以及
利用该第一掩模进行光刻工艺，以图案化该第一光刻胶层；以及
以该图案化的第一光刻胶层为掩模，蚀刻该晶片，而形成该第一曝光图案。
9.如权利要求6所述的曝光方法，还包含：
根据该叠对误差，调整该第二掩模相对于该晶片的位置。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |