JP2009004481A - ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラム - Google Patents

ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラム Download PDF

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Abstract


【課題】ＣＭＰプロセスによって生じるディッシングおよびエロージョン現象を抑制するためのダミーパターンを最適密度かつ最適配置で形成するダミーパターン設計方法を提供する。
【解決手段】デバイス図形データ部と空白部をチップ領域に有する半導体装置において、前記チップ領域をＣＭＰプロセスにより平坦化する前に前記空白部に形成するダミーパターンの設計方法であって、前記チップ領域全面にべたダミー部を設定し、前記べたダミー部全面にメッシュ部を設定した後に、前記べたダミー部を前記メッシュ部により分割することにより、前記チップ領域全面に複数の矩形ダミーパターンを形成する矩形ダミーパターン形成工程と、前記矩形ダミーパターンの一部を削除もしくは変形することにより、前記チップ領域におけるダミーパターンの密度を均一にするダミーパターン均一化工程を有するダミーパターンの設計方法を提供することによって、上記課題を解決できる。
【選択図】図１

Description

本発明は、ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラムに関するものである。
近年、半導体デバイスの開発においては、微細化技術の進展とともにリソグラフィー法で用いる焦点深度が小さくなり、微細な配線パターンを正確に形成することが困難となっている。また、多層化技術の進展とともに、層間絶縁膜の表面が凸凹形状とされることが多くなり、表面上に微細な配線パターンを加工することが困難となっている。
上記の課題を解決するために、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセスを用いて半導体基板の表面を平坦化することが行われている。このＣＭＰプロセスは、狭い範囲の凸凹や広い範囲の凸凹を同時に解消することができ、半導体基板の加工表面を効率よく平坦化することができるので、リソグラフィー法での焦点も合わせやすくなり、半導体基板の表面上に微細な配線パターンを容易に加工することができる。
しかしながら、ＣＭＰプロセスは、ディッシングあるいはエロージョンという現象を発生させ、半導体基板の加工表面の平坦性を劣化させる場合があった。このディッシングおよびエロージョン現象とは、ＣＭＰプロセスで用いるパッドで半導体基板表面を研磨することにより、前記半導体基板表面に凹部ができる現象である。
ディッシング現象は、たとえば、Ｃｕからなる電極が径の太い孤立配線として形成されている場合に、このＣｕが絶縁膜に比べると比較的軟らかな材質であるため、パットのたわみと研磨剤のえぐり出し効果により、簡単にＣｕが除去されてしまい、電極部分を局所的に深く削ってしまう現象である。
また、エロージョン現象は、たとえば、Ｃｕからなる電極が径の細い密集配線として形成されている場合に、前記密集配線の間の絶縁膜が細く形成されているので、密集配線部分を容易に削ることができ、この密集配線部分を局所的に深く削ってしまう現象である。
このディッシングおよびエロージョン現象は、前記ＣＭＰプロセスにより半導体基板の表面において深く削る部分とあまり深く削らない部分とを作り出し、半導体基板表面の平坦性を劣化させる。
前記ディッシングおよびエロージョンは基板表面が太い孤立配線あるいは細い密集配線を有するために生じる現象なので、基板表面の配線密度を均等にすればこれらを抑制することができる。
そこで、配線と同質の材料により形成するパターン（以下、ダミーパターンという）を半導体基板表面の配線を形成していない領域に形成することにより、半導体基板表面の配線密度を均一とし、半導体基板表面を均等に削ることが行われるようになっている。ここで形成するダミーパターンをどのような大きさで、どのような形状でどのようなレイアウトで配置するかが重要な課題となっている。
特許文献１〜４においては、ＣＭＰプロセスに使用するダミーパターンのパターン形成方法あるいはダミーパターンの自動生成プログラムなどが開示されている。たとえば、特許文献１には、半導体基板表面をメッシュに区切って最適密度、最適形状のダミーパターンを設計してダミーパターン形成用マスクを作製するマスクパターン設計方法が開示されている。特許文献２には、ダミーパターンをまず矩形ブロックに分割して、これらを順次処理することにより、ダミーパターンの最適配置および最適密度を自動設計する方法が開示されている。また、特許文献３には、ダミーパターンを形成する領域の形状および大きさに合わせて、大きな矩形のダミーパターンと小さな矩形のダミーパターンとを組み合わせて最適配置を行うダミーパターンの設計方法が開示されている。さらにまた、特許文献４には、ダミーパターンを形成する領域になるべく多くのダミーパターンを配置できるように、ダミーパターンを形成する領域の面積とダミーパターンの面積とから計算される面積率を最適値にするまで調整用ダミーパターンを順次置き換えて、ダミーパターンの最適配置および最適密度を計算するプログラムに関するものが開示されている。
図１２は、従来のダミーパターンの典型的な設計方法の一例を示すフローチャート図である。従来のダミーパターンの設計方法は以下の４つの工程よりなる。
（１） チップ領域およびデバイス図形データの抽出
（２） クリアランス設定およびダミー形成禁止領域の設定
（３） 矩形ダミーの形成（辺＋スペースで定義）
（４） 不要定義部の削除
また、図１３〜１６は、このフローチャート図に基づく従来のダミーパターンの設計方法の一例を示す工程図である。
図１３は、第一工程である「チップ領域およびデバイス図形データの抽出」を説明する図であり、半導体基板２００上のチップ領域２０１に設けられたデバイス図形データ部２０２のレイアウト配置の一例を示した平面模式図である。３つの多角形状からなるデバイス図形データ部２０２が、チップ領域２０１の上に形成され、それら以外の部分は空白部２０１ａとされている。
図１４は、第二工程である「クリアランス設定およびダミー形成禁止領域の設定」を説明する図であり、右上方部にダミー形成禁止領域２０４が配置され、各デバイス図形データ部２０２を取り囲むように、帯状のクリアランス部２０３が形成される。
図１５は、第三工程である「矩形ダミーの形成（辺＋スペースで定義）」を説明する図である。図１５（ａ）に示すように、空白部２０１ａに複数の矩形ダミーパターン２０７が形成されている。まず、１５（ｃ）に示すように、矩形ダミーパターンの「辺」を規定することによって矩形ダミーパターンの大きさを定義し、大きさの定まった矩形ダミーパターンを空白部２０１ａの「スペース」に隙間なく配置することによって、矩形ダミーパターンのレイアウト配置を決定する。
図１５（ｂ）は、図１５（ａ）のＡ部の拡大模式図であり、図１５（ｃ）は矩形ダミーパターンの定義図である。図１５（ｃ）に示すように、矩形ダミーパターン２０７は、一辺の長さがＬで規定される正方形状とされている。また、その周りを取り囲んで幅ｓで規定されるスペース部２０８が規定されている。次に、図１５（ｂ）に示すように、この矩形ダミーパターン２０７とスペース２０８で規定される矩形ダミーパターンユニット２０９を空白部２０１ａに隙間なく配置する。しかしながら、クリアランス部２０２またはダミー形成禁止領域２０４との境界領域においては、残された領域の大きさに比較して矩形ダミーパターンユニットの大きさが大きすぎるためにこれ以上矩形ダミーパターンユニットを配置できないという限界が生じ、クリアランス部２０７と矩形ダミーパターンユニット２０９との間に矩形ダミーパターンが形成されない空白領域２０１ｂ、２０１ｃが形成される。空白領域２０１ｂに比較して、空白領域２０１ｃの幅は大きく形成されている。
図１６は、第四工程である「不要定義部の削除」を説明する図であり、クリアランス部２０３とダミー形成禁止領域２０４が削除されている。
デバイス図形データ部２０２の周りに空白部２０１ｆ、２０１ｇが形成されている。空白部２０１ｆの幅は、クリアランス部３の幅と空白部２０１ｂの幅と矩形ダミーパターンユニット２０９のスペース部２０８の幅ｓとの合計で規定されており、空白部２０１ｇの幅は、クリアランス部３の幅と空白部２０１ｃの幅と矩形ダミーパターンユニット２０９のスペース部２０８の幅ｓとの合計で規定されている。そのため、空白部２０１ｇの幅は、空白部２０１ｆの幅よりも大きく形成されている。
そのため、半導体基板表面のパターン密度の均一性を確保できず、ディッシングあるいはエロージョン現象を抑制することができない場合があった。
特開平１０−２９３３９１号公報 特開２００１−１６６４５２号公報 特開２００２−１５８２７８号公報 特開２００６−２３７４４０号公報
本発明は、半導体基板表面を平坦化するＣＭＰプロセスによって生じるディッシングおよびエロージョン現象を抑制するためのダミーパターンを最適密度かつ最適配置で形成するダミーパターンの設計方法を提供することを目的とする。
本発明のダミーパターンの設計方法は、回路素子パターンを形成するデバイス図形データ部と前記回路素子パターンを形成しない空白部を半導体基板のチップ領域に有する半導体装置において、前記チップ領域をＣＭＰプロセスにより平坦化する前に前記空白部に形成するダミーパターンの設計方法であって、前記チップ領域全面にべたダミー部を設定し、前記べたダミー部全面にメッシュ部を設定した後に、前記べたダミー部を前記メッシュ部により分割することにより、前記チップ領域全面に複数の矩形ダミーパターンを形成する矩形ダミーパターン形成工程と、前記矩形ダミーパターンの一部を削除もしくは変形することにより、前記チップ領域におけるダミーパターンの密度を均一にするダミーパターン均一化工程を有することを特徴とする。
本発明のダミーパターンの設計方法は、前記ダミーパターン均一化工程は、前記デバイス図形データ部を取り囲むクリアランス部を設定し、前記空白部の一部にダミー形成禁止領域を設定した後、前記デバイス図形データ部、前記クリアランス部および前記ダミー形成禁止領域の３つの領域に対する前記矩形ダミーパターンの配置により４通りの矩形ダミーパターンを抽出し、前記４通りの矩形ダミーパターンに応じて４段階の処理を行うことが好ましい。
本発明のダミーパターンの設計方法は、前記４段階の処理における第１段階の処理工程が、前記３つの領域のうちいずれか１つまたは２つの領域に完全に重なる矩形ダミーパターンを抽出した後、抽出された矩形ダミーパターンを削除する工程であることが好ましい。
本発明のダミーパターンの設計方法は、前記４段階の処理における第２段階の処理工程が、前記クリアランス部または前記ダミー形成禁止領域に３辺が接触する矩形ダミーパターンを抽出した後、抽出された矩形ダミーパターンの前記クリアランス部または前記ダミー形成禁止領域と重なる部分を削除し、削除により残された矩形ダミーパターンを隣接する矩形ダミーパターンまで拡張して合成することにより新たなダミーパターンを形成する処理工程であることが好ましい。
本発明のダミーパターンの設計方法は、前記４段階の処理における第３段階の処理工程が、前記クリアランス部または前記ダミー形成禁止領域に４辺が接触する前記矩形ダミーパターンを抽出した後、抽出された矩形ダミーパターンを隣接する矩形ダミーパターンまで拡張して合成し、合成された矩形ダミーパターンと前記クリアランス部または前記ダミー形成禁止領域とが重なる部分を削除することにより新たなダミーパターンを形成する処理工程であることが好ましい。
本発明のダミーパターンの設計方法は、前記４段階の処理における第４段階の処理工程が、前記クリアランス部または前記ダミー形成禁止領域に２辺が接触する前記矩形ダミーパターンを抽出した後、抽出された矩形ダミーパターンを隣接する矩形ダミーパターンまで拡張して合成し、合成された矩形ダミーパターンと前記クリアランス部または前記ダミー形成禁止領域とが重なる部分を削除することにより新たなダミーパターンを形成する処理工程であることが好ましい。
本発明の露光マスクは、先に記載のダミーパターンの設計方法によりレイアウト配置されたダミーパターンを備えたことが好ましい。
本発明の半導体装置は、先に記載のダミーパターンの設計方法によりレイアウト配置されたダミーパターンを備えたことが好ましい。
本発明の半導体装置の製造方法は、先に記載のダミーパターンの設計方法によりレイアウト配置されたダミーパターンを形成する工程を備えることが好ましい。
本発明のダミーパターンの設計プログラムは、回路素子パターンを形成するデバイス図形データ部と前記回路素子パターンを形成しない空白部を半導体基板のチップ領域に有する半導体装置において、前記チップ領域をＣＭＰプロセスにより平坦化する前に前記空白部に形成するダミーパターンの設計プログラムであって、前記チップ領域および前記デバイス図形データの抽出処理を行う「チップ領域／デバイス図形データの抽出」工程と、ダミーパターンを形成しない領域の設定処理を行う「クリアランス設定／ダミー形成禁止領域の設定」工程と、前記チップ領域全面にべたダミーの形成処理を行う「べたダミーの形成」工程と、前記べたダミーを矩形化するためのメッシュを張る処理を行う「メッシュ張り」工程と、前記メッシュに従いべたダミーの矩形化処理を行う「矩形ダミーの形成」工程と、不要な矩形ダミーの削除処理を行う「不要矩形ダミーの削除」工程と、３辺接触矩形ダミーの抽出合成削除処理を行う「３辺接触矩形ダミーの抽出合成削除」工程と、４辺接触矩形ダミーの抽出合成削除処理を行う「４辺接触矩形ダミーの抽出合成削除」工程と、２辺接触矩形ダミーの抽出合成削除処理を行う「２辺接触矩形ダミーの抽出合成削除」工程と、不要となった定義部を削除処理する「不要定義部の削除」工程と、を備えることを特徴とする。
本発明によれば、半導体基板表面を平坦化するＣＭＰプロセスによって生じるディッシングおよびエロージョン現象を抑制するためのダミーパターンを最適密度かつ最適配置で形成するダミーパターンの設計方法を提供することができる。
以下、本発明を実施形態に基づいて具体的に説明する。
（実施形態１）
図１は、本発明の実施形態であるダミーパターンの設計方法の一例を説明するフローチャート図である。
本発明の実施形態であるダミーパターンの設計方法は以下の１０の工程よりなる。
（１） チップ領域／デバイス図形データの抽出
（２） クリアランス設定／ダミー形成禁止領域の設定
（３） べたダミーの形成
（４） メッシュ張り
（５） 矩形ダミーの形成
（６） 不要矩形ダミーの削除
（７） ３辺接触矩形ダミーの抽出・削除・合成
（８） ４辺接触矩形ダミーの抽出・合成・削除
（９） ２辺接触矩形ダミーの抽出・合成・削除
（１０） 不要定義部の削除
ここで、（１）から（５）までの工程が、半導体基板表面全面に矩形ダミーパターンを形成する矩形ダミーパターン形成工程であり、（６）から（１０）までの工程が、矩形ダミーパターンの削除、部分削除、拡張あるいは隣接矩形ダミーパターンとの合成のいずれか一つ又は全ての処理を行うことにより、半導体基板表面のパターン密度を均一にするダミーパターン均一化工程である。
以下、各工程を詳細に説明する。
（１）から（５）までの工程である矩形ダミーパターン形成工程は、半導体基板表面上に半導体基板表面全面を覆うべたダミー部と、べたダミー部全面を覆うメッシュ部を設定した後、べたダミー部をメッシュ部により分割する工程である。
（１） 「チップ領域／デバイス図形データの抽出」
まず、図２に示すように、半導体基板１００のチップ領域１の大きさ、形状およびレイアウト配置を規定する論理変数を定義Ａとする。また、デバイス図形データ部２の大きさ、形状およびレイアウト配置を規定する論理変数を定義Ｂとする。
ここでは、チップ領域１に３つのデバイス図形データ部２が規定されている。また、チップ領域１において、デバイス図形データ部２が形成されていない領域は、空白部１ａとされている。
（２） 「クリアランス設定／ダミー形成禁止領域の設定」
次に、図３に示すように、デバイス図形データ部２の周辺を取り囲んでクリアランス部３を形成する。このクリアランス部３の大きさ、形状およびレイアウト配置を変数として定義Ｃを規定する。このクリアランス部３は、一定の幅を有してなる帯状の領域である。
デバイス図形データ部２のすぐ近くにダミーパターンを形成した場合、デバイス図形データ部２の電気特性がダミーパターンにより影響を受けることが一般に知られているが、このクリアランス部３を設けて、デバイス図形データ部２からダミーパターンを離すことにより、その電気的影響を低減することができる。
ダミー形成禁止領域４は、回路的な制約からダミーパターン等の図形データを配置出来ない領域に対して定義する。例えば、ヒューズ領域等である。
（３） 「べたダミーの形成」
次に、図４に示すように、べたダミー５を半導体基板１００のチップ領域１の全面に形成する。このべたダミー５の大きさ、形状およびレイアウト配置を規定する変数を定義Ｅとする。
（４） 「メッシュ張り」
次に、図５（ａ）に示すように、半導体基板１００のＸ、Ｙ軸方向に格子状にメッシュ線６ａが形成されたメッシュ部６を形成する。また、メッシュ部６の大きさ、形状およびレイアウト配置を変数として定義Ｆを規定する。
なお、図５（ｂ）に示すように、このメッシュ部６を構成するメッシュ線６ａの太さｄおよびメッシュ線のピッチｐは任意に設定することができる。たとえば、メッシュ線６ａの太さｄを０．５μｍ、メッシュ線６ａのピッチｐを１μｍとしてもよい。このメッシュ線６ａの太さｄが矩形ダミーパターン間距離となり、メッシュ線６ａのピッチｐが矩形ダミーパターンの１辺の長さとなる。
（５） 「矩形ダミーの形成」
次に、図６に示すように、定義Ｅおよび定義Ｆを用いて下記論理式（１−１）により規定される定義Ｇの示す大きさ、形状およびレイアウト配置に基づき、矩形ダミーパターン７を規定する。
Figure 2009004481
半導体基板１００のチップ領域１の全面に複数の矩形ダミーパターン７が形成される。形成された矩形ダミーパターン７の間から、デバイス図形データ部２、クリアランス部３およびダミー形成禁止領域４が見えている。
以上が、矩形ダミーパターン形成工程である。
次に、ダミーパターン均一化工程を説明する。
（６）から（１０）までの工程であるダミーパターン均一化工程は、デバイス図形データ部２を取り囲むクリアランス部３を設定し、空白部１ａの一部にダミー形成禁止領域４を設定した後、デバイス図形データ部２、クリアランス部３およびダミー形成禁止領域４の３つの領域に対する矩形ダミーパターン７の配置により４つの矩形ダミーパターンを抽出し、前記４つの矩形ダミーパターンに応じて４段階の処理を行うことにより、半導体基板１００のチップ領域１のパターン密度を均一にする工程である。
（６） 「不要矩形ダミーの削除」
第１段階の処理工程は、３つの領域のうちいずれか１つまたは２つの領域に４辺すべてが含まれる矩形ダミーパターン７を抽出した後、抽出された矩形ダミーパターン７を削除することにより、不要矩形ダミーの削除を行う工程である。
図７（ａ）に示すように、下記論理式（１−２）〜（１−５）により規定される定義Ｊ１、Ｊ２、Ｊ３、Ｊ４の示す大きさ、形状およびレイアウト配置に基づき、不要矩形ダミー８、９、１０、１１を規定した後、この不要矩形ダミー８、９、１０、１１を削除する。
Figure 2009004481
Figure 2009004481
Figure 2009004481
Figure 2009004481
図７（ｂ）は、論理式（１−２）〜（１−５）により規定される定義Ｊ１、Ｊ２、Ｊ３、Ｊ４の例を示した図である。このように、論理式（１−２）により規定される定義Ｊ１は、定義Ｂで規定されるデバイス図形データ部２に矩形ダミーパターン７が包含されることを意味する。また、論理式（１−３）により規定される定義Ｊ２は、定義Ｃで規定されるクリアランス部３に矩形ダミーパターン７が包含されることを意味する。さらに、論理式（１−４）により規定される定義Ｊ３は、定義Ｄで規定されるダミー形成禁止領域４に矩形ダミーパターン７が包含されることを意味する。さらにまた、論理式（１−５）により規定される定義Ｊ４は、定義Ｂで規定されるデバイス図形データ部２と定義Ｃで規定されるクリアランス部３の両方の領域に矩形ダミーパターン７が部分的に重なることを意味する。
なお、定義Ｃで規定されるクリアランス部３に矩形ダミーパターン７が部分的に重なる例を示す定義Ｊ１１、および定義Ｄで規定されるダミー形成禁止領域４に矩形ダミーパターン７が部分的に重なる例を示す定義Ｊ１２はそれぞれ削除を行わない例として示してある。
（７） 「３辺接触矩形ダミーの抽出・削除・合成」
第２段階の処理工程は、クリアランス部３またはダミー形成禁止領域４に３辺が接触する矩形ダミーパターン７を抽出した後、抽出された矩形ダミーパターンのクリアランス部３またはダミー形成禁止領域４と重なる部分を削除し、削除により残された矩形ダミーパターンを隣接する矩形ダミーパターン７まで拡張して合成することにより新たなダミーパターン３０を形成する工程である。
図８（ａ）は、第２段階の処理工程によって形成されたダミーパターン３０の一例を示す平面模式図である。
クリアランス部３およびダミー形成禁止領域４の周辺にダミーパターン３０が４５個形成されている。
図８（ｂ）は、３辺接触矩形ダミーの定義を示した図であって、２つの例を示している。ひとつめの例は、クリアランス部３（定義Ｃ）またはダミー形成禁止領域４（定義Ｄ）が長方形領域で形成されている場合であり、もうひとつめの例は、クリアランス部３（定義Ｃ）またはダミー形成禁止領域４（定義Ｄ）が多角形状の領域で形成されている場合である。どちらの場合においても、クリアランス部３（定義Ｃ）またはダミー形成禁止領域４（定義Ｄ）と矩形ダミーパターン７（定義Ｇ）が部分的に重なっており、一辺は完全に領域に包含され、２辺が部分的に領域に含まれている。
図８（ｃ）は、半導体基板１００の一部分を拡大して、この第２段階の処理工程を説明した工程図であって、抽出、削除、合成の３つの工程から構成されている。
抽出工程においては、３辺接触矩形ダミーの定義に基づき３辺接触矩形ダミーに該当する矩形ダミーパターン７を抽出する。
次に、削除処理工程において、３辺接触矩形ダミーとクリアランス部３またはダミー形成禁止領域４と重なる部分を削除する。
最後に、削除処理された矩形ダミーパターン７に対して合成処理をおこなう。合成処理は、削除処理された矩形ダミーパターン７の削除された側の反対の領域を、はく除された側の反対側の方向に拡張し、この隣接する矩形ダミーパターンと合成処理する工程である。
なお、拡張量は、定義Ｆ部のメッシュ太さｄとすればよい。拡張量をメッシュ太さｄとすれば、隣接する矩形ダミーパターンまで削除処理した矩形ダミーパターンを延ばすことができ、それらの合成処理を容易に行うことができるためである。
（８） 「４辺接触矩形ダミーの抽出・合成・削除」
第３段階の処理工程は、クリアランス部３またはダミー形成禁止領域４に４辺が接触する矩形ダミーパターン７を抽出した後、抽出された矩形ダミーパターンを隣接する矩形ダミーパターン７まで拡張して合成し、合成された矩形ダミーパターンとクリアランス部３またはダミー形成禁止領域４とが重なる部分を削除することにより新たなダミーパターン４０を形成する工程である。
図９（ａ）は、第３段階の処理工程によって形成された矩形ダミーパターン４０の一例を示す平面模式図である。
クリアランス部３およびダミー形成禁止領域４の周辺に矩形ダミーパターン４０が２個形成されている。
図９（ｂ）は、４辺接触矩形ダミーの定義を示した図である。逆Ｌ字型に形成されたクリアランス部３（定義Ｃ）またはダミー形成禁止領域４（定義Ｄ）に矩形ダミーパターン７（定義Ｇ）が部分的に重なっており、２辺は完全に領域に包含され、残り２辺が部分的に領域に含まれている。
図９（ｃ）は、半導体基板１００の一部分を拡大して、この第３段階の処理工程を説明した工程図であって、抽出、合成、削除の３つの工程から構成されている。
抽出工程においては、４辺接触矩形ダミーの定義に基づき４辺接触矩形ダミーに該当する矩形ダミーパターン７を抽出する。
次に、この４辺接触矩形ダミーに該当する矩形ダミーパターン７に対して合成処理をおこなう。合成処理は、矩形ダミーパターン７を全方向に拡張するオーバサイジングを行い、この隣接する矩形ダミーパターンと合成処理する工程である。
なお、拡張量は、定義Ｆ部のメッシュ太さｄとすればよい。
最後に、削除処理工程において、４辺接触矩形ダミーとクリアランス部３またはダミー形成禁止領域４と重なる部分を削除して、矩形ダミーパターン４０を形成する。
（９） 「２辺接触矩形ダミーの抽出・合成・削除」
第４段階の処理工程は、クリアランス部３またはダミー形成禁止領域４に２辺が接触する矩形ダミーパターン７を抽出した後、抽出された矩形ダミーパターンを隣接する矩形ダミーパターン７まで拡張して合成し、合成された矩形ダミーパターンとクリアランス部３またはダミー形成禁止領域４とが重なる部分を削除することにより新たなダミーパターン２０を形成する工程である。
図１０（ａ）は、第４段階の処理工程によって形成された矩形ダミーパターン２０の一例を示す平面模式図である。
クリアランス部３およびダミー形成禁止領域４の周辺に矩形ダミーパターン２０が５個形成されている。
図１０（ｂ）は、２辺接触矩形ダミーの定義を示した図である。長方形状のクリアランス部３（定義Ｃ）またはダミー形成禁止領域４（定義Ｄ）に矩形ダミーパターン７（定義Ｇ）が部分的に重なっており、２辺が部分的に領域に含まれている。
図１０（ｃ）は、半導体基板１００の一部分を拡大して、この第４段階の処理工程を説明した工程図であって、抽出、合成、削除の３つの工程から構成されている。
抽出工程においては、２辺接触矩形ダミーの定義に基づき２辺接触矩形ダミーに該当する矩形ダミーパターン７を抽出する。
次に、この２辺接触矩形ダミーに該当する矩形ダミーパターン７に対して合成処理をおこなう。
合成処理は、２辺接触矩形ダミーの接触していない２辺をそれぞれ隣接する矩形ダミーパターンの方向に拡張し、隣接する矩形ダミーパターンと合成処理する工程である。
なお、拡張量は、下記式（２−１）により、定義Ｆ部のメッシュ太さｄとメッシュピッチｐで規定される長さｌとすればよい。２方向にｌの長さ拡張することによって、４つの矩形ダミーパターン７を合成し、一つの大きな矩形ダミーパターン２９とすることができる。
Figure 2009004481
最後に、合成処理がなされた矩形ダミーパターン１９からクリアランス部３またはダミー形成禁止領域４と重なっている部分を削除して、矩形ダミーパターン２０を形成する。
（１０） 「不要定義部の削除」
最後に、図１１に示すように、定義Ｃで規定されたクリアランス部３および定義Ｄで規定されたダミー形成禁止領域４を削除し、ダミーパターンの設計が完了する。デバイス図形データ部２と矩形ダミーパターン７の間には、クリアランス部３によって規定された最適な幅が規定されており、矩形ダミーパターン７による電気的影響をデバイス図形データ部２が受けることはない。また、空白部１ａには、最適密度および最適配置で矩形ダミーパターン７が形成されている。
（実施形態２）
図１７は、本発明の実施形態である露光マスクの一例を示す平面模式図であって、図１７（ａ）はデバイス図形データ部とダミーパターンの形成用露光マスクの図であり、図１７（ｂ）はダミーパターン形成用露光マスクの図である。
図１７（ａ）に示した露光マスク３００は、金属基板３０１上に、前記ダミーパターンの設計方法によって設計したダミーパターンからなる孔部３５０と、４隅に形成されたマスクアライメント部３５３と、デバイス図形データ部３５５とが設けられ構成されている。この露光マスク３００を用いることにより、１回の露光処理で、半導体装置のチップ領域に回路素子部と矩形ダミーパターン部とを形成することができる。
図１７（ｂ）に示したダミーパターンの形成用露光マスク３１０は、金属基板３０１上に、前記ダミーパターンの設計方法によって設計したダミーパターンからなる孔部３５０と、４隅に形成されたマスクアライメント部３５３とが設けられ構成されている。この露光マスク３１０を用いることにより、まず、１回目の露光処理で、半導体装置のチップ領域に矩形ダミーパターン部を形成し、その後、デバイス図形データ部のみからなる露光マスクを用いて、２回目の露光処理を行い、回路素子部を形成することができる。なお、どちらのパターンを先に形成しても良い。
（実施形態３）
図１８は、本発明の実施形態である半導体装置の一例を示す拡大平面図である。半導体装置４００のチップ領域には、回路素子部４０２と矩形ダミーパターン部４０７が設けられて構成されている。矩形ダミーパターン部４０７が最適配置および最適密度で形成されているので、チップ領域４０１をＣＭＰ法により研磨する際、ディッシングまたはエロージョン現象のように局所的に深く削るという問題を引き起こさず、基板表面の平坦化を行う。
（実施形態４）
本発明の実施形態である半導体装置の製造方法は、製造過程にある半導体装置において平坦化プロセスが必要となった場合に、ダミーパターンの設計工程、露光マスクの作製工程、ダミーパターン形成工程およびＣＭＰ処理工程を導入して行う。
まず、半導体基板のチップ領域のデバイス部の形状、大きさなどに基づきダミーパターンの設計を行う。次に、その設計されたダミーパターンに基づき露光マスクを作製する。さらに、所定の処理工程において露光マスクを用いて、半導体装置の表面にダミーパターンを形成する。その後、ＣＭＰプロセスにより平坦化プロセスを行う。ディッシングまたはエロージョン現象のように局所的に深く削るという問題を引き起こさず、基板表面の平坦化を行う。
以下、効果について説明する。
本発明のダミーパターンの設計方法は、第１段階の分類工程から第４段階の分類工程までのダミーパターン分類工程、および第１段階の処理工程から第４段階の処理工程までのダミーパターン処理工程からなる構成なので、ダミーパターンを最適配置し、最適密度でダミーパターンを形成することができ、従来のダミーパターンの設計手法では解消できなかった空白領域を完全に解消することができる。
本発明のダミーパターンの設計方法は、半導体基板表面全面を覆うべたダミー部と、べたダミー部全面を覆うメッシュ部を設定した後、べたダミー部をメッシュ部により分割する工程により矩形ダミーパターンを形成するので、半導体基板表面全面に均一に矩形ダミーパターンを効率よく形成することができる。
本発明のダミーパターンの設計方法は、べたダミーを分割してチップ領域前面に複数の小さな矩形ダミーパターンを形成した後、矩形ダミーパターンを削除、変形を行うダミーパターン均一化工程を有するので、効率的に空白部に最適密度および最適配置でダミーパターンを形成することができる。
本発明のダミーパターンの設計方法は、削除処理工程と合成処理工程を順次行う処理工程、もしくは合成処理工程と削除処理工程を順次行う処理工程を有する構成なので、空白部に最適密度および最適配置となるようにダミーパターンを変形処理することができる。
本発明の露光マスクは、先に記載のダミーパターンの設計方法によりレイアウト配置されたダミーパターンを備えているので、半導体基板のチップ領域の空白部に最適密度および最適配置となるようにダミーパターンを形成することができる。
本発明の半導体装置は、先に記載の露光マスクを用いて形成されたダミーパターンを半導体基板表面に有するので、半導体基板のチップ領域の空白部に最適密度および最適配置となるようにダミーパターンを形成された半導体装置とすることができる。
本発明の半導体装置の製造方法は、先に記載の露光マスクを用いて半導体基板表面にダミーパターンを形成する工程を備える工程を有するので、半導体基板のチップ領域の空白部に最適密度および最適配置となるようにダミーパターンを形成することができ、ＣＭＰプロセスにおいて、ディッシングまたはエロージョン現象のように局所的に深く削るという問題を引き起こさず、半導体基板表面の平坦化を行うことができる。
その結果、チップ領域全面のパターン密度の疎密差を解消できるので、リソグラフィーの焦点深度を向上させることもでき、プロセスマージンを確保することにより、半導体装置の品質および生産性を向上させることができる。
本発明のダミーパターンの設計プログラムは、前記チップ領域および前記デバイス図形データの抽出処理を行う「チップ領域／デバイス図形データの抽出」工程と、ダミーパターンを形成しない領域の設定処理を行う「クリアランス設定／ダミー形成禁止領域の設定」工程と、前記チップ領域全面にべたダミーの形成処理を行う「べたダミーの形成」工程と、前記べたダミーを矩形化するためのメッシュを張る処理を行う「メッシュ張り」工程と、前記メッシュに従いべたダミーの矩形化処理を行う「矩形ダミーの形成」工程と、不要な矩形ダミーの削除処理を行う「不要矩形ダミーの削除」工程と、３辺接触矩形ダミーの抽出合成削除処理を行う「３辺接触矩形ダミーの抽出合成削除」工程と、４辺接触矩形ダミーの抽出合成削除処理を行う「４辺接触矩形ダミーの抽出合成削除」工程と、２辺接触矩形ダミーの抽出合成削除処理を行う「２辺接触矩形ダミーの抽出合成削除」工程と、不要となった定義部を削除処理する「不要定義部の削除」工程と、を備えるので、半導体基板のチップ領域の空白部に最適密度および最適配置となるようにダミーパターンを形成することができる。
本発明は、半導体産業において利用可能性がある。特に、本発明はＣＭＰプロセスを適用する半導体素子製造において適用可能であり、ロジック系あるいはメモリ系等の品種や、シリコン系あるいは化合物系等の基板種を問わず広範囲に適用可能である
本発明の実施形態であるダミーパターンの設計工程の一例を説明するフローチャート図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態であるダミーパターン設計工程の一例を示す平面模式図である。 従来のダミーパターンの設計工程の一例を説明するフローチャート図である。 従来のダミーパターン設計工程の一例を示す平面模式図である。 従来のダミーパターン設計工程の一例を示す平面模式図である。 従来のダミーパターン設計工程の一例を示す平面模式図である。 従来のダミーパターン設計工程の一例を示す平面模式図である。 本発明の実施形態である露光マスクの一例を示す平面模式図である。 本発明の実施形態であるダミーパターンを形成した半導体装置の一例を示す拡大平面図である。
符号の説明
１、２０１、４０１…チップ領域、１ａ、２０１ａ…空白部、２０１ｂ、２０１ｃ…空白領域、２０１ｆ、２０１ｇ…空白部、２、２０２…デバイス図形データ部、４０３…回路素子部、３、２０３…クリアランス部、４、２０４…ダミー形成禁止領域、５…べたダミー部、６…メッシュ部、６ａ…メッシュ線、７、１９、２０７…矩形ダミーパターン、８、９、１０、１１…不要矩形ダミーパターン、４０７…ダミーパターン部、２０８…スペース部、２０９…矩形ダミーパターンユニット、２０、３０、４０…ダミーパターン、１００、２００、４００…半導体基板、３００…露光マスク、３１０…露光マスク、３０１…金属基板、３５０…孔部、３５３…マスクアライメント部、３５３…デバイス図形データ部、４００…半導体装置、４０１…チップ領域、４０２…回路素子部、４０７…矩形ダミーパターン部

Claims (10)

  1. 回路素子パターンを形成するデバイス図形データ部と前記回路素子パターンを形成しない空白部を半導体基板のチップ領域に有する半導体装置において、前記チップ領域をＣＭＰプロセスにより平坦化する前に前記空白部に形成するダミーパターンの設計方法であって、
    前記チップ領域全面にべたダミー部を設定し、前記べたダミー部全面にメッシュ部を設定した後に、前記べたダミー部を前記メッシュ部により分割することにより、前記チップ領域全面に複数の矩形ダミーパターンを形成する矩形ダミーパターン形成工程と、
    前記矩形ダミーパターンの一部を削除もしくは変形することにより、前記チップ領域におけるダミーパターンの密度を均一にするダミーパターン均一化工程を有することを特徴とするダミーパターンの設計方法。
  2. 前記ダミーパターン均一化工程は、
    前記デバイス図形データ部を取り囲むクリアランス部を設定し、
    前記空白部の一部にダミー形成禁止領域を設定した後、
    前記デバイス図形データ部、前記クリアランス部および前記ダミー形成禁止領域の３つの領域に対する前記矩形ダミーパターンの配置により４通りの矩形ダミーパターンを抽出し、
    前記４通りの矩形ダミーパターンに応じて４段階の処理を行うことを特徴とする請求項１に記載のダミーパターンの設計方法。
  3. 前記４段階の処理における第１段階の処理工程が、
    前記３つの領域のうちいずれか１つまたは２つの領域に完全に重なる矩形ダミーパターンを抽出した後、
    抽出された矩形ダミーパターンを削除する工程であることを特徴とする請求項１または請求項２のいずれか１項に記載のダミーパターンの設計方法。
  4. 前記４段階の処理における第２段階の処理工程が、
    前記クリアランス部または前記ダミー形成禁止領域に３辺が接触する矩形ダミーパターンを抽出した後、
    抽出された矩形ダミーパターンの前記クリアランス部または前記ダミー形成禁止領域と重なる部分を削除し、
    削除により残された矩形ダミーパターンを隣接する矩形ダミーパターンまで拡張して合成することにより新たなダミーパターンを形成する処理工程であることを特徴とする請求項１〜３のいずれか１項に記載のダミーパターンの設計方法。
  5. 前記４段階の処理における第３段階の処理工程が、
    前記クリアランス部または前記ダミー形成禁止領域に４辺が接触する前記矩形ダミーパターンを抽出した後、
    抽出された矩形ダミーパターンを隣接する矩形ダミーパターンまで拡張して合成し、
    合成された矩形ダミーパターンと前記クリアランス部または前記ダミー形成禁止領域とが重なる部分を削除することにより新たなダミーパターンを形成する処理工程であることを特徴とする請求項１〜４のいずれか１項に記載のダミーパターンの設計方法。
  6. 前記４段階の処理における第４段階の処理工程が、
    前記クリアランス部または前記ダミー形成禁止領域に２辺が接触する前記矩形ダミーパターンを抽出した後、
    抽出された矩形ダミーパターンを隣接する矩形ダミーパターンまで拡張して合成し、
    合成された矩形ダミーパターンと前記クリアランス部または前記ダミー形成禁止領域とが重なる部分を削除することにより新たなダミーパターンを形成する処理工程であることを特徴とする請求項１〜５のいずれか１項に記載のダミーパターンの設計方法。
  7. 請求項１〜６のいずれか１項に記載のダミーパターンの設計方法によりレイアウト配置されたダミーパターンを備えたことを特徴とする露光マスク。
  8. 請求項１〜６のいずれか１項に記載のダミーパターンの設計方法によりレイアウト配置されたダミーパターンを備えたことを特徴とする半導体装置。
  9. 請求項１〜６のいずれか１項に記載のダミーパターンの設計方法によりレイアウト配置されたダミーパターンを形成する工程を備えることを特徴とする半導体装置の製造方法。
  10. 回路素子パターンを形成するデバイス図形データ部と前記回路素子パターンを形成しない空白部を半導体基板のチップ領域に有する半導体装置において、前記チップ領域をＣＭＰプロセスにより平坦化する前に前記空白部に形成するダミーパターンの設計プログラムであって、
    前記チップ領域および前記デバイス図形データの抽出処理を行う「チップ領域／デバイス図形データの抽出」工程と、
    ダミーパターンを形成しない領域の設定処理を行う「クリアランス設定／ダミー形成禁止領域の設定」工程と、
    前記チップ領域全面にべたダミーの形成処理を行う「べたダミーの形成」工程と、
    前記べたダミーを矩形化するためのメッシュを張る処理を行う「メッシュ張り」工程と、
    前記メッシュに従いべたダミーの矩形化処理を行う「矩形ダミーの形成」工程と、
    不要な矩形ダミーの削除処理を行う「不要矩形ダミーの削除」工程と、
    ３辺接触矩形ダミーの抽出合成削除処理を行う「３辺接触矩形ダミーの抽出合成削除」工程と、
    ４辺接触矩形ダミーの抽出合成削除処理を行う「４辺接触矩形ダミーの抽出合成削除」工程と、
    ２辺接触矩形ダミーの抽出合成削除処理を行う「２辺接触矩形ダミーの抽出合成削除」工程と、
    不要となった定義部を削除処理する「不要定義部の削除」工程と、を備えることを特徴とするダミーパターンの設計プログラム。
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