KR100886629B1 - Semiconductor memory device - Google Patents

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Abstract

본 발명은 글로벌입출력라인과 글로벌코어라인 사이에 형성된 글로벌코어라인컨트롤러와, 상기 글로벌코어라인컨트롤러를 중심으로 대칭배치된 복수의 뱅크와, 상기 글로벌코어라인컨트롤러를 중심으로한 좌측영역의 뱅크들에 대응하여 배치된 제1 글로벌코어라인, 및 상기 글로벌코어라인컨트롤러를 중심으로한 우측영역의 뱅크들에 대응하여 배치된 제2 글로벌코어라인을 구비한 반도체 메모리 장치를 제공한다. The invention in the global IO line and the global core and global core line controller, formed between the lines, the global core line and the plurality of banks a centrosymmetric arranged in the controller, the global core line controller, the left region of the bank to the center of the It provides a corresponding arrangement of the first global-core line, and a semiconductor memory having a second global core line arranged corresponding to a region of the bank on the right side around the core wherein the global line controller unit.
Figure R1020060095181
멀티뱅크, 글로벌입출력라인, 글로벌코어라인 A multi-bank, the global input and output lines, global core line

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE} A semiconductor memory device {SEMICONDUCTOR MEMORY DEVICE}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다. In order to fully understand the drawings used in the description of the present invention, a brief description of each drawing.

도 1은 종래에 디램의 일부 레이아웃을 설명하기 위한 블록도. Figure 1 is a block diagram illustrating a part of the layout of a DRAM in the related art.

도 2는 도 1의 스트로브 디코더를 설명하기 위한 블록도. Figure 2 is a block diagram illustrating the strobe decoder of Figure 1;

도 3은 도 1의 읽기/쓰기 스트로브신호생성부를 설명하기 위한 도면. Figure 3 is a diagram for explaining a read / write strobe signal generator of Figure 1;

도 4는 도 1의 입력데이터버퍼를 설명하기 위한 회로도. Figure 4 is a circuit diagram for explaining the input data buffer of FIG.

도 5는 도 1의 출력데이터버퍼를 설명하기 위한 회로도. 5 is a circuit diagram for explaining the data output buffer of FIG.

도 6은 본 발명에 따른 디램의 일부 레이아웃을 설명하기 위한 블록도. Figure 6 is a block diagram illustrating a part of the layout of a DRAM according to the present invention.

도 7은 도 6의 글로벌코어라인컨트롤러의 뱅크활성화부를 설명하기 위한 도면. 7 is a diagram for explaining a bank activation of global core line controller of Fig.

도 8은 도 6의 글로벌코어라인컨트롤러의 출력스트로브신호 생성부를 설명하기 위한 도면. 8 is a view for explaining a generated output strobe signal of global core line controller of Fig.

도 9는 도 6의 글로벌코어라인컨트롤러의 제어신호 생성부를 설명하기 위한 도면. 9 is a view for explaining a control signal generation of global core line controller of Fig.

도 10은 도 6의 글로벌코어라인컨트롤러의 입력데이터 전달부를 설명하기 위 한 도면. 10 is a diagram to illustrate parts pass input data from the global controller, the core line of FIG.

도 11은 도 6의 글로벌코어라인컨트롤러의 출력데이터 전달부를 설명하기 위한 도면. 11 is a view for explaining a transfer output data from the global controller, the core line of FIG.

도 12는 본 발명에 따른 쓰기 동작에 관한 타이밍도. 12 is a timing relating to a write operation in accordance with the present invention.

도 13은 본 발명에 따른 읽기 동작에 관한 타이밍도. 13 is a timing chart of reading operation according to the invention.

* 도면의 주요 부분에 대한 부호의 설명 * Description of the Related Art

100 : 글로벌코어라인컨트롤러 100: Global Core Line Controllers

BANK0 내지 BANK15 : 뱅크 BANK0 to BANK15: bank

DQ<0:31> : 패드 DQ <0:31>: Pad

WGIO_CORE_LEFT_EV0<0:7> : 좌측쓰기글로벌코어라인 WGIO_CORE_LEFT_EV0 <0: 7>: left-letter Global Core Line

WGIO_CORE_RIGHT_EV0<0:7> : 우측쓰기글로벌코어라인 WGIO_CORE_RIGHT_EV0 <0: 7>: right write global core line

RGIO_CORE_LEFT_EV0<0:7> : 좌측읽기글로벌코어라인 RGIO_CORE_LEFT_EV0 <0: 7>: Read-left global core line

RGIO_CORE_RIGHT_EV0<0:7> : 우측읽기글로벌코어라인 RGIO_CORE_RIGHT_EV0 <0: 7>: Right to read global core line

본 발명은 반도체 설계 기술에 관한 것으로, 특히 멀티 뱅크(multi bank)를 갖는 반도체 메모리 장치에 관한 것이다. The present invention relates to a semiconductor memory device having the present invention relates to a semiconductor design technology, in particular the multi-bank (multi bank).

요즈음, 디램(DRAM : Dynamic Random Access Memory)은 단가(cost), 성능(performance) 등을 높이기 위해 메모리의 집적도(density)를 256M에서 512M로, 512M에서 1G로 높이고 있다. Nowadays, dynamic random access memory (DRAM: Dynamic Random Access Memory) is the density (density) of memory to increase the price (cost), performance (performance) from 256M to 512M, etc., may increase from 512M to 1G. 또한, 기존의 4뱅크(bank) 구조에서 8뱅크 구조로, 8뱅크 구조에서 16뱅크를 지원하게끔 진행되고 있다. In addition, the procedure proceeds in the conventional four banks (bank) structure in an 8-bank structure, hagekkeum support 16 banks in the bank structure 8.

이렇게, 집적도와 멀티 뱅크가 증가하는데 있어서 여러 문제점이 있으나, 본 발명에서는 외부에서 입력된 데이터(data)를 지정된 뱅크의 셀(cell)에 전달하기 위해 데이터를 실어 나르는 쓰기 글로벌 입출력 라인(이하, "WGIO_IO")과 쓰기 글로벌 코어 라인(이하, "WGIO_CORE") 및 지정된 뱅크의 셀의 데이터를 외부에 전달하기 위해 데이터를 실어 나르는 읽기 글로벌 코어 라인(이하, "RGIO_CORE")과 읽기 글로벌 입출력 라인(이하, "RGIO_IO")에 대해 언급하고자 한다. In this way, according to increasing degree of integration and multi-bank, but a number of problems, in the present invention, a letter that carries the data for delivery to the cell (cell) of the bank specified data (data) input from an external global output line (hereinafter referred to as " WGIO_IO ") and write global core line (hereinafter," WGIO_CORE ") and to transfer the cell data in the specified bank to the external read carries data global core line (hereinafter," RGIO_CORE ") and a read global IO line (the and to comment on the "RGIO_IO").

도 1은 종래에 디램의 일부 레이아웃(lay-out)을 설명하기 위한 블록도로써, 특히, 메모리 용량이 512M이고, 8뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)를 갖으며, 한번의 컬럼 동작(column operation)으로 데이터의 읽기(write) 및 쓰기(read) 동작이 32-비트씩 이루어지는 'x32'동작모드(32개의 DQ 패드를 구비.)을 갖고, 4-비트 프리패치(prefetch)의 아키텍처(architecture)를 갖는 디램이 도시되어 있다. Figure 1 is a as a block diagram illustrating a part of the layout (lay-out) of the DRAM in the art, in particular, the memory capacity of 512M, 8 banks (BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) have had, a column operating with one (column operation) by (having the 32 DQ pads.) read (write) and write (read) operations are 'x32' operation mode made by 32-bits of data have a 4-bit DRAM having an architecture (architecture) of the pre-fetch (prefetch) is shown.

참고적으로, 디램은 데이터옵션모드(data option mode)(예컨데, x4, x8, x16, x32을 말함.)에 따라 멀티 비트(multi bit) 구조의 입출력 경로를 설계하고 있다. For reference, the DRAM is a data option mode (mode option data) (for example, refers to x4, x8, x16, x32.) And designed to input and output path of the multi-bit structure (multi bit) according to the. 때문에, 동일한 용량을 가지는 반도체 메모리 장치일지라도 상이한 구성을 갖을 수 있다. Therefore, it can have a different configuration, even the semiconductor memory devices having the same capacity. 다시 말하면, 반도체 메모리 장치는 'x4', 'x8', 'x16', 및 'x32'동 작모드를 모두 만족시킬 수 있도록 설계되어 제작된 다음, 옵션처리를 실시하여 최종적으로 'x4', 'x8', 'x16', 및 'x32'동작모드로 동작하게끔 구성한다. In other words, the semiconductor memory device is' x4 ',' x8 ', subjected to' x16 ', and the following, optional treatment making designed' x32 'to meet all of the operate mode and finally' x4 ',' x8 ',' constitute hagekkeum operating in x16 ', and' x32 'mode of operation.

도 1을 참조하면, 전체 512M 메모리는 4개의 쿼터(quarter)(QA, QB, QC, QD)로 나뉜다. 1, the entire memory 512M is divided into four quarters (quarter) (QA, QB, QC, QD). 128M 단위의 각 쿼터(QA, QB, QC, QD)는 대응하는 패드(pad)(DQ<0:31>)를 통해 데이터의 읽기 및 쓰기 동작을 한다. Each quarter of the units 128M (QA, QB, QC, QD) is a read and write operation of data through the corresponding pad (pad) (DQ <0:31>) to. 즉, 'QA'쿼터는 'DQ<0:7>'에 대응하고, 'QB'쿼터는 'DQ<8:15>'에 대응하고, 'QC'쿼터는 'DQ<16:23>'에 대응하며, 'QD'쿼터는 'DQ<24:31>'에 대응하여 읽기 및 쓰기 동작을 한다. That is, 'QA' quota: the 'DQ <0 7>', and corresponding, 'QB' quota 'DQ <8:15>' corresponds to, 'QC' quota 'DQ <16:23>' to the response and, 'QD' quotas and the read and write operations corresponding to the 'DQ <24:31>'.

예컨데, 'x32'동작모드의 쓰기 동작인 경우, 32개의 패드(DQ<0:31>)로 입력된 데이터는 각 쿼터(QA, QB, QC, QD)의 해당 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7 중 어느 하나)에 입력된다. For example, if the 'x32' write operation of the operation mode, the thirty-two pad (DQ <0:31>) of the data input to each quarter (QA, QB, QC, QD) that banks (BANK0, BANK1, BANK2 of, It is input to any one of the BANK3, BANK4, BANK5, BANK6, BANK7). 반대로, 읽기 동작인 경우, 각 쿼터(QA, QB, QC, QD)의 해당 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7 중 어느 하나)에서 각 대응하는 패드(DQ<0:31>)를 통해 32-비트 데이터를 출력한다. On the other hand, if the reading operation, each quarter (QA, QB, QC, QD) that banks (BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, any of BANK7) each corresponding pad (DQ <0, which in the : 31>) and outputs a 32-bit data through.

한편, 칩(chip) 중앙에 배치된 스트로브 디코더(10)는 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) 중 해당하는 뱅크를 활성화하기 위한 뱅크스트로브신호(MSTROBE_BANK<0:7>)를 출력하여 각 쿼터(QA, QB, QC, QD)의 중앙쪽(20A, 20B, 20C, 20D)에 제공한다. On the other hand, the strobe decoder 10 centrally disposed chip (chip) is in each bank (BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) bank strobe signal for activating the bank of (MSTROBE_BANK <0 output 7>) will be provided for each quarter (QA, QB, the center side (20A, 20B, 20C, 20D of the QC, QD)). 도 1에 보이는 바와 같이, 각 쿼터(QA, QB, QC, QD)의 중앙쪽(20A, 20B, 20C, 20D)은 하나의 블록으로 도시했지만, 사실상 뱅크스트로브신호(MSTROBE_BANK<0:7>)를 입력받는 읽기/쓰기 스트로브신호생성부(도 3에서 설명하기로 함.)와, 입력데이터버퍼(도 4에서 설명하기로 함.), 및 출력데이터버퍼(도 5에서 설명하기로 함.)가 각각 구성되어 있다. As also shown in Figure 1, each quarter-center side (20A, 20B, 20C, 20D) is, but shown as a single block, virtually bank strobe signals (QA, QB, QC, QD) (MSTROBE_BANK <0: 7>) (which will be described in FIG. 3) to receive a read / write strobe signal generator input and, (which will be described in FIG. 4) the input data buffer, and (which will be described in FIG. 5) the output data buffer that is composed, respectively.

도 2는 도 1의 스트로브 디코더(10)를 설명하기 위한 블록도이다. Figure 2 is a block diagram illustrating the strobe decoder 10 of FIG.

도 2를 참조하면, 스트로브디코더(10)는 읽기 및 쓰기 동작에서의 컬럼 동작(column operation)시 활성화되는 컬럼스트로브신호(STROBE_PRE), 및 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) 정보(CAST<0:2>) 를 입력받아 뱅크스트로브신호(MSTROBE_BANK<0:7>)를 출력한다. 2, the strobe decoder 10 is read and the column operation in a write operation column to be activated at the (column operation) strobe signal (STROBE_PRE), and eight banks (BANK0, BANK1, BANK2, BANK3, BANK4, BANK5 , BANK6, BANK7) information (CAST <0: 2>) input receives the bank strobe signal (MSTROBE_BANK <0: 7> the outputs).

도 3의 읽기/쓰기 스트로브신호생성부(23A)는 8-비트의 뱅크스트로브신호(MSTROBE_BANK<0:7>) 중, 예컨데, 'BANK0'뱅크를 활성화하기 위한 뱅크스트로브신호(MSTROBE_BANK<0>)와 읽기/쓰기신호(WTRZT)를 입력받아 해당 뱅크에 대응하는 읽기스트로브신호(RSTROBE_BANK<0>)와 쓰기스트로브신호(WSTROBE_BANK<0>)를 출력한다. A read / write strobe signal generator (23A) in Figure 3 is a bank strobe signal (MSTROBE_BANK <0: 7>) of the 8-bit bank strobe signal (MSTROBE_BANK <0>) for activating of, for example, 'BANK0' Bank and receiving a read / write signal input (WTRZT) and outputs the read strobe signal (RSTROBE_BANK <0>) and a write strobe signal (WSTROBE_BANK <0>) which corresponds to the bank.

여기서, 읽기/쓰기신호(WTRZT)는 쓰기 동작의 경우 논리'하이'(high)가 되고, 읽기 동작의 경우 논리'로우'(low)가 되는 신호이다. Here, the read / write signal (WTRZT) is for a write operation to be a logic "High" (high), a signal that when a logic 'low' (low) read operation. 그래서, 읽기 또는 쓰기 동작이 결정되면 뱅크스트로브신호(RSTROBE_BAMK<0:7>)에 따라 각 뱅크에 대응하는 읽기스트로브신호(RSTROBE_BANK<0:7>) 또는 쓰기스트로브신호(WSTROBE_BANK<0:7>)가 생성되어 선택된 뱅크가 활성화되고, 읽기 및 쓰기 동작을 수행하게 된다. So, if it is determined a read or write operation on the bank strobe signal (RSTROBE_BAMK <0: 7>) read strobe signal (RSTROBE_BANK <0: 7>) corresponding to each bank according to or write strobe signal (WSTROBE_BANK <0: 7>) It is generated and the selected bank is activated, and performs a read and write operation.

한편, 스트로브신호생성부(23A)는 읽기 및 쓰기 동작에 있어 읽기스트로브신호(RSTROBE_BANK<0:7>)와 쓰기스트로브신호(WSTROBE_BANK<0:7>)의 보다 안정적인 타이밍 매칭(timing matching)을 위해 제1 및 제2 지연부(D1, D2)를 구비한다. On the other hand, the strobe signal generator (23A) is in the read and write operations to read strobe signal (RSTROBE_BANK <0: 7>) and the write strobe signal (WSTROBE_BANK <0: 7>) for a more stable timing matching (timing matching) of and a first and a second delay unit (D1, D2).

다시 도 1을 참조하여 더 자세한 종래의 구조 및 동작 설명을 하기로 한다. Referring again to Figure 1 will be a more conventional construction and operation described.

설명의 편의를 위해, 'QA'쿼터를 중심으로 설명을 하기로 한다. For convenience of explanation, there will be a description is made of a 'QA' quotas. 또한, 'QA'쿼터에 대응하는 패드(DQ<0:7>)에 연결된 쓰기글로벌입출력라인(<WGIO_IO_EV0<0:7>, WGIO_IO_OD0<0:7>, WGIO_IO_EV1<0:7>, WGIO_IO_OD1<0:7>)과, 읽기글로벌입출력라인(<RGIO_IO_EV0<0:7>, RGIO_IO_OD0<0:7>, RGIO_IO_EV1<0:7>, RGIO_IO_OD1<0:7>)과, 각 뱅크에 연결된 쓰기글로벌코어라인(<WGIO_CORE_EV0<0:7>, WGIO_CORE_OD0<0:7>, WGIO_CORE_EV1<0:7>, WGIO_CORE_OD1<0:7>), 및 읽기글로벌코어라인(<RGIO_CORE_EV0<0:7>, RGIO_CORE_OD0<0:7>, RGIO_CORE_EV1<0:7>, RGIO_CORE_OD1<0:7>)은 4비트 프리패치 동작을 위한 것이므로, 이하, 프리패치 동작은 생략하고 설명하기로 한다. Further, the pad corresponding to the 'QA' quotas: writing connected to the (DQ <0 7>) a global input and output lines (<WGIO_IO_EV0 <0: 7>, WGIO_IO_OD0 <0: 7>, WGIO_IO_EV1 <0: 7>, WGIO_IO_OD1 <0 : 7>), a read global IO line (<RGIO_IO_EV0 <0: 7>, RGIO_IO_OD0 <0: 7>, RGIO_IO_EV1 <0: 7>, RGIO_IO_OD1 <0: 7>) and writing connected to each bank, the global-core line (<WGIO_CORE_EV0 <0: 7>, WGIO_CORE_OD0 <0: 7>, WGIO_CORE_EV1 <0: 7>, WGIO_CORE_OD1 <0: 7>), and a read global core line (<RGIO_CORE_EV0 <0: 7>, RGIO_CORE_OD0 <0: 7 >, RGIO_CORE_EV1 <0: 7>, RGIO_CORE_OD1 <0: 7>) is a 4-bit pre-patch intended for the operation, or less, pre-fetch operation will be omitted, and description. 즉, 쓰기 동작시 데이터를 전달하는 쓰기글로벌입출력라인(<WGIO_IO_EV0<0:7>, WGIO_IO_OD0<0:7>, WGIO_IO_EV1<0:7>, WGIO_IO_OD1<0:7>) 중 'WGIO_IO_EV0<0:7>'쓰기글로벌입출력라인을 대표로, 쓰기글로벌코어라인(WGIO_CORE_EV0<0:7>, WGIO_CORE_OD0<0:7>, WGIO_CORE_EV1<0:7>, WGIO_CORE_OD1<0:7>) 중 'WGIO_CORE_EV0<0:7>'쓰기글로벌코어라인을 대표로 설명하기로 한다. That is, the write global input and output lines for transmitting data during a write operation (<WGIO_IO_EV0 <0: 7>, WGIO_IO_OD0 <0: 7>, WGIO_IO_EV1 <0: 7>, WGIO_IO_OD1 <0: 7>) 'WGIO_IO_EV0 of <0:07 > "write global IO line to represent write global core line (WGIO_CORE_EV0 <0: 7>, WGIO_CORE_OD0 <0: 7>, WGIO_CORE_EV1 <0: 7>, WGIO_CORE_OD1 <0: 7>) of the 'WGIO_CORE_EV0 <0: 7 > it will be described in "writing global core line representative. 또한, 읽기 동작시 데이터를 전달하는 읽기글로벌코어라인(RGIO_CORE_EV0<0:7>, RGIO_CORE_OD0<0:7>, RGIO_CORE_EV1<0:7>, RGIO_CORE_OD1<0:7>) 중 'RGIO_CORE_EV0<0:7>'읽기글로벌코어라인을 대표로, 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>, RGIO_IO_OD0<0:7>, RGIO_IO_EV1<0:7>, RGIO_IO_OD1<0:7>) 중 'RGIO_IO_EV0<0:7>'읽기글로벌입출력라인을 사용하여 설명하기로 한다. Further, the read for transferring data during the read operation global core line (RGIO_CORE_EV0 <0: 7>, RGIO_CORE_OD0 <0: 7>, RGIO_CORE_EV1 <0: 7>, RGIO_CORE_OD1 <0: 7>) of the 'RGIO_CORE_EV0 <0: 7> "read global core line as a representative, a read global IO line (RGIO_IO_EV0 <0: 7>, RGIO_IO_OD0 <0: 7>, RGIO_IO_EV1 <0: 7>, RGIO_IO_OD1 <0: 7>) of the 'RGIO_IO_EV0 <0: 7> a description using the 'read global IO lines.

이하, 쓰기 동작을 살펴보면, 외부에서 해당하는 'QA'쿼터의 뱅크로 입력될 8-비트 데이터는 'DQ<0:7>'패드를 통해 쓰기글로벌입출력라인(WGIO_IO_EV0<0:7>)에 입력된다. Hereinafter, referring to the write operation, a 'QA' banks of the corresponding quarter on the external 8-bit data to be input is input to the 'DQ <0:: 7>' write global IO lines through a pad (WGIO_IO_EV0 <7 0>) do. 이 입력데이터들은 입력데이터버퍼에 입력되어 쓰기글로벌코어라인(WGIO_CORE_EV0<0:7>)을 통해 활성화된 해당 뱅크에 전달된다. The input data are input to the write data input buffer, the global core line: is transmitted to the corresponding bank activation through (WGIO_CORE_EV0 <0 7>).

도 4는 입력데이터버퍼(21A)를 설명하기 위한 회로도이다. 4 is a circuit diagram illustrating an input data buffer (21A). 이하, 설명의 편의를 위해 쓰기글로벌입출력라인(WGIO_IO_EV0<0:7>) 중 'WGIO_IO_EV0<0>'쓰기글로벌입출력라인을 대표로 설명하기로 한다. Hereinafter, for convenience of explanation, writing the global IO line (WGIO_IO_EV0 <0: 7>) will be described in the 'WGIO_IO_EV0 <0>' write global IO line as a representative. 또한, 쓰기글로벌코어라인(WGIO_CORE_EV0<0:7>) 중 'WGIO_CORE_EV0<0>'쓰기글로벌코어라인을 대표로 설명하기로 한다. In addition, the global write line cores (WGIO_CORE_EV0 <0: 7>) will be described in the 'WGIO_CORE_EV0 <0>' Write global core line as a representative.

입력데이터버퍼(21A)는 쓰기글로벌입출력라인(WGIO_IO_EV0<0>)을 통해 입력되는 데이터를 버퍼링(buffering)하는 인버터들(INV1, INV2), 및 리피팅(repeating)하는 인버터들(INV3, INV4)로 구성되어, 데이터를 쓰기글로벌코어라인(WGIO_CORE_EV0<0>)에 출력한다. The input data buffer (21A) is an inverter buffer (buffering) data input via the write global IO line (WGIO_IO_EV0 <0>) (INV1, INV2), and repeating (repeating) inverter (INV3, INV4) It consists of, and outputs the data to the global write line cores (WGIO_CORE_EV0 <0>).

다시 도 1을 참조하여, 읽기 동작을 살펴보도록 한다. Referring again to FIG. 1, take a look at the read operation.

예컨데, 'BANK0'뱅크의 8-비트 데이터는 읽기글로벌코어라인(RGIO_CORE_EV0<0:7>)을 통해 읽기데이터퍼버에 입력되고, 읽기데이터퍼버의 출력신호는 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>)을 통해 해당 패드(DQ<0:7>)에 전달되어 출력된다. For example, an 8-bit data of 'BANK0' bank is read global core line (RGIO_CORE_EV0 <0: 7>) is input to the read data through the Furber, the output signal of the read-data is read Furber global IO line (RGIO_IO_EV0 <0: 7 is outputted is transmitted to the 7>)>), the pad (DQ <0 through.

도 5는 출력데이터버퍼(22A)를 설명하기 위한 회로도이다. 5 is a circuit diagram illustrating an output data buffer (22A). 이하, 설명의 편의를 위해 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>) 중 'RGIO_IO_EV0<0>'읽기글로벌입출력라인을 대표로 설명하기로 한다. Hereinafter, a read global input and output lines for the convenience of explanation (RGIO_IO_EV0 <0: 7>) from a description to represent the 'RGIO_IO_EV0 <0>' read global IO line. 또한, 읽기글로벌코어라 인(RGIO_CORE_EV0<0:7>) 중 'RGIO_CORE_EV0<0>'읽기글로벌코어라인을 대표로 설명하기로 한다. In addition, global read line-core (RGIO_CORE_EV0 <0: 7>) will be described as representative of the 'RGIO_CORE_EV0 <0>' read global core line.

도 5의 출력데이터버퍼(22A)는 읽기글로벌코어라인(RGIO_CORE_EV0<0>)을 통해 입력되는 데이터를 리피팅하는 인버터들(INV5, INV6), 및 버퍼링하는 인버터들(INV7, INV8)로 구성되어, 데이터를 읽기글로벌입출력라인(RGIO_IO_EV0<0>)에 출력한다. Output data buffer (22A) of Figure 5 is composed of a read global core line (RGIO_CORE_EV0 <0>) of the inverter for repeating the data input via the (INV5, INV6), and the inverters for buffering (INV7, INV8) and outputs the read data, a global IO line (RGIO_IO_EV0 <0>).

상술한 바와 같이, 요즈음에는 집적도가 512M에서 1G로, 멀티뱅크가 8뱅크에서 16뱅크로 발전하는 추세에서 종래와 같은 구조로는 각 글로벌라인의 로딩(loading)과 접합(junction)이 2배 이상되어, 각 글로벌라인을 통해 이동하는 데이터들의 타이밍 딜레이(timing delay) 및 전압레벨의 슬롭(slope)이 발생하게 되고, 결국, 정상적인 동작을 할 수 없게 된다. As described above, these days, the degree of integration in 1G from 512M, multi-bank is in a tendency to develop in 8 banks to 16 banks in a structure as in the prior art is the loading (loading) and the junction (junction) of each global line twice or more is, and the delay timing (timing delay), and the slope (slope) of the voltage level of the data is caused to move through each global line, it is impossible to the end, normal operation.

또한, 칩 중앙, 즉, 주변(peri)영역에 위치한 스트로브 디코더(10)에서 출력되는 뱅크스트로브신호(MSTROBE_BANK<0:7>)는 뱅크가 많아 짐에 따라 증가하게 되고, 그 신호를 전달하는 글로벌라인의 개수 역시 증가하여 실딩 라인(shielding line)이 증가하게 된다. In addition, the chip in the center, i.e., around (peri) region located strobe decoder 10 bank strobe signal output from the Global that (MSTROBE_BANK <0 7>) is increased according to the load increases and the bank, passes the signal increasing the number of lines and also to result in an increase in shielding lines (shielding line). 결국, 레이아웃이 커지는 문제점이 생긴다. In the end, it arises the issue of enlarging the layout.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 본 발명은 읽기 및 쓰기 동작시 뱅크 영역을 구분하여 사용하고자 하는 글로벌라인의 로딩을 줄이고, 뱅크스트로브신호를 주변영역이 아닌 뱅크영역에서 생성하는 반도 체 메모리 장치를 제공하는데 그 목적이 있다. The present invention has been made to solve the problems of the prior art, the present invention read and write operations when reducing the loading of the global lines to be used to separate the bank region, bank region other than the area around a bank strobe signal to provide a semiconductor memory device for generating in it is an object.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 글로벌입출력라인과 글로벌코어라인 사이에 형성된 글로벌코어라인컨트롤러; According to one aspect of the present invention for achieving the above object, a global controller, a core line formed between the global IO line and the global core line; 상기 글로벌코어라인컨트롤러를 중심으로 대칭배치된 복수의 뱅크; A plurality of banks arranged symmetrically around the core wherein the global line controller; 상기 글로벌코어라인컨트롤러를 중심으로한 좌측영역의 뱅크들에 대응하여 배치된 제1 글로벌코어라인; Said arrangement corresponding to the global controller, the core line of the left region of the bank to the center of the first core global lines; 및 상기 글로벌코어라인컨트롤러를 중심으로한 우측영역의 뱅크들에 대응하여 배치된 제2 글로벌코어라인을 구비한 반도체 메모리 장치가 제공된다. And wherein the core line global controller in response to the one of the right region of the bank to the center having a second global disposed core line semiconductor memory device is provided.

바람직하게, 상기 글로벌코어라인컨트롤러는 상기 제1 글로벌코어라인과 제2 글로벌코어라인을 구분하여 제어하는 것을 특징으로 한다. Preferably, the global controller, the core line is characterized in that for controlling separately the first core global line and the second global core line.

본 발명은 예컨데, 'QA'쿼터 중앙쪽에 배치된 글로벌코어라인컨트롤러를 중심으로 좌측영역의 뱅크들과 우측영역의 뱅크들로 구분하여 읽기 및 쓰기 동작시 데이터를 전달하는 글로벌코어라인의 로딩을 줄인다. The invention for example, to reduce the loading of global core line 'QA' quarter divided into the bank of the Global the core line controller central to the banks of the left area to the right area located central side to pass data during read and write operations . 특히, 읽기 동작시에는 선택된 뱅크영역에 연결된 글로벌코어라인은 데이터를 전달하고, 그 이외의 뱅크영역에 연결된 글로벌코어라인은 프리차지 시킨다. In particular, the global core line coupled to the selected bank area when the read operation is then passed up the data, the global pre-core line to the bank region other than that. 또한, 뱅크영역에서 뱅크스트로브신호를 생성함으로써, 그 신호를 전달하는 글로벌라인을 줄였다. Further, by generating the bank strobe signal from the bank boundary, it reduced the global lines that carry the signals.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. The present invention and in order to fully understand the advantages on the operation of the present invention and the object to be achieved by the practice of the present invention It should be with reference to a preferred embodiment attachment is also disclosed in the drawings and the accompanying side illustrating the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. Hereinafter to be described in detail enough to easily carry out self technical features of the present invention one of ordinary skill in the art, with reference to the accompanying drawings, the preferred embodiment of the present invention will be described .

도 6은 본 발명에 따른 디램의 일부 레이아웃을 설명하기 위한 블록도로써, 특히, 메모리 용량이 1G이고, 16뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7, BANK8, BANK9, BANK10, BANK11, BANK12, BANK13, BANK14, BANK15)를 갖으며, 한번의 컬럼 동작으로 데이터의 읽기 및 쓰기 동작이 32-비트씩 이루어지는 'x32'동작모드을 갖고, 4-비트 프리패치의 아키텍처를 갖는 디램이 도시되어 있다. 6 is as block diagram illustrating a part of the layout of a DRAM according to the invention, in particular, the memory capacity is 1G, 16 banks (BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7, BANK8, BANK9, had have a BANK10, BANK11, BANK12, BANK13, BANK14, BANK15), have 'x32' operation Modes read and write operation of the data consisting of 32-bit by the operation of the column once, the DRAM having an architecture of a 4-bit prefetch It is shown.

도 6을 참조하면, 전체 1G 메모리는 4개의 쿼터(quarter)(QA, QB, QC, QD)로 나뉜다. 6, the entire 1G memory is divided into four quarters (quarter) (QA, QB, QC, QD). 256M 단위의 각 쿼터(QA, QB, QC, QD)는 대응하는 패드(DQ<0:31>)를 통해 데이터의 읽기 및 쓰기 동작을 한다. Each quarter of the units 256M (QA, QB, QC, QD) is a read and write operation of data through a pad (DQ <0:31>) corresponding. 즉, 'QA'쿼터는 'DQ<0:7>'에 대응하고, 'QB'쿼터는 'DQ<8:15>'에 대응하고, 'QC'쿼터는 'DQ<16:23>'에 대응하며, 'QD'쿼터는 'DQ<24:31>'에 대응하여 읽기 및 쓰기 동작을 한다. That is, 'QA' quota: the 'DQ <0 7>', and corresponding, 'QB' quota 'DQ <8:15>' corresponds to, 'QC' quota 'DQ <16:23>' to the response and, 'QD' quotas and the read and write operations corresponding to the 'DQ <24:31>'.

자세한 구조 및 동작 설명은 종래와 마찬가지로 'QA'쿼터를 중심으로 프리패치 동작을 생략하여 설명하기로 한다. Detailed structure and operation are described by omitting the pre-fetch operation around the 'QA' quotas as in the prior art will be described.

'QA'쿼터의 16개 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7, BANK8, BANK9, BANK10, BANK11, BANK12, BANK13, BANK14, BANK15)는 글로벌코어라인컨트롤러(100)를 중심으로 대칭배치되어, 좌측영역의 뱅크들(BANK0, BANK2, BANK4, BANK6, BANK8, BANK10, BANK12, BANK14, 이하, "LEFT_BANK")과 우측영역의 뱅크들(BANK1, BANK3, BANK5, BANK7, BANK9, BANK11, BANK13, BANK15, 이하, "RIGHT_BANK")로 구분된다. 'QA' 16 banks of the quarter (BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7, BANK8, BANK9, BANK10, BANK11, BANK12, BANK13, BANK14, BANK15) is a global core line controller 100 to be symmetrically arranged around the bank of the left area (BANK0, BANK2, BANK4, BANK6, BANK8, BANK10, BANK12, BANK14, hereinafter, "LEFT_BANK") and the bank on the right side area (BANK1, BANK3, BANK5, BANK7, BANK9 , it is divided into BANK11, BANK13, BANK15, hereinafter, "RIGHT_BANK"). 좌측영역의 뱅크들(LEFT_BANK)과 글로벌코어라인컨트롤러(100)는 좌측글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>, RGIO_CORE_LEFT_EV0<0:7>)에 연결되어 있고, 우측영역의 뱅크들(RIGHT_BANK)과 글로벌코어라인컨트롤러(100)는 우측글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>, RGIO_CORE_RIGHT_EV0<0:7>)과 연결되어 있다. The banks of the left region (LEFT_BANK) and global core line controller 100 is a left global core line (WGIO_CORE_LEFT_EV0 <0: 7>, RGIO_CORE_LEFT_EV0 <0: 7>) s connected to the and the bank on the right side area (RIGHT_BANK) and global core line controller 100 is the right global core line is connected to the (WGIO_CORE_RIGHT_EV0:: <7 0> <0 7>, RGIO_CORE_RIGHT_EV0). 그리고, 글로벌코어라인컨트롤러(100)와 패드(DQ<0:7>)는 글로벌입출력라인(WGIO_IO_RIGHT_EV0<0:7>, RGIO_IO_RIGHT_EV0<0:7>)으로 연결되어 있다. Then, the global core line controller 100 and the pad (DQ <0: 7>) is a global input and output lines are connected to the (WGIO_IO_RIGHT_EV0:: <7 0> <0 7>, RGIO_IO_RIGHT_EV0).

본 발명에 따른 이 같은 구성은 'QA'쿼터 중앙쪽에 배치된 글로벌코어라인컨트롤러(100)를 이용하여 좌측글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>, RGIO_CORE_LEFT_EV0<0:7>)과, 우측글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>, RGIO_CORE_RIGHT_EV0<0:7>)을 구분하여 제어하기 위함이다. This configuration, in accordance with the present invention is left by using the global core line controller 100 is disposed on the 'QA' quarter central global core line (WGIO_CORE_LEFT_EV0 <0: 7>, RGIO_CORE_LEFT_EV0 <0: 7>) and a right global core line (WGIO_CORE_RIGHT_EV0 <0: 7>, RGIO_CORE_RIGHT_EV0 <0: 7>) is to control separately the.

여기서, 좌측글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>, RGIO_CORE_LEFT_EV0<0:7>)은 쓰기 동작시 데이터를 전달하는 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>)과 읽기 동작시 데이터를 전달하는 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0:7>)으로 구분되고, 우측글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>, RGIO_CORE_RIGHT_EV0<0:7>)도 쓰기 동작시 데이터를 전달하는 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>)과 읽기 동작시 데이터를 전달하는 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>)으로 구분된다. Here, the left global core line (WGIO_CORE_LEFT_EV0 <0: 7>, RGIO_CORE_LEFT_EV0 <0: 7>) is the left write global core lines for transmitting the data during write operations: passing the city (WGIO_CORE_LEFT_EV0 <0 7>) and the read operation data left read global core line (RGIO_CORE_LEFT_EV0 <0: 7>) is divided into a right global core line (WGIO_CORE_RIGHT_EV0 <0: 7>, RGIO_CORE_RIGHT_EV0 <0: 7>) is also write global core line the right to transfer data during write operations ( WGIO_CORE_RIGHT_EV0 <0: 7>), and read right to pass during a read operation data global core line (RGIO_CORE_RIGHT_EV0: is divided into <0 7>). 또한, 글로벌입출력라인(WGIO_IO_RIGHT_EV0<0:7>, RGIO_IO_RIGHT_EV0<0:7>)도 쓰기 동작시 데이터를 전달하는 쓰기글로벌입출력라인(WGIO_IO_RIGHT_EV0<0:7>)과 읽기 동작시 데이터를 전달하는 읽기글로벌입출력라인(RGIO_IO_RIGHT_EV0<0:7>)으로 구분된다. In addition, the global IO line (WGIO_IO_RIGHT_EV0 <0: 7>, RGIO_IO_RIGHT_EV0 <0: 7>) is also writing a global input and output lines for transmitting data during write operations: Read passing and during a read operation data (WGIO_IO_RIGHT_EV0 <0 7>) Global It is divided into: (<7 0> RGIO_IO_RIGHT_EV0) input and output lines.

한편, 'QA'쿼터 중심쪽에 배치된 글로벌코어라인컨트롤러(100)에는 'QA'쿼터내의 16개 뱅크(LEFT_BANK, RIGHT_BANK) 중 원하는 뱅크를 활성화하기 위한 뱅크활성화부(도 7에서 설명하기로 함)와, 출력스트로브신호 생성부(도 8에서 설명하기로 함)와, 제어신호생성부(도 9에서 설명하기로 함)와, 입력데이터 전달부(도 10에서 설명하기로함), 및 출력데이터 전달부(도 11에서 설명하기로 함)를 구비한다. On the other hand, (which will be described in Fig. 7) the global core line controller 100, the bank activation unit for activating the desired bank of 'QA' 16 Banks (LEFT_BANK, RIGHT_BANK) in the quarter disposed on the 'QA' Quarter centered and an output (which will be described in FIG. 8), the strobe signal generator and a control signal generator (referred to as illustrating in Fig. 9) and, (also supposed described in FIG. 10) input data transfer unit, and an output data transmission the unit (referred to as illustrating in Fig. 11) having a.

도 7은 도 6의 글로벌코어라인컨트롤러(100)의 뱅크활성화부(110)를 설명하기 위한 도면이다. 7 is a view for explaining the bank activation unit 110, the global controller, the core line 100 of FIG.

도 7을 참조하면, 16개의 뱅크(LEFT_BANK, RIGHT_BANK) 정보(CAST<0:3>)와, 쓰기스트로브신호(WSTROBE_PRE), 및 읽기스트로브신호(RSTROBE_PRE)를 입력받은 뱅크활성화부(110)는 원하는 뱅크를 활성화시키기 위한 뱅크스트로브신호(RSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14>, RSTROBE_BANK<1, 3, 5, 7, 9, 11, 13, 15>, WSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14>, WSTROBE_BANK<1, 3, 5, 7, 9, 11, 13, 15>)를 출력한다. 7, sixteen banks (LEFT_BANK, RIGHT_BANK) information (CAST <0: 3>) and a write strobe signal (WSTROBE_PRE), and activating bank received a read strobe signal (RSTROBE_PRE) 110 wants bank strobe signal for activating the bank (RSTROBE_BANK <0, 2, 4, 6, 8, 10, 12, 14>, RSTROBE_BANK <1, 3, 5, 7, 9, 11, 13, 15>, WSTROBE_BANK <0 , 2, 4, 6, 8, 10, 12, 14>, WSTROBE_BANK <1, 3, 5, 7, 9, 11, 13, 15>) outputs.

여기서, 'RSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14>'는 읽기 동작시 좌측영역의 뱅크 중 어느 하나를 활성화하기 위한 스트로브신호이고, 'RSTROBE_BANK<1, 3, 5, 7, 9, 11, 13, 15>'는 읽기 동작시 우측영역의 뱅크 중 어느 하나를 활성화 하기 위한 스트로브신호이고, 'WSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14>'는 쓰기 동작시 좌측영역의 뱅크 중 어느 하나를 활성화하기 위한 스트로브신호이며, 'WSTROBE_BANK<1, 3, 5, 7, 9, 11, 13, 15>'는 쓰기 동작시 우측영역의 뱅크 중 어느 하나를 활성화하기 위한 스트로브신호이다. Here, 'RSTROBE_BANK <0, 2, 4, 6, 8, 10, 12, 14>' is a strobe signal for activating any of the banks of the left area when the read operation, 'RSTROBE_BANK <1, 3, 5, 7, 9, 11, 13, 15> "is a strobe signal for activating any one of a bank on the right side when the read operation area, 'WSTROBE_BANK <0, 2, 4, 6, 8, 10, 12, 14>' is a strobe signal for activating any of the banks of the left area in the write operation, 'WSTROBE_BANK <1, 3, 5, 7, 9, 11, 13, 15>' is any one of the banks of the right-write operation region It is a strobe signal for activating.

한편, 스트로브신호 활성화부(111)는 읽기 및 쓰기 동작에서 컬럼 동작시 활성화되는 컬럼스트로브신호(STROBE_PRE)와, 읽기/쓰기신호(WTRZT)를 입력받아 쓰기 동작시 활성화되는 쓰기스트로브신호(WSTROBE_PRE)와, 읽기 동작시 활성화되는 읽기스트로브신호(RSTROBE_PRE)를 출력한다. On the other hand, the strobe signal is active unit 111 read and write operations are enabled column when the column operates in the strobe signal (STROBE_PRE), and a read / write signal write input receiving enable on-write operation to (WTRZT) strobe signal (WSTROBE_PRE) and outputs the read strobe signal (RSTROBE_PRE) which is activated during a read operation.

도 8은 도 6의 글로벌코어라인컨트롤러(100)의 출력스트로브신호 생성부(120)를 설명하기 위한 도면이다. Figure 8 is a view for explaining an output strobe signal generator 120 of global core line controller 100 of FIG.

도 8을 참조하면, 읽기스트로브신호(RSTROBE_PRE)를 입력받은 제3 지연부(120)는 소정시간 이후 출력스트로브신호(RSTROBE_IO)로써 출력한다. 8, a third delay unit 120 received a read strobe signal (RSTROBE_PRE) outputs as the predetermined time since the output strobe signal (RSTROBE_IO). 실질적으로 읽기 동작시 뱅크영역의 8-비트 데이터들은 이 출력스트로브신호(RSTROBE_IO)에 응답하여 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>)에 전달된다. A substantially 8-bit data of the read operation when the bank regions are read in response to the output strobe signal (RSTROBE_IO) a global input and output lines (RGIO_IO_EV0 <0: 7>) is transmitted to the. 이 같은 동작 설명은 도 11 및 도 13을 통해 더 자세한 설명을 하도록 한다. The same operation description will be to a more detailed description with reference to FIG. 11 and 13.

도 9는 도 6의 글로벌코어라인컨트롤러(100)의 제어신호 생성부(130)를 설명하기 위한 도면이다. 9 is a diagram illustrating a control signal generator 130 of global core line controller 100 of FIG.

도 9를 참조하면, 제어신호 생성부(130)는 뱅크정보(CAST<0:3>) 중 예컨데, 'CAST<0>'뱅크정보-우측영역의 뱅크들과 좌측영역의 뱅크들을 구분할 수 있는 정보-에 따라 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>)과 좌측읽기글로벌코 어라인(RGIO_CORE_LEFT_EV0<0:7>) 중 어느 하나를 프리차지(precharge)시키기 위한 제어신호(RSTROBE_PCG_RIGHT_B, RSTROBE_PCG_LEFT_B)를 생성한다. 9, the control signal generator 130 is a bank information (CAST <0: 3>) of the example, 'CAST <0>' bank information - in the right side region of the bank and which can distinguish between the banks of the left area information-right depending on the read global core line (RGIO_CORE_RIGHT_EV0 <0: 7>) and the (RGIO_CORE_LEFT_EV0 <0: 7>) read global co Huh left control signal (RSTROBE_PCG_RIGHT_B, RSTROBE_PCG_LEFT_B) for precharge (precharge) either a the produce.

여기서, 'RSTROBE_PCG_RIGHT_B'제어신호는 논리'로우'로 활성화되는 신호로써, 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0:7>)을 논리'로우'로 프리차지 시키고, 'RSTROBE_PCG_LEFT_B'제어신호는 논리'로우'로 활성화되는 신호로써, 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>)을 논리'로우'로 프리차지 시킨다. Here, "RSTROBE_PCG_RIGHT_B" control signal as a signal that is activated to logic 'low', left read global core line (RGIO_CORE_LEFT_EV0 <0: 7>) a precharge to a logic 'low' and, 'RSTROBE_PCG_LEFT_B "control signal is a logic" low thereby precharging: "a (RGIO_CORE_RIGHT_EV0 <7 0>) as a logical signal which is active as a right to read global core line" low ".

한편, 제4 및 제5 지연부(131, 132)와 도 8의 제3 지연부(120)는 읽기 동작에 있어서 보다 안정적인 타이밍 매칭을 위한 것이다. On the other hand, fourth and fifth delay unit (131, 132) and the third delay unit 120 of Figure 8 is for a more stable timing matched in a read operation. 예컨데, 좌측영역의 뱅크(LEFT_BANK) 중 어느 하나에서 읽기 동작을 할 경우, 좌측영역의 뱅크(LEFT_BANK) 중 어느 하나를 활성화하기 위한 뱅크스트로브신호(RSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14> 중 어느 하나)와, 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>)을 프리차지시키기 위한 제어신호(RSTROBE_PCG_LEFT_B), 및 출력스트로브신호(RSTROBE_IO)의 활성화 타이밍은, 선택된 뱅크스트로브신호보다 제어신호(RSTROBE_PCG_LEFT_B)가 앞서 활성화되고 선택된 뱅크스트로브신호보다 출력스트로브신호(RSTROBE_IO)가 뒤에 활성화된다. For example, each case to a read operation on one, to activate one bank strobe signal (RSTROBE_BANK <0, 2, 4, 6, 8, 10 to one bank (LEFT_BANK) of the left area of ​​the banks (LEFT_BANK) of the left area , 12, 14> either a) and a right read global core line (RGIO_CORE_RIGHT_EV0 <0: 7>) activation timing of the control signal (RSTROBE_PCG_LEFT_B), and an output strobe signal (RSTROBE_IO) for to precharged is selected bank strobe the signal than the control signal (RSTROBE_PCG_LEFT_B) is activated above an output strobe signal (RSTROBE_IO) than the selected bank strobe signal is activated after.

도 10은 도 6의 글로벌코어라인컨트롤러(100)에 구비된 입력데이터 전달부(140)를 설명하기 위한 도면이다. 10 is a view for explaining the input data transfer unit 140 includes a global controller, a core line 100 of FIG.

설명의 편의를 위해 쓰기글로벌입출력라인(WGIO_IO_EV0<0:7>) 중 'WGIO_IO_EV0<0>'쓰기글로벌입출력라인을 대표로 설명하기로 한다. For convenience of explanation, writing the global IO line (WGIO_IO_EV0 <0: 7>) will be described as representative of the 'WGIO_IO_EV0 <0>' write global IO line. 또한, 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>) 중 'WGIO_CORE_LEFT_EV0<0>'좌측쓰기글 로벌코어라인을 대표로 설명하고, 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>) 중 'WGIO_CORE_RIGHT_EV0<0>'우측쓰기글로벌코어라인을 대표로 설명하기로 한다. In addition, the left write global core line (WGIO_CORE_LEFT_EV0 <0: 7>): 'WGIO_CORE_RIGHT_EV0 one of' WGIO_CORE_LEFT_EV0 <0> 'left write global core line describes a representative, and writing the right global core line (WGIO_CORE_RIGHT_EV0 <7 0>) <0> to "describing a right write global core line as a representative.

도 10을 참조하면, 입력데이터전달부(140)는 쓰기글로벌입출력라인(WGIO_IO_EV0<0>)을 통해 데이터를 입력받는 데이터입력부(141)와, 읽기/쓰기신호(WTRZT)와 뱅크정보(예컨데, CAST<0>)를 입력받는 제어부(142), 및 제어부(142)의 출력신호에 응답하여 데이터입력부(141)의 출력신호를 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0>) 또는 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0>)에 전달하는 전달부(143)를 구비한다. 10, the input data transfer unit 140 may write global IO line (WGIO_IO_EV0 <0>) for receiving data through the data input unit 141, and a read / write signal (WTRZT) and the bank information (for example, CAST <0>) to the input in response to the output signal of the receiving control section 142, and control unit 142 to write the output signal of the data input unit 141, the left global core line (WGIO_CORE_LEFT_EV0 <0>) or the right write global core line and a transmission section 143 for transmitting the (WGIO_CORE_RIGHT_EV0 <0>). 그리고, 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0>)으로 입력되는 데이터를 래치(latch)하기 위한 제1 래치부(144)와, 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0>)으로 입력되는 데이터를 래치하기 위한 제2 래치부(155)를 더 구비한다. And, data inputted to the first latch unit 144, and a right write global core line (WGIO_CORE_RIGHT_EV0 <0>), the data inputted to the left write global core line (WGIO_CORE_LEFT_EV0 <0>) to the latch (latch) latches and further comprising a second latch portion 155 to.

도 11은 도 6의 글로벌코어라인컨트롤러(100)에 구비된 출력데이터 전달부(150)를 설명하기 위한 도면이다. 11 is a view for explaining an output data delivery unit 150 includes a global controller core line 100 of FIG.

설명의 편의를 위해 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>) 중 'RGIO_IO_EV0<0>'읽기글로벌입출력라인을 대표로 설명하기로 한다. Read global input and output lines for the convenience of explanation (RGIO_IO_EV0 <0: 7>) will be described as representative of the 'RGIO_IO_EV0 <0>' read global IO line. 또한, 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0:7>) 중 'RGIO_CORE_LEFT_EV0<0>'좌측읽기글로벌코어라인을 대표로 설명하고, 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>) 중 'RGIO_CORE_RIGHT_EV0<0>'우측읽기글로벌코어라인을 대표로 설명하기로 한다. In addition, the left read global core line (RGIO_CORE_LEFT_EV0 <0: 7>) of the 'RGIO_CORE_LEFT_EV0 <0>' description is representative of the left read global core line, and read right global core line (RGIO_CORE_RIGHT_EV0 <0: 7>) 'RGIO_CORE_RIGHT_EV0 of < 0> it will be described in the "right reading global core line as a representative.

도 11을 참조하면, 출력데이터전달부(150)는 제어신호(RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B)에 응답하여 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>) 중 어느 하나를 선택적으로 출력하는 선택부(151)와, 출력스트로브신호(RSTROBE_IO)에 응답하여 선택부(151)의 출력신호(SEL_OUT)를 래치부(154)로 전달하는 전달부(152)와, 전달부(152)의 출력신호를 래치하는 래치부(154), 및 래치된 데이터를 읽기글로벌입출력라인(RGIO_IO_EV0<0>)으로 출력하는 출력부(153)를 구비한다. 11, the output data delivery unit 150 which of the control signal in response to (RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B) left read global core line (RGIO_CORE_LEFT_EV0 <0>) or the right to read global core line (RGIO_CORE_RIGHT_EV0 <0>) one and the optional transmission unit (152) for delivering an output signal (SEL_OUT) of the selector 151 and the output strobe signal selected in response to the (RSTROBE_IO) section 151 to output to the latch unit 154, a transmission unit and a latch unit 154, and reading the latched data, the global IO line (RGIO_IO_EV0 <0>) output unit 153 for outputting a signal for latching the output of 152.

도 12는 본 발명에 따른 쓰기 동작에 관한 타이밍도이다. 12 is a timing diagram of a write operation in accordance with the present invention.

도 12를 참조하면, 쓰기스트로브신호(WSTROBE_PRE)는 컬럼스트로브신호(STROBE_PRE)와 읽기/쓰기신호(WTRZT)-쓰기 동작의 경우 논리'하이'-에 따라 생성된다. 12, the write strobe signal (WSTROBE_PRE) is a read / write signal and a column strobe signal (STROBE_PRE) (WTRZT) - For a write operation a logic 'high' is generated according to. 그리고, 쓰기스트로브신호(WSTROBE_PRE)가 활성화되면, 뱅크정보(CAST<0:3>)를 근거로 해당 뱅크의 뱅크스트로브신호(RSTROBE_BANK<0:15> 중 하나, RSTROBE_BANK<4:15>는 생략)가 생성된다. Then, when the write strobe signal (WSTROBE_PRE) is active, the bank information (CAST <0: 3>) based on the bank with the strobe signal for the bank (one of RSTROBE_BANK <0:15>, RSTROBE_BANK <4:15> is omitted) It is generated. 그래서, 쓰기글로벌입출력라인(WGIO_IO_EV0<0>)을 통해 입력된 데이터는 선택된 뱅크로 전달되어 쓰여 지게 된다. Thus, the data entered through the global write input and output lines (WGIO_IO_EV0 <0>) is be written is transmitted to the selected bank.

다시 도 10을 참조하면, 입력데이터전달부(140)는 뱅크정보(예컨데, CAST<0>)에 따라 쓰기글로벌입출력라인(WGIO_IO_EV0<0>)을 통해 입력받은 데이터를 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0>) 또는 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0>)에 전달한다. Referring back to Figure 10, the input data transfer unit 140, the bank information (for example, CAST <0>) according to the write global IO line (WGIO_IO_EV0 <0>) for writing the left data received through the global core line (WGIO_CORE_LEFT_EV0 transfers to the <0>) or the right write global core line (WGIO_CORE_RIGHT_EV0 <0>).

도 13은 본 발명에 따른 읽기 동작에 관한 타이밍도이다. 13 is a timing diagram of a read operation according to the present invention.

도 13을 참조하면, 읽기스트로브신호(RSTROBE_PRE)는 컬럼스트로브신호(STROBE_PRE)와 읽기/쓰기신호(WTRZT)-읽기 동작의 경우 논리'로우'-에 따라 생성된다. Is generated according to the - 13, the read strobe signal (RSTROBE_PRE) is a column strobe signal (STROBE_PRE) and read / write signal (WTRZT) - For a read operation a logic 'low'. 그리고, 뱅크정보(CAST<0:3>)에 의해 선택될 뱅크영역 이외에 연결된 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 읽기우측쓰기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>)을 프리차지 시키기 위한 제어신호(RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B)가 논리'로우'로 천이하여, 해당 라인을 논리'로우'로 프리차지시킨다. Then, the bank information (CAST <0: 3>) to the left to read associated in addition to bank area is selected by a global core line (RGIO_CORE_LEFT_EV0 <0>), or read the right write global core line (RGIO_CORE_RIGHT_EV0 <0>), the precharge control for signal (RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B) the transition to the logic "low", thereby precharging the line to a logic 'low'. 이후, 뱅크스트로브신호(RSTROBE_BANK<0:15> 중 하나, RSTROBE_BANK<4:15>는 생략)가 논리'하이'로 활성화되면, 활성화된 뱅크와 연결된 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 읽기우측쓰기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>)에 데이터가 전달된다. Then, the bank strobe signal (RSTROBE_BANK one of <0:15>, RSTROBE_BANK <4:15> is omitted) that when activated to logic 'high', the active bank and connected to the left to read global core line (RGIO_CORE_LEFT_EV0 <0>), or the data is transmitted to the read right write global core line (RGIO_CORE_RIGHT_EV0 <0>).

이렇게, 전달된 데이터는 도 11의 선택부(151)에서 제어신호(RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B)에 따라 선택적으로 출력되고, 그 출력신호(SEL_OUT)는 출력스트로브신호(RSTROBE_IO)에 응답하여 읽기글로벌입출력라인(RGIO_IO_EV0<0>)으로 출력된다. To do this, the transmission data is selectively output according to a control signal (RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B) from the selection section 151 of Fig. 11, the output signal (SEL_OUT) is read global input and output lines in response to the output strobe signal (RSTROBE_IO) ( is output to the RGIO_IO_EV0 <0>). 참고적으로, 제어신호(RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B)는 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 읽기우측쓰기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>)을 프리차지 시키는 제어신호이면서, 동시에 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 읽기우측쓰기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>) 중 어느 하나를 선택하기 위한 선택신호이다. For reference, the control signal (RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B) is left read global core line (RGIO_CORE_LEFT_EV0 <0>), or read the right write global core line (RGIO_CORE_RIGHT_EV0 <0>) to pre-charge while the control signal which, at the same time reading the left global core line a selection signal for selecting any one of (RGIO_CORE_LEFT_EV0 <0>), or read-write global right core line (RGIO_CORE_RIGHT_EV0 <0>).

상술한 바와 같이, 'QA'쿼터 내의 뱅크들을 우측영역의 뱅크들과 좌측영역의 뱅크들로 구분하여 읽기 및 쓰기 동작을 함으로써, 종래 같은 구조로 1G, 16-뱅크를 구성하였을 때보다 사용되는 각 글로벌코어라인의 로딩과 접합 등을 ½이상 줄였다. Each is used, than has been configured to 1G, 16- bank to a conventional structure, by making the read and write operations to distinguish between the banks in the 'QA' quota to the banks of the bank and the left-right area of ​​the region as described above, It reduced the loading and bonding of such global core line than ½.

또한, 종래에 주변영역에서 뱅크영역으로 뱅크스트로브신호를 전달하는 글로벌라인이 없어도 됨으로써, 각 글로벌라인에 따라 구성되는 쉴딩 라인(shielding line)을 줄일 수 있다. In addition, the global line without passing the bank strobe signal as a bank area in the peripheral area by being in a conventional, it is possible to reduce the shielding line (shielding line) constructed according to each of the global lines.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. Although the teachings of the present invention is specifically described in accordance with the preferred embodiment, the above-described embodiment is for a description thereof should be noted that not for the limitation. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. In addition, if an ordinary specialist in the art of the present invention will be understood by example various embodiments are possible within the scope of the technical idea of ​​the present invention.

예를 들면, 본 명세서에서는 8뱅크에서 16뱅크로 늘어나면서 발생하는 문제점의 예에 대해서 기술되었다. For example, in the present disclosure it has been described with respect to examples of problems that occur in the growing 8 banks to 16 banks. 그러나, 이 같은 문제점은 멀티뱅크의 개수가 증가하면서 발생하는 문제임은 당업자에게 자명한 사실이다. However, a problem such as this is that apparent to those skilled in the art munjeim is generated while the number of multi-bank increases. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다. Therefore, the true technical protection scope of the invention as defined by the technical spirit of the appended claims registration.

상술한 본 발명은 뱅크영역을 둘 이상으로 나누고 각 뱅크에 대응하는 글로벌라인을 연결하여, 활성화되는 뱅크에 연결된 글로벌라인을 통해 이동하는 데이터들의 타이밍 딜레이 및 전압레벨의 슬롭을 최소화할 수 있고, 다른 뱅크에 연결된 글로벌라인을 프리차지 하여 글로벌라인의 전체 사용률을 증대하는 효과를 얻을 수 있다. The above-described present invention divides the bank area with two or more it is possible to minimize the data of the timing delay, and the voltage level of the slope traveling through the global line to the bank which is connected to, enable the global line corresponding to each of the banks, another and precharging the global line to the bank can be obtained an effect of increasing the total utilization of the global lines.

또한, 뱅크스트로브신호를 뱅크영역에서 생성함으로써, 종래에 뱅크스트로브신호를 전달했던 글로벌라인과 그에 따른 실딩 라인을 줄여 레이아웃을 감소시키는 효과를 얻을 수 있다. Further, by generating the bank strobe signal from the bank area, and reducing the global line and the resulting shielding lines along which passes the bank strobe signal can be obtained in the prior art the effect of reducing the layout.

Claims (18)

  1. 글로벌입출력라인; A global input and output lines;
    상호 분리된 제1 글로벌코어라인 및 제2 글로벌코어라인; Mutually separating the first global core line and the second global core line;
    상기 글로벌입출력라인과 제1 및 제2 글로벌코어라인 사이에 형성된 글로벌코어라인컨트롤러; Global controller core line formed between the global input and output lines and the first and second global core line;
    상기 글로벌코어라인컨트롤러와 상기 제1 글로벌코어라인을 통해 연결된 제1 뱅크; The global controller and the core line of the first a first bank associated with the global core line; And
    상기 글로벌코어라인컨트롤러와 상기 제2 글로벌코어라인을 통해 연결된 제2 뱅크를 포함하고, Includes the global controller, the core line and the second bank are connected via a global second core line,
    상기 제1 글로벌코어라인은 제1 읽기글로벌코어라인과 제1 쓰기글로벌코어라인을 구비하고, 상기 제2 글로벌코어라인은 제2 읽기글로벌코어라인과 제2 쓰기글로벌코어라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치. The first global-core line, characterized in that it comprises a first read global core line and a first write global provided with a core line and the second global core line has a second read global core line and a second write global core line semiconductor memory device.
  2. 제1항에 있어서, According to claim 1,
    상기 글로벌코어라인컨트롤러는 상기 제1 글로벌코어라인과 제2 글로벌코어라인을 구분하여 제어하는 것을 특징으로 하는 반도체 메모리 장치. The global core line controller includes a semiconductor memory device, characterized in that for controlling separately the first core global line and the second global core line.
  3. 삭제 delete
  4. 제1항에 있어서, According to claim 1,
    읽기 동작시 상기 제1 및 제2 읽기글로벌코어라인 중 어느 하나를 통해 데이터를 전달하고, 다른 하나의 읽기글로벌코어라인은 프리차지(precharge) 시키는 것을 특징으로 하는 반도체 메모리 장치. During a read operation data passes through one of the first and second read global core line, and the other of the read global core line is a semiconductor memory device, comprising a step of precharge (precharge).
  5. 제1항에 있어서, According to claim 1,
    상기 글로벌코어라인컨트롤러는 상기 제1 및 제2 뱅크 정보와 읽기스트로브신호 및 쓰기스트로브신호에 응답하여, 상기 제1 및 제2 뱅크 중 어느 하나를 활성화시키기 위한 뱅크활성화수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치. The global core line controller comprising: a first and second bank information and reading in response to a strobe signal and a write strobe signal, the first and second bank activation means for activating any one of a bank A semiconductor memory device.
  6. 제5항에 있어서, 6. The method of claim 5,
    읽기/쓰기 정보와 컬럼동작을 위한 스트로브신호를 입력받아, 읽기 동작시 활성화되는 상기 읽기스트로브신호와 쓰기 동작시 활성화되는 상기 쓰기스트로브신호를 출력하는 읽기 및 쓰기 스트로브신호 활성화수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치. Characterized by further comprising a read / write information and read and write strobe signal activation means receives the strobe signal for column operation input, for outputting the write strobe signal is enabled at the writing and the read strobe signal operation that is activated when a read operation the semiconductor memory device according to.
  7. 제5항에 있어서, 6. The method of claim 5,
    상기 글로벌코어라인컨트롤러는 상기 읽기스트로브신호와 상기 제1 및 제2 뱅크 정보에 응답하여, 상기 제1 및 제2 읽기글로벌코어라인 중 어느 하나 - 상기 활성화된 뱅크 이외 뱅크에 연결된 읽기글로벌코어라인 - 를 프리차지(precharge)시키기 위한 제어신호를 생성하는 제어신호생성수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치. The global core line controller and the read strobe signal, said first and second response to the bank information, wherein the first and second read global any one of the core line-read connected to the activated banks other than the bank global core line a semiconductor memory device characterized in that comprises a precharge (precharge) the control signal generating means for generating a control signal for.
  8. 제7항에 있어서, The method of claim 7,
    상기 제어신호는 상기 뱅크가 활성화되는 시점보다 앞서 활성화되는 것을 특징으로 하는 반도체 메모리 장치. The control signal is a semiconductor memory device characterized in that the prior activation than the time of the bank activation.
  9. 제7항에 있어서, The method of claim 7,
    상기 글로벌입출력라인은 읽기글로벌입출력라인과 쓰기글로벌입출력라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치. The global IO lines are semiconductor memory device comprising: a global write input and output line and a read global IO line.
  10. 제9항에 있어서, 10. The method of claim 9,
    상기 글로벌코어라인컨트롤러는 상기 읽기스트로브신호를 입력받아, 상기 읽기글로벌코어라인의 데이터가 상기 읽기글로벌입출력라인으로 전달되게 하기 위한 출력스트로브신호를 생성하는 출력스트로브신호 생성수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치. The global core line controller comprising: an output strobe signal generating means for generating an output strobe signal for receiving the read strobe signal to be delivered the read data from the global core line is in the read global IO line A semiconductor memory device.
  11. 제10항에 있어서, 11. The method of claim 10,
    상기 출력스트로브신호는 상기 뱅크가 활성화되는 시점보다 뒤에 활성화되는 것을 특징으로 하는 반도체 메모리 장치. It said output strobe signal is a semiconductor memory device characterized in that the activation is placed after the time of the bank activation.
  12. 제10항에 있어서, 11. The method of claim 10,
    상기 제어신호는 상기 제1 읽기글로벌코어라인을 프리차지시키기 위한 제1 제어신호와 상기 제2 읽기글로벌코어라인을 프리차지시키기 위한 제2 제어신호인 것을 특징으로 하는 반도체 메모리 장치. The control signal is a semiconductor memory device, characterized in that the second control signal for precharging the first control signal and the second read global core line for precharging the first line to read global core.
  13. 제12항에 있어서, 13. The method of claim 12,
    상기 글로벌코어라인컨트롤러는 상기 제1 및 제2 뱅크 정보에 응답하여, 상기 쓰기글로벌입출력라인을 통해 입력되는 데이터를 상기 제1 및 제2 쓰기글로벌코어라인 중 어느 하나로 전달하는 입력데이터 전달수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치. The global core line controller is provided with the first and second response to the bank information, the data inputted through the write global IO lines the first and second write global core line of any one pass type data transmission, which means a semiconductor memory device characterized in that.
  14. 제13항에 있어서, 14. The method of claim 13,
    상기 입력데이터 전달수단은, It said input data transmission means,
    상기 뱅크 정보 중 적어도 어느 하나와 읽기/쓰기정보를 입력받는 제어부; At least a control unit for receiving the one and read / write information from the bank information;
    상기 쓰기글로벌입출력라인을 통해 데이터를 입력받는 입력부; Input unit for receiving data on the write global input and output lines; And
    상기 제어부의 출력신호에 응답하여, 상기 입력부의 출력신호를 상기 제1 및 제2 쓰기글로벌코어라인 중 어느 하나로 선택적으로 전달하는 전달부 In response to the output signal of the controller, the delivery unit for selectively delivering one of the first and second write global core line the output signal from the input unit one
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising: a.
  15. 제14항에 있어서, 15. The method of claim 14,
    상기 전달부의 출력신호를 래치하기 위한 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device according to claim 1, further comprising a latch for latching the output signal transmission portion.
  16. 제12항에 있어서, 13. The method of claim 12,
    상기 글로벌코어라인컨트롤러는 상기 제1 및 제2 제어신호에 응답하여 상기 제1 및 제2 읽기글로벌코어라인 중 어느 하나의 데이터를 상기 읽기글로벌입출력라인에 전달하는 출력데이터 전달수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치. The global core line controller is characterized by comprising an output data transmission means for the first and the second control in response to signals of the first and second read global core line which passes one of the data to the read global input and output lines of the the semiconductor memory device according to.
  17. 제16항에 있어서, 17. The method of claim 16,
    상기 출력데이터 전달수단은, The output data transmitting means,
    상기 제1 및 제2 제어신호에 응답하여 상기 제1 및 제2 읽기글로벌코어라인의 데이터를 선택적으로 출력하는 선택부; The first and the selection unit in response to a second control signal of the first and selectively outputting the data from the second read global core line;
    상기 출력스트로브신호에 응답하여 상기 선택부의 출력신호를 전달하는 전달부; Delivery unit for delivering the selected portion output signal in response to the output strobe signal; And
    상기 전달부의 출력신호를 상기 읽기글로벌입출력라인으로 출력하는 출력부 Output unit for output to the read global input and output lines to the transmitting unit output signal
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising: a.
  18. 제17항에 있어서, 18. The method of claim 17,
    상기 전달부의 출력신호를 래치하기 위한 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device according to claim 1, further comprising a latch for latching the output signal transmission portion.
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