JP4606477B2 - メモリシステム及び半導体集積回路 - Google Patents

メモリシステム及び半導体集積回路 Download PDF

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Description

本発明は、メモリシステム及び半導体集積回路に関し、特に、動作タイミングを外部から設定できて、システムで要求される適切なタイミングで動作可能なメモリシステム及び半導体集積回路に関する。
一般に、半導体メモリは、システムセット上では他の半導体素子、例えばD/Aコンバータ、A/Dコンバータ、CPU又は制御ロジック回路と共に共通のボードに搭載される。また、メモリ混載デバイスでも、半導体メモリは前記と同様にマイコンや制御ロジック回路と共通のチップに搭載される。前者はパッケージに組込まれた形やベアチップの形で、後者は共有プロセスを用いて形成されて他のデバイスと共にチップに搭載される。
パッケージ品を除いたベアチップ状態での半導体メモリのセット搭載品や、制御ロジック回路との共通プロセスを用いたメモリ混載品では、半導体メモリに対する制御信号の発生回路は、その回路面積分を縮小するために、制御ロジック回路とその機能を共有化される場合がある。この場合には、半導体メモリには、前記共用化された制御ロジック回路から所定のタイミングをもってメモリ制御信号が供給されて来る。
ところで、半導体メモリは、マイコン等と共通ボード又は共通システム上に組み上げる場合、そのセット全体の中でメモリとして要求される動作速度で動作するデバイスを選んで、組み込む必要がある。
しかしながら、複数の半導体メモリを同一システム内に組み込んだ場合、共用化された制御ロジック回路から2個以上の半導体メモリに対して同一タイミングでメモリ制御信号が供給されるため、これらの半導体メモリが同一タイミングで動作し、同一タイミングで電流消費して、ピーク電流が大きくなってしまう欠点がある。
また、同一システム内の半導体メモリに対して、予め定めた適切なタイミングで動作するようにメモリ制御信号を出力する設定をした場合であっても、前記半導体メモリに対する供給電源電圧やメモリ周囲温度に変化が生じると、この変化に応じて半導体メモリの動作タイミングも変化し、ズレが生じて、所定の適切タイミングでは動作しなくなる欠点が生じる。
以上のピーク電流の増大と動作タイミングの変化が生じるという欠点は、システムセットに限定されず、メモリ混載デバイスでも同様である。
以上説明したように半導体メモリやこれを含むシステムでは、他の半導体メモリとの同時動作、供給電源電圧又は周囲温度などの動作状況に拘わらず動作タイミングが固定されている欠点を有するが、この欠点は、不揮発性メモリである強誘電体メモリでも同様に存在する。以下、強誘電体メモリ(FeRAM)における欠点を説明する。
先ず、強誘電体メモリの劣化について説明する。強誘電体メモリにおいてデータの読み書きを繰り返す際、即ち、強誘電体で分極反転を繰り返す際には、この強誘電体には、分極反転の繰り返しに起因して残留分極が減少する等の強誘電体疲労劣化現象が存在する。強誘電体メモリは破壊読み出しメモリであるので、書込み動作でも読み出し動作でも、強誘電体の分極反転に伴ってこの強誘電体疲労劣化現象が発生し、データ保持期間の減少、読み出し不能、データ書き替え不能という信頼性不具合が起きる。この強誘電体疲労劣化現象の1つであるエンデュランス劣化は、その劣化度合いがデータ書込み時でのメモリセルへの印加電圧とその印加時間とに依存しており、高電圧で印加時間が長いほどその劣化は促進され、書込み電圧が低く且つ電圧印加時間が短いほど、この劣化現象は抑えられる。しかしながら、この書き込み動作の場合、動作タイミングが予め定めた所定タイミングであってデータ書込み時間が固定されているため、メモリセルへのストレスが必要以上にかかってしまう場合もあって、強誘電体疲労劣化現象が促進されてしまうことがあり、信頼性の面で望ましくない。
強誘電体メモリについては、従来、例えば特願平1-248921号において、読み出し動作時にメモリセルに印加される電圧を低電圧化してエンデュランス劣化を抑制する方法が開示されている。また、特願平1-141521号には、読み出し動作時にメモリセルに印加される電圧を高電圧と低電圧とに切り換えて、通常のデータ記憶動作時はDRAM(揮発性メモリ)として動作させる方法が提案されている。しかし、これら従来の場合には、半導体メモリ内を多電源電圧化に対応させるために、レイアウト面積が増加したり、トランジスタ性能のばらつきに起因してメモリセルへの印加電圧値の精度が低下して、エンデュランス劣化に対する低電圧化効果がロット間でばらついたり、読み出し電荷量が不足して、読み出し不良が発生し易くなるという問題がある。
本発明は以上の点に着目し、その目的は、半導体メモリを搭載したシステムセット又は混載デバイスにおいて、半導体メモリの動作タイミングをその動作状況に応じて変更可能に構成する。
前記目的を達成するため、本発明では、半導体メモリの動作タイミングを多種に亘って予め保持しておき、その中から動作状況に応じた1つの動作タイミングを選択し、この動作タイミングで半導体メモリの動作を制御する。
すなわち、請求項1記載の発明のメモリシステムは、ラッチ回路に保持された第1の制御信号の出力タイミング及び第2の制御信号の出力タイミングを受けて、第1の制御回路及び第2の制御回路の動作を制御するタイミング発生回路と、前記第1の制御信号が入力されて制御信号を出力する前記第1の制御回路と、前記第1の制御回路から出力された制御信号が入力されて動作するメモリアドレス指定回路、データ読み出し回路、データ増幅/書込み回路、データ入出力回路とを備え、前記第1の制御信号の出力タイミングと前記第2の制御信号の出力タイミングとを予め記憶している強誘電体メモリと、前記第2の制御信号が入力されて制御信号を出力する前記第2の制御回路と、前記第2の制御回路から出力された制御信号が入力されて動作するメモリアドレス指定回路、データ読み出し/書込み回路、データ入出力回路とを備えた揮発性メモリとを備えたメモリシステムにおいて、前記第1の制御信号の出力タイミング及び第2の制御信号の出力タイミングは、互いに前記強誘電体メモリと前記揮発性メモリとの間で電流消費タイミングがずれるように設定されており、前記第1の制御回路は、電源投入時に前記強誘電体メモリに記憶されている前記第1の制御信号の出力タイミング及び前記第2の制御信号の出力タイミングを前記ラッチ回路に転送することを特徴とする。
請求項2記載の発明の半導体集積回路は、前記請求項1記載のメモリシステムは、1チップ上に搭載されていることを特徴とする。
以上により、請求項1及び請求項2記載の発明では、不揮発性メモリに出力される第1の信号の出力タイミングと、他のメモリに出力される第2の信号の出力タイミングとを異なるように設定できるので、この不揮発性メモリと他のメモリとの電流消費タイミングをずらすことができ、システム全体でのピーク電流が小さく抑制される。
特に、不揮発性メモリの動作に必要なタイミング制御を行うタイミング発生回路を不揮発性メモリ内で自ら持つので、メモリシステムから不揮発性メモリに与えられる入力信号間でレーシングが発生する場合であっても、このレーシングが有効に防止される。また、次の電源投入時には、必要データをFeRAM自身が内部制御回路を用いて読み出すことができるので、電源オフ後のデータ保持用不揮発性メモリ素子が不要になる。
以上説明したように、請求項1及び請求項2記載の発明のメモリシステムによれば、システム内に備える不揮発性メモリと他のメモリとの電流消費タイミングをずらすことができるので、システム全体でのピーク電流を小さく抑制できる。
特に、メモリシステムから不揮発性メモリに与えられる入力信号間でレーシングが発生する場合であっても、このレーシングを有効に防止できると共に、電源オフ後のデータ保持用の不揮発性メモリ素子を不要にできる効果を奏する。
以下、本発明の実施の形態について図面を用いて説明する。
(実施の形態)
図1は本発明の実施の形態のメモリシステムの概略構成を示す。同図のメモリシステムは、複数個のチップが集合したチップセット、又は1つのチップ上に搭載されたシステムLSI(半導体集積回路)であって、10は不揮発性メモリである強誘電体メモリ、14はロジック回路、20は前記メモリ10とは別途に設けられた他のメモリであって例えばSRAM等の揮発性メモリで構成される。この別途設けられたメモリ20は揮発性に限らず、不揮発性であっても良い。
前記強誘電体メモリ10は、メモリアドレス指定回路1と、データ読み出し回路(セルドライブブロック)2と、データ増幅/書込み回路(データ増幅ブロック)3と、データ入出力回路4と、これ等回路1〜4への各制御信号5、6、7、8を出力する制御回路9とを備える。前記メモリアドレス指定回路1は、例えば外部入力アドレスに基づいたワード線選択までを実施し、前記データ読み出し回路2は、強誘電体メモリセルからデータを読み出すためにメモリセル(データ保持素子)への電圧印加(セルプレート線の駆動)を実施する。また、前記データ増幅/書込み回路3は、データ読み出し回路2の動作により読み出されたメモリセルからの微小電荷を増幅してデータ入出力回路4へ転送する。データ入出力回路4は、前記増幅されたデータを出力し、又は外部からの入力データの取り込みを実施する。
前記制御回路(他のタイミング発生回路)9は、前記各回路(以下、回路ブロックという)1〜4の動作順序(シーケンス)を検知及び管理する機能を備えている。また、この制御回路9は、また、後述するタイミング発生回路13からの制御信号12を使用しない時、例えば電源投入時などでは、強誘電体メモリ10を通常動作させるための各回路ブロック1〜4の基本動作を制御する機能をも有している。
前記揮発性メモリ20は、メモリアドレス指定回路15と、データ読み出し/書込み回路16と、データ入出力回路17と、これら回路ブロック15〜17への制御信号18を出力する制御回路19とを備える。
更に、ロジック回路14は、ラッチ回路11と、強誘電体メモリ10の制御回路9への入力信号(制御信号)12と揮発性メモリ20の制御回路19への制御信号21とを発生するタイミング発生回路13とを備える。前記ラッチ回路11は、電源投入時に強誘電体メモリ10から読み出されるデータを電源オンの間保持する。前記タイミング発生回路13は、ラッチ回路11で保持されたデータに基づいて前記強誘電体メモリ10への制御信号(第1の信号)12及び前記揮発性メモリ20への制御信号(第2の信号)21の出力タイミングを動作状況に応じて切り替えて、強誘電体メモリ10と揮発性メモリ20との動作タイミングを変更する。
前記ロジック回路14のタイミング発生回路13の内部構成を図2に示す。同図のタイミング発生回路13は強誘電体メモリ10に対する構成部分のみが例示され、揮発性メモリ20に対する構成部分については同一構成であるので省略されている。同図において、13aは切換スイッチ、13bは遅延回路であって、2個の遅延回路13b、13b間に切換スイッチ13aが配置されている。また、タイミング発生回路13には、前記複数(同図では3個)の切換スイッチ13aを制御するコード回路13cが配置される。前記コード回路13cは、前記ラッチ回路11から受けたタイミングデータD0、D1及びそれ等の反転データ/D0、/D1に基づいて前記複数の切換スイッチ13aを制御する。例えば、データD0、D1が(1、1)である電源オン状態では、制御信号12の入力パス13dを図中左端の切換スイッチ13aのみを経て出力パス13eに接続する。また、データD0、D1が(0、0)である電源オフ指示時には、図中右端の切換スイッチ13aにより入力パス13dを出力パス13eに接続して、2個の遅延回路13b、13bを介して制御信号12を遅らせて出力する。
次に、以上のような構成のメモリシステムの動作を説明する。ここで、制御信号12の具体例を図3に基いて説明する。ここでは、揮発性メモリ(SRAM)20と互換性のある信号を用いてロジック回路14から強誘電体メモリ10の内部動作を制御する場合を説明する。
図3において、/WEは読み出し動作と書込み動作の識別信号、CPはメモリセルからのデータ読み出しを開始する信号、/OEはデータ出力の起動、停止を制御する信号、SAEは読み出されたデータの増幅動作の起動、停止を制御する信号である。同図は、強誘電体メモリ10と揮発性メモリ20との間で動作タイミングを異ならせた場合の説明図である。即ち、信号/WE、信号CP、信号/OE及び信号SAEの立上り及び立下りタイミングを強誘電体メモリ10と揮発性メモリ20とで同一タイミングとせず、異なるタイミングに設定したものである。これ等の各メモリ10、20別の4種の信号/WE、CP、/OE及びSAEの立上り及び立下りタイミングは、予め、強誘電体メモリ10に記憶され、電源投入時に制御回路9により強誘電体メモリ10から読み出され、ラッチ回路11に転送されて格納される。
従って、本実施の形態では、図3に示すように、消費電流のピーク値は、同図に実線で示したように強誘電体メモリ10と揮発性メモリ20とで時期的に分散して、同図に一点鎖線で示すように揮発性メモリ20が強誘電体メモリ10と同一タイミングで動作する場合のように消費電流が集中しないので、システム全体のピーク電流値を小さく抑制することが可能である。
前記強誘電体メモリ10及び揮発性メモリ20へのタイミング制御信号/WE、CP/OE、及びSAEの各タイミングデータは、システム毎に強誘電体メモリ10に記憶、設定される。これらのタイミングデータは強誘電体メモリ10に保存できるので、随時、データの書き換えが可能であり、各システム別にピーク電流を低く抑制することが可能である。
以上、読み出し動作についてのみ述べたが、書き込み動作についても同様に扱うことができる。従って、本実施の形態では、読み出し動作時及び書き込み動作時の双方でシステム全体のピーク電流を低く抑制することが可能である。
続いて、電源投入時から電源オン状態及び電源オフ指示時までの本実施の形態のメモリシステムの動作を説明する。
電源投入時では、制御回路9の制御の下で、アドレス指定回路1は特定アドレスを選択して、対応するメモリセルに記憶された動作タイミングデータが読み出され、増幅されて、データ入出力回路4からラッチ回路11へ転送され、記憶保持される。この動作タイミングデータは、電源投入の完了時から電源オフの指示を外部から受けるまでの期間(電源オン状態)と、外部から電源オフの指示を受けた時点から実際に電源供給が停止されるまでの期間(電源オフ指示時)との2つの場合の強誘電体メモリ10の動作タイミングデータである。
ロジック回路14のタイミング発生回路13は、電源オン状態では、ラッチ回路11に格納された電源オン状態での動作タイミングデータに対応した動作タイミング及びパルス幅で制御信号12を出力する。ここで、制御信号12の具体例を図4に基いて説明する。図4において、/CEは動作の起動、停止を制御する信号、WLはワード線選択信号、/WEは読み出し動作と書込み動作の識別信号、CPは既述したようにメモリセルからのデータ読み出しを開始する信号、/OEはデータ出力の起動、停止を制御する信号、SAEは読み出されたデータの増幅動作起動、停止を制御する信号である。
図4において、符号Aの時点では、ロジック回路14の制御信号/CEの立下りでアドレスを取込み、ワード線の選択まで行う。続いて、符号Bの時点で、ロジック回路14の信号/WEの立下りで信号CPが立上り、メモリセルからのデータの読み出し動作が始まる。その後、符号Cの時点では、ロジック回路14の信号/OEの立下りで信号SAEが起動し、センスアンプによる読み出しデータの増幅動作が始まる。強誘電体メモリ10では、3つの信号/CE、/WE、/OEにより図中に示した起動期間I、読み出し期間II、書き込み期間IIIに各々分割される。図中符号Cから符号Dまでの期間(4)と符号Dから符号Eまでの期間(5)との合計期間(4)+(5)がデータの書き込み期間に相当する。従って、信号/OEの立下りから信号/WEの立上りまでの期間と、信号/WEの立上りから信号/OEの立上りまでの期間とにより、データの書込み期間を自由に設定できる。従って、本具体例では、信号/WEと信号/OEのタイミングデータが電源オン状態と電源オフ指示時とで異なる。これを更に具体的に説明する。
電源オン状態では、強誘電体メモリ10のエンデュランス劣化を防ぐために、データ書込み時間を短くする。一方、電源オフ指示時は、この後の電源オフ状態でのデータ保持特性を良くするようにデータ書込み時間を長くする。これは、図4に示した電源オン状態の場合と図5に示した電源オフ指示時の場合とを比較して判るように、図5の電源オフ指示時には、図中期間(4)及び期間(5)を各々長く設定するタイミング、即ち、符号Cで示す信号/OEの立下りタイミングは同一だが、符号Dで示す/WEの立上りタイミングを図4よりも遅くして期間(パルス幅)(4)を長く設定すると共に、符号Eで示す信号/OEの立上りタイミングも図4よりも遅くして期間(パルス幅)(5)を長く設定する。これにより、電源オフ指示時での強誘電体メモリ10へのデータの書き込み時間を長くできる。
従って、本実施の形態においては、強誘電体メモリ10には予め電源オン状態及び電源オフ指示時での強誘電体メモリ10の動作タイミングデータが記憶され、このデータが電源投入時に読み出されてラッチ回路11に転送、格納、保持される。そして、電源オン状態では、短いデータ書き込み時間により、強誘電体メモリ10のメモリセルへのストレスが必要以上にかかって強誘電体疲労劣化現象が促進されることを防止でき、信頼性の向上が図られると共に、メモリシステム外から電源オフの指示が入力された電源オフの指示時には、長いデータ書き込み時間により電源オフ後のデータ保持特性の向上を図ることができる。
電源オフ指示時には、強誘電体メモリ10は全メモリセルのリフレッシュ動作を実施する。これは1サイクルでデータを再書き込みできるメモリセルが多くなるので、電源オフ指示時でのシーケンスの高速化に寄与する。
更に、強誘電体メモリ10及び揮発性メモリ20には、各々、制御回路9、19が内蔵され、これ等制御回路9、19は対応するメモリの動作シーケンスの検知機能を持っているので、仮にロジック回路14のタイミング発生回路13から入力される制御信号間でレーシングが発生する場合であっても、このレーシングによって強誘電体メモリ10や揮発性メモリ20の動作タイミングに不具合が発生することが確実に防止される。
尚、本実施の形態では、強誘電体メモリ10内での動作タイミングの切換え、及び強誘電体メモリ10と揮発性メモリ20との間での動作タイミングの変更制御は、ロジック回路14を強誘電体メモリ10の外部に設置することによりシステム上で実施したが、これらの機能を強誘電体メモリ10内に備えて実施するよう構成しても良いのは勿論である。
また、本実施の形態では、電源投入時に強誘電体メモリ10から読み出したデータ書込み時間の動作タイミングデータを電源オン状態の間保持しておくラッチ回路11をロジック回路14に含め、このロジック回路14を強誘電体メモリ10の外部に配置したが、これらの機能を強誘電体メモリ10の自身内に備えても、同様の効果が得られるのは勿論である。
(参考例)
次に、本発明の参考例のメモリシステムについて図面を用いて説明する。
図6は、本発明の参考例のメモリシステムの概略構成を示す。同図のメモリシステムは、前記図1に示したメモリシステムの強誘電体メモリ10とロジック回路14とを備え、揮発性メモリ20は有しない。
前記強誘電体メモリ10は、電源電位供給回路26から電源供給を受ける。この電源電位供給回路26は、外部信号により電源から電源電位の供給を受け又はその供給が停止され、その電源電位の供給を受けている際にはその受けた電源電位を調整して、調整後の電源電位を第2の電源電位として電源線28を経て強誘電体メモリ10を含むメモリシステム内のデバイスに供給する。
また、図6のメモリシステムには、前記電源電位供給回路26から供給されている第2の電源電位を検知する電源電位検知回路24と、メモリシステムの温度(周囲温度)を検知する温度検知回路22とが備えられる。前記温度検知回路22は、例えばメモリシステムの温度変化に伴うトランジスタの特性変化をモニターして、室温からの温度のずれを検知し、その温度ずれに対応したタイミングデータの選択信号23を発生する。また、前記電源電位検知回路24は、メモリシステム内のデバイスの動作に伴う第2の電源電位の変化を参照電位からの電圧値のずれ又は参照電流からの電流値のずれ等により検知して、第2の電源電位の基準電源電位からのずれを検知し、そのずれに対応したタイミングデータの選択信号25を発生させる。前記温度検知回路22からの選択信号23及び電源電位検知回路24からの選択信号25は、共に、ロジック回路14のラッチ回路11に出力される。
前記強誘電体メモリ10には、予め図7に示すように、メモリシステムの温度に対する強誘電体メモリ10へのデータ書込必要時間特性と、図8に示すように、電源電位供給回路26から供給されている第2の電源電位に対する強誘電体メモリ10へのデータ書込必要時間特性とが記憶され、この両特性が電源投入時に制御回路9により読み出されてラッチ回路11に格納、保持される。前記図7の温度に対するデータ書込必要時間特性は、高温度時には書込必要時間を短くし、低温度時には書込必要時間を長く設定する特性である。また、前記図8の第2の電源電位に対するデータ書込必要時間特性は、高電源電位時には書込必要時間を短くし、低電源電位時には書込必要時間を長く設定する特性である。
前記ロジック回路14のラッチ回路11は、前記温度検知回路22からの選択信号23を受けて、メモリシステムの温度に対応するデータ書込必要時間を図7の特性から選択してタイミング発生回路13に出力すると共に、前記電源電位検知回路24からの選択信号25を受けて、メモリシステムに供給されている第2の電源電位に対応するデータ書込必要時間を図8の特性から選択してタイミング発生回路13に出力する。
前記タイミング発生回路13は、レイアウト面積を縮小するために、切換スイッチ13a及び遅延回路13bの個数が制限されている。この制限上、例えばメモリシステム内のデバイスの動作に伴う第2の電源電位の変化やシステム温度の変化に対応したタイミング発生が、内部に備える素子規模では実現できない場合には、図9に示すように、例えばタイミングデータD0、D1を(0、1)に設定して図9中央に位置する切換スイッチ13aを切換えて、同図左側の遅延回路13bのみを経て入力パス13dを出力パス13eに接続すると共に、制御信号27を"1"に設定する。更に、このタイミング発生回路13は、電源オフ指示時にも、電源電位供給回路26への制御信号27を"1"に設定する。
電源電位供給回路26は、前記タイミング発生回路13からの"1"の制御信号27を受けた際には、その電源線28に出力する第2の電源電位を高く変更する機能を有する。
従って、本参考例では、電源投入時に強誘電体メモリ10から図7及び図8の書込必要時間特性が読み出されてラッチ回路11に記憶される。
その後、メモリシステムの温度変化に応じて、温度検知回路22がそのメモリシステムの温度に対応した選択信号23をラッチ回路11に出力し、このラッチ回路11がメモリシステムの温度に対応したデータ書込必要時間を図7の特性から選択して、タイミング発生回路13がこのデータ書込必要時間に基づいて制御回路9を通じて強誘電体メモリ10でのデータ書き込みを制御する。従って、メモリシステムが高温度にある場合であっても、データ書込必要時間の短縮設定によって、強誘電体メモリ10には必要以上のストレス印加が防止されると共に電圧印加時間が適切になるので、信頼性の向上を図ることができる。
また、電源電位供給回路26からメモリシステムに供給されている第2の電源電位が変化すると、電源電位検知回路24がこの変化を検知して、この変化した電源電位に対応する選択信号25をラッチ回路11に出力する。ラッチ回路11は、前記選択信号25に基づいて、変化した第2の電源電位に応じたデータ書込必要時間を図8の特性から選択して、タイミング発生回路13がこのデータ書込必要時間に基づいて制御回路9を通じて強誘電体メモリ10でのデータ書き込みを制御する。従って、メモリシステムに供給されている第2の電源電位が変動する場合であっても、強誘電体メモリ10には必要以上のストレスの印加が防止されると共に電圧印加時間が適切になるので、信頼性の向上を有効に図ることができる。
更に、前記システム温度の変化や電源電位の変化に応じてラッチ回路11から適切なデータ書込必要時間が出力された場合であっても、タイミング発生回路13がその素子規模上、このデータ書込必要時間に対応するタイミングを設定できないときには、タイミング発生回路13から"1"の制御信号27が出力されて、電源電位供給回路26がその電源線28に供給する第2の電源電位を高く変更する。従って、強誘電体メモリ10では、データ書込必要時間に対応するパルス幅が得られなくても、高い電源電位によりデータの書き込みを良好に行うことができる。
加えて、本参考例では、電源オフ指示時には、タイミング発生回路13から"1"の制御信号27が出力されて、電源電位供給回路26から強誘電体メモリ10に供給される第2の電源電位が高く変更されるので、この電源オフ指示時での長いデータ書き込み時間の設定と共に、データ書き込みの高速化と、データ保持特性の向上に寄与する。
尚、本参考例では、温度検知回路22、電源電位検知回路24、及び電源電位供給回路26を強誘電体メモリ10の外部に配置したが、これ等を強誘電体メモリ10の自身内に配置しても良いのは勿論である。
本発明の実施の形態のメモリシステムの全体構成を示す図である。 同メモリシステムに備えるタイミング発生回路の内部構成を示す図である。 同メモリシステムに備える強誘電体メモリと揮発性メモリとの動作タイミングを説明する図である。 同強誘電体メモリの電源オン状態でのデータ読み出し動作タイミングを説明する図である。 同強誘電体メモリの電源オフ指示時でのデータ読み出し動作タイミングを説明する図である。 本発明の参考例のメモリシステムの全体構成を示す図である。 システム温度に対する強誘電体メモリのデータ書込必要時間特性を示す図である。 電源電位に対する強誘電体メモリのデータ書込必要時間特性を示す図である。 同メモリシステムに備えるタイミング発生回路の内部構成を示す図である。
符号の説明
1 メモリアドレス指定回路(回路ブロック)
2 データ読み出し回路(セルドライブブロック)
3 データ増幅/書込み回路(データ増幅ブロック)
4 データ入出力回路(回路ブロック)
9 制御回路(他のタイミング発生回路)
10 強誘電体メモリ(不揮発性メモリ)
11 ラッチ回路(データ保持回路)
12 制御信号(第1の信号)
13 タイミング発生回路
13a 切換スイッチ
13b 遅延回路
14 ロジック回路
15 アドレス指定回路
16 データ読み出し/書込み回路
17 データ入出力回路
19 制御回路
20 揮発性メモリ(他のメモリ)
21 制御信号(第2の信号)
22 温度検知回路
23、25 選択信号
24 電源電位検知回路
26 電源電位供給回路
28 電源線

Claims (2)

  1. ラッチ回路に保持された第1の制御信号の出力タイミング及び第2の制御信号の出力タイミングを受けて、第1の制御回路及び第2の制御回路の動作を制御するタイミング発生回路と、
    前記第1の制御信号が入力されて制御信号を出力する前記第1の制御回路と、前記第1の制御回路から出力された制御信号が入力されて動作するメモリアドレス指定回路、データ読み出し回路、データ増幅/書込み回路、データ入出力回路とを備え、前記第1の制御信号の出力タイミングと前記第2の制御信号の出力タイミングとを予め記憶している強誘電体メモリと、
    前記第2の制御信号が入力されて制御信号を出力する前記第2の制御回路と、前記第2の制御回路から出力された制御信号が入力されて動作するメモリアドレス指定回路、データ読み出し/書込み回路、データ入出力回路とを備えた揮発性メモリとを備えたメモリシステムにおいて、
    前記第1の制御信号の出力タイミング及び第2の制御信号の出力タイミングは、互いに前記強誘電体メモリと前記揮発性メモリとの間で電流消費タイミングがずれるように設定されており、
    前記第1の制御回路は、電源投入時に前記強誘電体メモリに記憶されている前記第1の制御信号の出力タイミング及び前記第2の制御信号の出力タイミングを前記ラッチ回路に転送する
    ことを特徴とするメモリシステム。
  2. 前記請求項1記載のメモリシステムは、1チップ上に搭載されている
    ことを特徴とする半導体集積回路。
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* Cited by examiner, † Cited by third party
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JP2000268587A (ja) * 1999-03-19 2000-09-29 Matsushita Electric Ind Co Ltd 同期型半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000057780A (ja) * 1998-08-07 2000-02-25 Matsushita Electron Corp 半導体記憶装置
JP2000268587A (ja) * 1999-03-19 2000-09-29 Matsushita Electric Ind Co Ltd 同期型半導体集積回路装置

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