JP2000057780A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】アクセスタイムの小さいシリアル入出力型の大
容量可能な半導体記憶装置を提供する。 【解決手段】フローティングゲートを有する不揮発性メ
モリトランジスタで構成された第１のメモリセルとこの
第１のメモリセルのデータを増幅する第１のセンスアン
プとを有するメモリコアブロックＣＢ１００、ＣＢ１０
１と、２個の強誘電体キャパシタとこれらの強誘電体キ
ャパシタを制御する２個のＭＩＳトランジスタによって
構成された第２のメモリセルとこの第２のメモリセルの
データを増幅する第２のセンスアンプとを有するメモリ
コアブロックＣＢ０、ＣＢ１と、シフトレジスタ回路Ｓ
Ｒ１００、ＳＲ１０１、ＳＲ０、ＳＲ１を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関するものである。特に、記憶データを高速にアクセ
スすることができるシリアルデータ入出力型の半導体記
憶装置を提供する。

【０００２】

【従来の技術】近年、携帯用端末機器の普及にともな
い、従来のハードディスク装置に比べ、低消費電力、小
型軽量、耐衝撃性をそなえたメモリカードの需要が増大
している。以下に、従来の技術について図面を参照しな
がら説明する。

【０００３】図７は、従来例の半導体記憶装置の一例で
あって、フローティングゲートを有する不揮発性メモリ
トランジスタからなるシリアル入出力型の半導体記憶装
置の主要部である。図７においてＭＣ１００からＭＣ１
０７はメモリセル、ＳＬ１００からＳＬ１０３はソース
線、ＢＬ１００からＢＬ１０３はデータ線、ＷＬ１００
とＷＬ１０１はワード線である。Ｑ１００はフローティ
ングゲートを有するメモリセルトランジスタであり、そ
のソース電極はソース線ＳＬ１００に、ドレイン電極は
データ線ＢＬ１００に、ゲート電極はワード線ＷＬ１０
０にそれぞれ接続されている。Ｑ１０１もフローティン
グゲートを有するメモリセルトランジスタで、そのソー
ス電極はソース線ＳＬ１００に、ドレイン電極はデータ
線ＢＬ１００に、ゲート電極はワード線ＷＬ１０１にそ
れぞれ接続されている。

【０００４】これらのメモリセルトランジスタのフロー
ティングゲートにチャージが蓄えられているか、いない
かによって、データ“０”と“１”の記憶を行う。Ｑ１
０２からＱ１０５はカラム選択用トランジスタであり、
そのドレイン電極はそれぞれデータ線ＢＬ１００からＢ
Ｌ１０３に接続され、ゲート電極はカラム選択線ＣＬ１
００またはＣＬ１０１に接続され、ソース電極はセンス
アンプ回路ＳＡ１００に接続され入力信号線となる。

【０００５】Ｑ１０６からＱ１０９はデータ転送用トラ
ンスファゲートトランジスタであり、そのドレイン電極
はセンスアンプ回路ＳＡ１００の出力端子に、ゲート電
極はトランスファゲート制御用信号線ＬＤＤ１００また
はＬＤＤ１００Ｂに、ソース電極はシフトレジスタ回路
ＳＲ１００またはＳＲ１０１にそれぞれ接続されてい
る。ＳＡＥ１００はセンスアンプ起動信号、ＣＢ１０
０、ＣＢ１０１はメモリコアブロックである。

【０００６】シフトレジスタＳＲ１０１の出力端子はデ
ータ転送用トランスファゲートＱ１１４とＱ１１５を介
して隣接するシフトレジスタＳＲ１００の入力端子に接
続されている。ＳＦＤ１００とＳＦＤ１００Ｂ、ＳＦＤ
１０１とＳＦＤ１０１Ｂはデータ転送用トランジスタの
制御用信号線である。

【０００７】図８は従来例の半導体記憶装置の印加波形
を示している。さて、メモリセルＭＣ１００とＭＣ１０
２から記憶データを読み出す場合について図８を用いて
説明する。ワード線ＷＬ１００がハイレベル、ワード線
ＷＬ１０１がロウレベルとなり、カラム選択線ＣＬ１０
０がハイレベル、カラム選択線ＣＬ１０１がロウレベル
となる。このときセンスアンプＳＡ１００から所定の電
圧が、カラム選択用トランジスタＱ１０２とＱ１０３を
通してデータ線ＢＬ１００とＢＬ１０２に供給される。

【０００８】もし、メモリセルトランジスタＱ１００の
フローティングゲートに電子が蓄えられている場合は、
トランジスタのしきい値が上昇しており、トランジスタ
Ｑ１００はオン状態とならない。したがって、データ線
ＢＬ１００の電位はＳＡ１００からの供給電圧のままで
あり、センスアンプからデータ“０”の電位が出力され
る。

【０００９】また、メモリセルトランジスタＱ１００の
フローティングゲートに電子が蓄えられていない場合
は、トランジスタのしきい値は低い状態であり、トラン
ジスタＱ１００はオン状態となる。したがって、データ
線ＢＬ１００の電位はＳＡ１００からの供給電圧からメ
モリセルのオン抵抗分の降下を起こし、センスアンプか
らデータ“１”の電位が出力される。

【００１０】さて、以上のようにしてセンスアンプＳＡ
１００に取り込まれたデータは、データ転送用トランス
ファゲートトランジスタＱ１０６、Ｑ１０７，Ｑ１０８
およびＱ１０９を経て、トランジスタＱ１１０〜Ｑ１１
３およびトランジスタＱ１１８〜Ｑ１２１からなるフリ
ップフロップ回路と、トランジスタＱ１１６、Ｑ１１７
からなるトランスファゲート回路によって構成されたシ
フトレジスタ回路ＳＲ１００およびＳＲ１０１に送り込
まれる。

【００１１】さらに、データ転送用トランスファゲート
トランジスタＱ１１４、Ｑ１１５をへて、シフトレジス
タ回路ＳＲ１０１のデータ、すなわちＭＣ１０２の記憶
データがシフトレジスタ回路ＳＲ１００に送り込まれ、
出力回路へと転送される。なお、データ転送用制御信号
ＳＦＤ１００、ＳＦＤ１００Ｂ、ＳＦＤ１０１およびＳ
ＦＤ１０１Ｂのクロックに従い順次シリアルデータが出
力される。

【００１２】

【発明が解決しようとする課題】しかしながら、上記フ
ローティングゲートを有する不揮発性メモリトランジス
タＱ１００、Ｑ１０１は、メモリセルであるトランジス
タの電流能力を大きくできないため、センスアンプＳＡ
１００の起動タイミングを早めることができず所望のデ
ータのアクセスタイムが大きくなる。

【００１３】したがって、この発明の目的は、アクセス
タイムの小さいシリアル入出力型の大容量可能な半導体
記憶装置を提供することにある。

【００１４】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、フローティングゲートを有する不揮発性メモ
リトランジスタで構成された第１のメモリセルと、この
第１のメモリセルのデータを増幅する第１のセンスアン
プと、２個の強誘電体キャパシタとこれらの強誘電体キ
ャパシタを制御する２個のＭＩＳトランジスタによって
構成された第２のメモリセルと、この第２のメモリセル
のデータを増幅する第２のセンスアンプと、第１のセン
スアンプに接続された第１のシフトレジスタ回路と、第
２のセンスアンプに接続された第２のシフトレジスタ回
路とを備えたものである。

【００１５】請求項１の半導体記憶装置によれば、第１
のシフトレジスタ回路と第２のシフトレジスタ回路から
連続的にデータを出力でき、大容量化可能であり、高速
にシリアルデータの読みだしがおこなえ、かつエンデュ
ランスを経た後のデータの保持特性もすぐれる。したが
って、携帯端末装置などに使用した場合には、この半導
体記憶装置からの高速データ読み出しが可能となり、端
末装置の操作性能を大幅に向上させることができる。

【００１６】請求項２記載の半導体記憶装置は、フロー
ティングゲートを有する不揮発性メモリトランジスタで
構成された第１のメモリセルと、この第１のメモリセル
のデータを増幅する第１のセンスアンプと、１個の強誘
電体キャパシタとこの強誘電体キャパシタを制御する１
個のＭＩＳトランジスタによって構成された第２のメモ
リセルと、強誘電体キャパシタとこの強誘電体キャパシ
タを制御するＭＩＳトランジスタによって構成されたダ
ミーセルと、第２のメモリセルとダミーセルのデータを
比較増幅する第２のセンスアンプと、第１のセンスアン
プに接続された第１のシフトレジスタ回路と、第２のセ
ンスアンプに接続された第２のシフトレジスタ回路とを
備えたものである。

【００１７】請求項２記載の半導体記憶装置によれば、
請求項１と同様に高速にシリアルデータの読みだしがお
こなえ、かつ強誘電体メモリ部分によるチップ面積の増
大量を少なく抑えることができ、チップの製造コストの
増加を小さくできる。したがって携帯端末装置などに使
用した場合には、半導体記憶装置からの高速データ読み
出しが可能となり、端末装置の操作性能を大幅に向上さ
せることができる。

【００１８】請求項３記載の半導体記憶装置は、請求項
１または請求項２において、第１のセンスアンプを起動
するタイミングと第２のセンスアンプを起動するタイミ
ングが異なるものである。請求項３記載の半導体記憶装
置によれば、請求項１または請求項２と同様な効果があ
る。

【００１９】請求項４記載の半導体記憶装置は、請求項
１または請求項２において、第１のシフトレジスタ回路
の出力端子と第２のシフトレジスタ回路の出力端子とが
トランスファゲートを介して接続されているものであ
る。請求項４記載の半導体記憶装置によれば、請求項１
または請求項２と同様な効果がある。

【００２０】請求項５記載の半導体記憶装置は、請求項
１または請求項２において、第１のシフトレジスタ回路
のデータ転送用信号と第２のシフトレジスタ回路のデー
タ転送用信号とを有し、これらのデータ転送用信号の変
化に応じて、第２シフトレジスタ回路のデータ、第１シ
フトレジスタデータの順に外部出力されるものである。

【００２１】請求項５記載の半導体記憶装置によれば、
請求項１または請求項２と同様な効果がある。

【００２２】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら説明する。 （実施の形態１）図１は、この発明の第１の実施の形態
に係る半導体記憶装置であって、シリアル入出力型半導
体記憶装置の主要部を示している。

【００２３】図１において、ＭＣ０からＭＣ７はメモリ
セル、ＣＰ０からＣＰ３はセルプレート線、ＢＬ０から
ＢＬ３とＢＬ０ＢからＢＬ３Ｂはデータ線、ＷＬ０とＷ
Ｌ１はワード線である。ＭＣ０は１ビットのメモリセル
を表しており、Ｑ１とＱ２はＭＩＳトランジスタ、Ｃ０
とＣ１は強誘電体キャパシタで、ＭＩＳトランジスタＱ
１のソース電極は強誘電体キャパシタＣ０の一端子に、
ドレイン電極はデータ線ＢＬ０に、ゲート電極はワード
線ＷＬ０にそれぞれ接続され、Ｃ０の他端子はセルプレ
ート線ＣＰ０に接続されている。ＭＩＳトランジスタＱ
２のソース電極は強誘電体キャパシタＣ１の一端子に、
ドレイン電極はデータ線ＢＬ０Ｂに、ゲート電極はワー
ド線ＷＬ０にそれぞれ接続され、Ｃ１の他端子はセルプ
レート線ＣＰ０に接続されている。ＭＣ１からＭＣ７も
それぞれ同様に接続されている。

【００２４】これら一対の強誘電体キャパシタＣ０、Ｃ
１にそれぞれ逆方向の分極を生じさせることによって、
データ“０”と“１”の記憶を行うため、メモリセルの
動作マージンが広くとれ、したがって、エンデュランス
後の特性の低下にも強くなる。Ｑ５からＱ１２はデータ
線プリチャージ用トランジスタであり、そのドレイン電
極はそれぞれデータ線ＢＬ０からＢＬ３またはＢＬ０Ｂ
からＢＬ３Ｂに接続され、ゲート電極はデータ線プリチ
ャージ信号ＢＬＥに、ソース電極はグランドに接続され
ている。ＳＡ０はセンスアンプ回路で一対のデータ線の
電位差の増幅を行う。ＳＡＥ０、ＳＡＥ１はセンスアン
プ回路の起動信号である。

【００２５】Ｑ１３からＱ２０はカラム選択トランジス
タであってデータ転送用トランスファゲートトランジス
タでもある。そのドレイン電極はセンスアンプ回路ＳＡ
０の出力端子に、ゲート電極はカラム選択信号ＣＬ０、
ＣＬ１、ＣＬ０Ｂ、ＣＬ１Ｂに、ソース電極はシフトレ
ジスタ回路ＳＲ０またはＳＲ１にそれぞれ接続されてい
る。

【００２６】ＣＢ０は、２個の強誘電体キャパシタＣ
０、Ｃ１と、これらを制御する２個のＭＩＳトランジス
タＱ１、Ｑ２によって構成されたメモリセルＭＣ０、同
様な構成のＭＣ１、ＭＣ４、ＭＣ５等と、メモリセルＭ
Ｃ０等のデータを増幅するセンスアンプＳＡ０とを有す
るメモリコアブロックである。ＣＢ１は同様にメモリセ
ルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７と、センスアンプＳ
Ａ０を有するメモリコアブロックである。またシフトレ
ジスタＳＲ０は、トランジスタＱ２１〜Ｑ２４およびト
ランジスタＱ２９〜Ｑ３２からなるフリップフロップ回
路と、トランジスタＱ２７、Ｑ２８からなるトランスフ
ァゲート回路によって構成され、シフトレジスタＳＲ１
も同様である。

【００２７】シフトレジスタＳＲ１の出力端子はデータ
転送用トランスファゲートＱ２５とＱ２６を介して隣接
するシフトレジスタＳＲ０の入力端子に接続されてい
る。ＳＦＤ０とＳＦＤ０Ｂ、ＳＦＤ１とＳＦＤ１Ｂはデ
ータ転送用トランジスタの制御用信号である。図２は、
従来例に示したフローティングゲートを有する不揮発性
メモリトランジスタで構成されたメモリセルからのデー
タのシフトレジスタ回路ＳＲ１００およびＳＲ１０１
と、図１に示した強誘電体メモリからのデータのシフト
レジスタ回路ＳＲ０とＳＲ１との接続を示したものであ
る。Ｑ３３〜Ｑ３６およびＱ４１、Ｑ４２は、シフトレ
ジスタＳＲ０、ＳＲ１００の出力信号を波形整形するた
めのインバータ回路であり、Ｑ３７〜Ｑ４０はシフトレ
ジスタＳＲ０をシフトレジスタＳＲ１００からの出力を
選択するためのブロック選択回路である。

【００２８】各レジスタ回路は簡素化のため２段ずつあ
らわしてあるが、何段であっても差し支えない。図中の
ブロック選択信号ＢＳ０、ＢＳ１、ＢＳ０Ｂ、ＢＳ１Ｂ
はどちらのレジスタのデータを出力回路に転送するかの
選択をおこなっている。図３は、この発明の第１の実施
の形態に係る半導体記憶装置の印加波形である。さて、
メモリセルＭＣ０とＭＣ２から記憶データを読み出す場
合について図１と図３を用いて説明する。

【００２９】データ線プリチャージ信号ＢＬＥをロウレ
ベルにおとしデータ線のプリチャージを停止する。次
に、ワード線ＷＬ０とセルプレート線ＣＰ０とＣＰ２を
ハイレベルに、ワード線ＷＬ１とセルプレート線ＣＰ１
とＣＰ３はロウレベルのままである。これで強誘電体キ
ャパシタＣ０、Ｃ１のデータがＭＩＳトランジスタＱ１
とＱ２を通してデータ線ＢＬ０とＢＬ０Ｂにそれぞれ現
れる。このとき、センスアンプ起動信号ＳＡＥ０をハイ
レベルとすることで、データ線電位の増幅がおこなわれ
る。

【００３０】通常、強誘電体メモリセルからのデータの
読み出しは、ワード線やセルプレート線の活性化から１
００ｎｓｅｃ程度で行えるわけであるから、フローティ
ングゲートを有する不揮発性メモリトランジスタからの
読み出しに比べ、１０倍から２０倍の高速となる。さ
て、上記のようにしてセンスアンプＳＡ０で増幅された
データは、データ転送用トランスファゲートトランジス
タＱ１３、Ｑ１４、Ｑ１７およびＱ１８を経て、フリッ
プフロップ回路とトランスファゲート回路によって構成
されたシフトレジスタ回路ＳＲ０およびＳＲ１に送り込
まれる。センスアンプＳＡ０を起動するタイミングとセ
ンスアンプＳＡ１００を起動するタイミングとは異な
る。

【００３１】さらに、データ転送用トランスファゲート
トランジスタＱ２５、Ｑ２６をへて、シフトレジスタ回
路ＳＲ１のデータ、すなわちＭＣ２の記憶データがシフ
トレジスタ回路ＳＲ０に送り込まれ、出力回路へと転送
される。なお、データ転送用制御信号ＳＦＤ０、ＳＦＤ
０Ｂ、ＳＦＤ１およびＳＦＤ１Ｂのクロックに従い順次
シリアルデータが出力されるのは従来例と同様である。

【００３２】アクセスタイムの遅い、フローティングゲ
ートを有する不揮発性メモリセルトランジスタからのデ
ータがシフトレジスタＳＲ１００に準備できるまで、強
誘電体メモリからのデータを出力回路から出力し、ＳＲ
１００に正常な出力データの準備ができたところで、セ
レクトトランジスタＱ３７からＱ４０を切り替えること
で高速化が可能となるものである。

【００３３】フローティングゲートを有する不揮発性メ
モリトランジスタからのデータ読み出しの時間は、把握
可能であるので、そのデータ読み出しまでにいくつのデ
ータを出力すべきかを計算し、その分だけ、高速の強誘
電体メモリのデータ線を用意すればよく、余分なメモリ
セルを置く必要がなくなるわけで効率的である。すなわ
ち、ＳＲ１００とＳＲ１０１に正常データが格納される
間はＢＳ０はハイレベル、ＢＳ０Ｂはロウレベル、ＢＳ
１はロウレベル、ＢＳ１Ｂはハイレベルとなる。また、
この間はＳＦＤ０Ｂ、ＳＦＤ０、ＳＦＤ１、ＳＦＤ１Ｂ
をクロック動作、ＳＦＤ１００Ｂ、ＳＦＤ１００、ＳＦ
Ｄ１０１、ＳＦＤ１０１Ｂは固定レベル印加とすること
で、ＳＲ０からの出力を出力回路に送ることができる。
次にＳＲ１００、ＳＲ１０１に正常データが格納された
後は、ＢＳ１はハイレベル、ＢＳ１Ｂはロウレベル、Ｂ
Ｓ０はロウレベル、ＢＳ０Ｂはハイレベルとする。ま
た、この間はＳＦＤ１００Ｂ、ＳＦＤ１００、ＳＦＤ１
０１、ＳＦＤ１０１Ｂをクロック動作、ＳＦＤ０Ｂ、Ｓ
ＦＤ０、ＳＦＤ１、ＳＦＤ１Ｂに固定レベルを印加する
ことで、ＳＲ１００からの出力を出力回路に送ることが
できる。さらに余分な回路の動作を防ぐため低消費電力
化が図れる。

【００３４】（実施の形態２）図４は、この発明の第２
の実施の形態に係る半導体記憶装置であって、シリアル
入出力型半導体記憶装置の主要部を示している。図４に
おいてＭＣ１０からＭＣ１７はメモリセル、ＣＰ１０か
らＣＰ１３はセルプレート線、ＢＬ１０からＢＬ１３と
ＢＬ１０ＢからＢＬ１３Ｂはデータ線、ＷＬ１０とＷＬ
１１はワード線である。

【００３５】また、ＤＣ１０からＤＣ１７はダミーセ
ル、ＤＷＬ１０とＤＷＬ１１はダミーワード線、ＤＣＰ
０はダミーキャパシタリセット信号である。ＭＣ１０は
１ビットのメモリセルを表しており、Ｑ５４はＭＩＳト
ランジスタ、Ｃ１０は強誘電体キャパシタ、ＭＩＳトラ
ンジスタＱ５４のソース電極は強誘電体キャパシタＣ１
０の一端子に、ドレイン電極はデータ線ＢＬ１０に、ゲ
ート電極はワード線ＷＬ１０にそれぞれ接続され、Ｃ１
０の他端子はセルプレート線ＣＰ１０に接続されてい
る。ＤＣ１０は１個のダミーセルを表しており、Ｑ５０
とＱ５１はＭＩＳトランジスタ、Ｃ１３は強誘電体キャ
パシタ、ＭＩＳトランジスタＱ５１のソース電極は強誘
電体キャパシタＣ１３の一端子とＭＩＳトランジスタＱ
５０のドレイン電極に、ドレイン電極はデータ線ＢＬ１
０Ｂに、ゲート電極はダミーワード線ＤＷＬ１０にそれ
ぞれ接続され、Ｃ１３の他端子はセルプレート線ＣＰ１
０に接続されている。ＭＩＳトランジスタＱ５０のソー
ス電極はグランド線に、ゲート電極はダミーセルリセッ
ト信号ＤＣＰ０にそれぞれ接続されている。ＭＣ１１か
らＭＣ１７、ＤＣ１１からＤＣ１７もそれぞれ同様であ
る。

【００３６】これら一個の強誘電体キャパシタが持つ分
極の方向でデータ“０”と“１”の記憶を行う。読み出
しはメモリセルキャパシタからの電位とダミーセルキャ
パシタからの電位とを比較することによって行う。この
構成はメモリセルの集積度を大きくすることができるた
め、従来例で述べたメモリセルに付加する強誘電体メモ
リの面積を小さくすることができるので、チップ面積の
増大を抑えコストの低減にも効果がある。

【００３７】Ｑ５からＱ１２はデータ線プリチャージ用
トランジスタであり、そのドレイン電極はそれぞれデー
タ線ＢＬ１０からＢＬ１３またはＢＬ１０ＢからＢＬ１
３Ｂに接続され、ゲート電極はデータ線プリチャージ信
号ＢＬＥに、ソース電極はグランドに接続されている。
ＳＡ１０はセンスアンプ回路ＳＡ１０でメモリセルとダ
ミーセルの接続された一対のデータ線の電位差の増幅を
行う。ＳＡＥ０、ＳＡＥ１はセンスアンプ回路の起動信
号である。

【００３８】Ｑ１３からＱ２０はカラム選択トランジス
タであってデータ転送用トランスファゲートトランジス
タでもある。そのドレイン電極はセンスアンプ回路ＳＡ
１０の出力端子に、ゲート電極はカラム選択信号ＣＬ
０、ＣＬ１、ＣＬ０Ｂ、ＣＬ１Ｂに、ソース電極はシフ
トレジスタ回路ＳＲ０またはＳＲ１にそれぞれ接続され
ている。

【００３９】ＣＢ１０は、１個の強誘電体キャパシタＣ
１０と、これを制御する１個のＭＩＳトランジスタＱ５
４によって構成されたメモリセルＭＣ１０、同様な構成
のＭＣ１１、ＭＣ１４、ＭＣ１５等と、１個の強誘電体
キャパシタＣ１３と、これを制御する１個のＭＩＳトラ
ンジスタＱ５１、強誘電体キャパシタＣ１３の電荷を初
期化する１個のＭＩＳトランジスタＱ５０によって構成
されたダミーセルＤＣ１０、同様な構成のＤＣ１１、Ｄ
Ｃ１４、ＤＣ１５等と、メモリセルＭＣ１０等のデータ
を増幅するセンスアンプＳＡ１０とを有するメモリコア
ブロックである。ＣＢ１１は同様にメモリセルＭＣ１
２、ＭＣ１３、ＭＣ１６、ＭＣ１７と、ダミーセルＤＣ
１２、ＤＣ１３、ＤＣ１６、ＤＣ１７と、センスアンプ
ＳＡ１０を有するメモリコアブロックである。またシフ
トレジスタＳＲ０は、第１の実施の形態と同様にトラン
ジスタＱ２１〜Ｑ２４およびトランジスタＱ２９〜Ｑ３
２からなるフリップフロップ回路と、トランジスタＱ２
７、Ｑ２８からなるトランスファゲート回路によって構
成され、シフトレジスタＳＲ１も同様である。

【００４０】シフトレジスタＳＲ１の出力端子はデータ
転送用トランスファゲートＱ２５とＱ２６を介して隣接
するシフトレジスタＳＲ０の入力端子に接続されてい
る。ＳＦＤ０とＳＦＤ０Ｂ、ＳＦＤ１とＳＦＤ１Ｂはデ
ータ転送用トランジスタの制御用信号である。図５は、
従来例に示したフローティングゲートを有する不揮発性
メモリトランジスタで構成された複数のメモリセルから
のデータのシフトレジスタ回路ＳＲ１００およびＳＲ１
０１と、図４に示した強誘電体メモリからのデータのシ
フトレジスタ回路ＳＲ０およびＳＲ１との接続を示した
ものである。図２とほぼ同構成である。各レジスタ回路
は簡素化のため２段ずつあらわしてあるが、何段であっ
ても差し支えない。図中のブロック選択信号ＢＳ０、Ｂ
Ｓ１、ＢＳ０Ｂ、ＢＳ１Ｂはどちらのレジスタのデータ
を出力回路に転送するかの選択をおこなっている。

【００４１】図６は、この発明の第２の実施の形態に係
る半導体記憶装置の印加波形である。さて、メモリセル
ＭＣ１０とＭＣ１２から記憶データを読み出す場合につ
いて図４と図６を用いて説明する。データ線プリチャー
ジ信号ＢＬＥをロウレベルにおとしデータ線のプリチャ
ージを停止する。次に、ワード線ＷＬ１０とダミーワー
ド線ＤＷＬ１０およびセルプレート線ＣＰ１０とＣＰ１
２をハイレベルに、ワード線ＷＬ１１とダミーワード線
ＤＷＬ１１およびセルプレート線ＣＰ１１とＣＰ１３は
ロウレベルのままである。これで強誘電体キャパシタＣ
１０、Ｃ１３のデータがＭＩＳトランジスタＱ５４とＱ
５１を通してデータ線ＢＬ１０とＢＬ１０Ｂにそれぞれ
現れる。このとき、センスアンプ起動信号ＳＡＥ０をハ
イレベルとすることで、データ線電位の増幅がおこなわ
れる。

【００４２】通常、強誘電体メモリセルからのデータの
読み出しは、ワード線やセルプレート線の活性化から１
００ｎｓｅｃ程度で行えるわけであるから、フローティ
ングゲートを有する不揮発性メモリトランジスタからの
読み出しに比べ、１０倍から２０倍の高速となる。以降
のセンスアンプのデータの出力回路への転送方式は、第
１の実施の形態と同じであるので、ここでは省略する。

【００４３】アクセスタイムの遅い、フローティングゲ
ートを有する不揮発性メモリセルトランジスタからのデ
ータがシフトレジスタＳＲ１００に準備できるまで、強
誘電体メモリからのデータを出力回路から出力し、ＳＲ
１００の準備ができたところで、セレクトトランジスタ
Ｑ３７からＱ４０を切り替えることで高速化が可能とな
るものである。

【００４４】フローティングゲートを有する不揮発性メ
モリトランジスタからのデータ読み出しの時間は、把握
可能であるので、そのデータ読み出しまでにいくつのデ
ータを出力すべきかを計算し、その分だけ、高速の強誘
電体メモリのデータ線を用意すればよく、余分なメモリ
セルを置く必要がなくなるわけで効率的である。すなわ
ち、ＳＲ１００とＳＲ１０１に正常データが格納される
間はＢＳ０はハイレベル、ＢＳ０Ｂはロウレベル、ＢＳ
１はロウレベル、ＢＳ１Ｂはハイレベルを印加する。ま
た、この間はＳＦＤ０Ｂ、ＳＦＤ０、ＳＦＤ１、ＳＦＤ
１Ｂをクロック動作、ＳＦＤ１００Ｂ、ＳＦＤ１００、
ＳＦＤ１０１、ＳＦＤ１０１Ｂは固定レベルを印加する
ことで、ＳＲ０からの出力を出力回路に送ることができ
る。次にＳＲ１００、ＳＲ１０１に正常データが格納さ
れた後は、ＢＳ１はハイレベル、ＢＳ１Ｂはロウレベ
ル、ＢＳ０はロウレベル、ＢＳ０Ｂはハイレベルとす
る。また、この間にはＳＦＤ１００Ｂ、ＳＦＤ１００、
ＳＦＤ１０１、ＳＦＤ１０１Ｂをクロック動作、ＳＦＤ
０Ｂ、ＳＦＤ０、ＳＦＤ１、ＳＦＤ１Ｂに固定レベルを
印加することで、ＳＲ１００からの出力を出力回路に送
ることができる。さらに不必要な回路が動作することを
防げるため、低消費電力化が図れる。

【００４５】第１および第２の実施の形態とも、強誘電
体キャパシタへのデータの再書き込みが必要であるが、
シリアル出力動作であることから、メモリセルからのデ
ータの出力後に十分な期間があることから問題なくおこ
なえるため、ここでは説明は省略する。ここでの説明は
すべて、Ｎチャネルトランジスタを中心に行ったが、Ｐ
チャネルトランジスタをもちいても実現できることは言
うまでもない。

【００４６】

【発明の効果】請求項１の半導体記憶装置によれば、第
１のシフトレジスタ回路と第２のシフトレジスタ回路か
ら連続的にデータを出力でき、大容量化可能であり、高
速にシリアルデータの読みだしがおこなえ、かつエンデ
ュランスを経た後のデータの保持特性もすぐれる。した
がって、携帯端末装置などに使用した場合には、この半
導体記憶装置からの高速データ読み出しが可能となり、
端末装置の操作性能を大幅に向上させることができる。

【００４７】請求項２記載の半導体記憶装置によれば、
請求項１と同様に高速にシリアルデータの読みだしがお
こなえ、かつ強誘電体メモリ部分によるチップ面積の増
大量を少なく抑えることができ、チップの製造コストの
増加を小さくできる。したがって携帯端末装置などに使
用した場合には、半導体記憶装置からの高速データ読み
出しが可能となり、端末装置の操作性能を大幅に向上さ
せることができる。

【００４８】請求項３記載の半導体記憶装置によれば、
請求項１または請求項２と同様な効果がある。請求項４
記載の半導体記憶装置によれば、請求項１または請求項
２と同様な効果がある。請求項５記載の半導体記憶装置
によれば、請求項１または請求項２と同様な効果があ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態のシリアル入出力
型半導体記憶装置の主要部の回路図である。

【図２】この発明の第１の実施の形態のシリアル入出力
型半導体記憶装置のシフトレジスタ出力の切り替え回路
近傍を詳細に示す回路ブロック図である。

【図３】この発明の第１の実施の形態のシリアル入出力
型半導体記憶装置の印加波形図である。

【図４】この発明の第２の実施の形態のシリアル入出力
型半導体記憶装置の主要部の回路図である。

【図５】この発明の第２の実施の形態のシリアル入出力
型半導体記憶装置のシフトレジスタ出力の切り替え回路
近傍を詳細に示す回路ブロック図である。

【図６】この発明の第２の実施の形態のシリアル入出力
型半導体記憶装置の印加波形図である。

【図７】従来例のシリアル入出力型半導体記憶装置の主
要部の回路図である。

【図８】従来例のシリアル入出力型半導体記憶装置の印
加波形図である。

【符号の説明】

ＷＬ０、ＷＬ１、ＷＬ１０、ＷＬ１１、ＷＬ１００、Ｗ
Ｌ１０１…ワード線 ＤＷＬ１０、ＤＷＬ１１
…ダミーワード線 ＣＰ０〜ＣＰ３、ＣＰ１０〜ＣＰ１３
…セルプレート線 ＢＬ０〜ＢＬ３、ＢＬ０Ｂ〜ＢＬ３Ｂ、ＢＬ１０〜ＢＬ
１３、ＢＬ１０Ｂ〜ＢＬ１３Ｂ、ＢＬ１００〜ＢＬ１０
３ …データ線 ＭＣ０〜ＭＣ７、ＭＣ１０〜ＭＣ１７、ＭＣ１００〜Ｍ
Ｃ１０７…強誘電体メモリ ＤＣ１０〜ＤＣ１７
…ダミーセル ＳＡ０、ＳＡ１０、ＳＡ１００
…センスアンプ ＳＲ０、ＳＲ１、ＳＲ１００、ＳＲ１０１ …
シフトレジスタ回路 Ｑ１〜Ｑ４２、Ｑ５０〜Ｑ５５、Ｑ１００〜Ｑ１２３
…トランジスタ Ｃ０〜Ｃ３、Ｃ１０〜Ｃ１３ …
強誘電体キャパシタ ＣＢ０、ＣＢ１、ＣＢ１０、ＣＢ１１、ＣＢ１００、Ｃ
Ｂ１０１…メモリコアブロック ＶＣＣ
…電源線 ＢＬＥ …データ
線プリチャージ信号 ＳＡＥ０、ＳＡＥ１、ＳＡＥ１００ …セ
ンスアンプ起動信号 ＣＬ０、ＣＬ０Ｂ、ＣＬ１、ＣＬ１Ｂ、ＣＬ１００、Ｃ
Ｌ１０１…カラム選択信号 ＢＳ０、ＢＳ０Ｂ、ＢＳ１、ＢＳ１Ｂ
…ブロック選択信号 ＤＣＰ０ …ダミ
ーセルリセット信号 ＳＦＤ０、ＳＦＤ０Ｂ、ＳＦＤ１、ＳＦＤ１Ｂ、ＳＦＤ
１００、ＳＦＤ１００Ｂ、ＳＦＤ１０１、ＳＦＤ１０１
Ｂ、ＬＤＤ１００、ＬＤＤ１００Ｂ
…データ転送用信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートを有する不揮発性
   メモリトランジスタで構成された第１のメモリセルと、
   この第１のメモリセルのデータを増幅する第１のセンス
   アンプと、２個の強誘電体キャパシタとこれらの強誘電
   体キャパシタを制御する２個のＭＩＳトランジスタによ
   って構成された第２のメモリセルと、この第２のメモリ
   セルのデータを増幅する第２のセンスアンプと、前記第
   １のセンスアンプに接続された第１のシフトレジスタ回
   路と、前記第２のセンスアンプに接続された第２のシフ
   トレジスタ回路とを備えた半導体記憶装置。
2. 【請求項２】 フローティングゲートを有する不揮発性
   メモリトランジスタで構成された第１のメモリセルと、
   この第１のメモリセルのデータを増幅する第１のセンス
   アンプと、１個の強誘電体キャパシタとこの強誘電体キ
   ャパシタを制御する１個のＭＩＳトランジスタによって
   構成された第２のメモリセルと、強誘電体キャパシタと
   この強誘電体キャパシタを制御するＭＩＳトランジスタ
   によって構成されたダミーセルと、前記第２のメモリセ
   ルと前記ダミーセルのデータを比較増幅する第２のセン
   スアンプと、前記第１のセンスアンプに接続された第１
   のシフトレジスタ回路と、前記第２のセンスアンプに接
   続された第２のシフトレジスタ回路とを備えた半導体記
   憶装置。
3. 【請求項３】 第１のセンスアンプを起動するタイミン
   グと第２のセンスアンプを起動するタイミングが異なる
   請求項１または請求項２記載の半導体記憶装置。
4. 【請求項４】 第１のシフトレジスタ回路の出力端子と
   第２のシフトレジスタ回路の出力端子とがトランスファ
   ゲートを介して接続されている請求項１または請求項２
   記載の半導体記憶装置。
5. 【請求項５】 第１のシフトレジスタ回路のデータ転送
   用信号と第２のシフトレジスタ回路のデータ転送用信号
   とを有し、これらのデータ転送用信号の変化に応じて、
   前記第２シフトレジスタ回路のデータ、前記第１シフト
   レジスタデータの順に外部出力される請求項１または請
   求項２記載の半導体記憶装置。