KR20220134406A - 갈바닉 효과 감소를 위한 인쇄 회로 보드 트레이스 - Google Patents

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Abstract

기술된 디바이스들 및 방법들은, 예를 들어, 카드형 데이터 저장 디바이스와 같은 데이터 저장 디바이스에서 사용될 수 있는 인쇄 회로 보드 내에서 갈바닉(galvanic) 효과로 인한 에칭을 감소시키기 위한 것이다. 구체적으로, 접촉 트레이스가, 접촉 트레이스보다 실질적으로 더 큰 표면적을 갖고 데이터 저장 디바이스를 호스트 디바이스에 결합시키도록 구성되는 접촉 핑거에 결합된다. 접촉 트레이스는 제조 프로세스 동안 회로부의 나머지로부터 전기적으로 절연된다. 접촉 핑거 및 접촉 트레이스의 노출된 부분은 제조 동안 접촉 트레이스의 갈바닉 에칭을 감소시키기 위해 공통 재료로 도금된다. 이어서, 접촉 트레이스는 컴포넌트 및 본드 와이어 중 적어도 하나를 통해 임피던스 트레이스에 접속된다.

Description

갈바닉 효과 감소를 위한 인쇄 회로 보드 트레이스{PRINTED CIRCUIT BOARD TRACE FOR GALVANIC EFFECT REDUCTION}
본 출원은 일반적으로 인쇄 회로 보드들에 관한 것으로, 보다 상세하게는 상이한 금속 재료들을 포함하는 트레이스들과 접속들 사이의 갈바닉(galvanic) 효과를 감소시키도록 구성된 인쇄 회로 보드 내의 트레이스들 및 접속들의 구성에 관한 것이다.
인쇄 회로 보드들 또는 기판들은 집적 회로 다이들 및 수동 컴포넌트들과 같은 전자 컴포넌트들과 PCB 또는 기판 상에 실장된 다른 컴포넌트들 사이의 전기적 접속들뿐만 아니라, PCB 상에 실장된 컴포넌트들에 대한 외부 전기적 접속들을 제공하기 위해 사용된다. 카드형 애플리케이션들(예를 들어, SD 카드들, 마이크로 SD 카드들, USB 카드들 등)에 사용되는 하이브리드 플립 칩 제품들과 같은 일부 메모리 디바이스들은 기판 상의 금속 컴포넌트들에 마감재(예를 들어, 유기 솔더링성 보존제(Organic Solder-ability Preservatives)("OSP"))가 적용되기 전에 세정 화학물질을 사용하여 세정된다. 또한, 하이브리드 플립 칩 제품의 일반적인 구조는 금속 핑거를 특징으로 하며, 이는 호스트 디바이스에 대한 접속을 제공하고 제1 재료로 구성된다. 호스트 디바이스는 또한 제2 상이한 금속 재료로 구성된 연관된 내부 접속 또는 트레이스를 갖는다. 금속 핑거에 전기적으로 접속된 내부 접속점들과는 대조적으로 훨씬 더 큰 금속의 표면적을 갖는 금속 핑거와 세정 화학물질이 조합되면 갈바닉 효과로 인해 금속 핑거 그리고 연관된 내부 접속점 사이에 전압 차동이 생성된다. 이러한 전압 차동은 내부 접속점의 과다 에칭을 초래하여, 내부 접속점들 또는 트레이스들의 잠재적인 약화 또는 증가된 저항을 야기할 수 있다.
세정 프로세스 동안 데이터 저장 디바이스 내의 트레이스들의 에칭은 잠재적인 에칭을 고려하기 위해 주어진 애플리케이션에 대해 트레이스들이 오버사이징될 것을 요구할 수 있다. 갈바닉 효과로 인한 에칭의 양을 제어함으로써, 데이터 저장 디바이스 내의 트레이스들의 폭 및 두께가 더 잘 제어되어, 트레이스 임피던스들이 정확하게 결정되고 유지되게 할 수 있다.
본 발명의 일 실시예는 데이터 저장 디바이스를 포함하며, 데이터 저장 디바이스는 제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 갖는 기판, 및 기판의 제1 측면 상에 배치되고 호스트 디바이스와 인터페이싱하도록 구성되는 접촉 핑거를 포함한다. 데이터 저장 디바이스는, 접촉 핑거에 결합되고 상기 기판의 상기 제1 측면으로부터 상기 기판의 상기 제2 측면으로 연장되는 접촉 트레이스를 더 포함하며, 접촉 트레이스는 기판의 제2 측면 상에 배치되는 노출된 부분을 갖는다. 데이터 저장 디바이스는, 기판의 제2 측면 상에 배치되고 데이터 저장 디바이스의 하나 이상의 메모리 컴포넌트들에 결합되도록 구성되는 임피던스 트레이스를 더 포함한다. 접촉 핑거 및 접촉 트레이스의 노출된 부분은 제1 접촉 트레이스의 갈바닉 에칭을 감소시키기 위해 공통 재료로 도금되고, 접촉 트레이스의 노출된 부분은 컴포넌트 및 본드 와이어 중 적어도 하나를 통해 임피던스 트레이스에 전기적으로 접속된다.
본 발명의 다른 실시예에서, 데이터 저장 디바이스에서 갈바닉 효과로 인한 에칭을 감소시키기 위한 방법이 기술되며, 방법은 접촉 핑거에 전기적으로 접속된 접촉 트레이스의 노출된 부분의 표면적에 대한 접촉 핑거의 표면적의 비율을 결정하는 단계를 포함하고, 접촉 핑거는 호스트 디바이스에 대한 전자적 접속을 제공하도록 구성된다. 방법은 비율이 미리결정된 임계치를 초과하는지 여부를 결정하는 단계, 및 비율이 미리결정된 임계치를 초과한다고 결정하는 것에 응답하여, 접촉 트레이스의 노출된 부분을 접촉 트레이스 부분 및 임피던스 트레이스로 분리하는 단계를 더 포함한다. 접촉 트레이스 부분 및 임피던스 트레이스는 전기적으로 절연된다. 방법은 접촉 핑거 및 접촉 트레이스 부분을 공통 재료로 도금하는 단계, 및 접촉 트레이스 부분과 임피던스 트레이스를 컴포넌트로 전기적으로 접속시키는 단계를 더 포함한다.
본 발명의 일 실시예에서, 카드형 데이터 저장 디바이스가 제공되며, 이는, 제1 측면 및 제1 측면에 대향하는 제2 측면을 갖는 기판, 및 기판의 제1 측면 상에 배치되고, 호스트 디바이스와 인터페이싱하도록 구성되고 도금 재료로 도금되는 접촉 핑거를 포함한다. 카드형 데이터 저장 디바이스는, 제1 접촉 핑거에 결합되고 기판의 제1 측면으로부터 기판의 제2 측면으로 연장되는 제1 트레이스를 더 포함한다. 제1 트레이스는 기판의 제2 측면 상에 배치되는 노출된 부분을 가지며, 노출된 부분은 도금 재료로 도금된다. 카드형 데이터 저장 디바이스는 또한 기판의 제2 측면 상에 배치되는 제2 트레이스를 포함하며, 제2 트레이스의 일부분은 도금 재료로 도금된다. 제1 트레이스의 노출된 부분은 접속 디바이스를 통해 제2 트레이스에 전기적으로 접속된다. 접속 디바이스는 제1 트레이스의 도금된 부분과 제2 트레이스의 도금된 부분 사이에 접속된다.
본 발명의 다양한 태양들은 메모리 디바이스들의 개선들을 제공한다. 예를 들어, 갈바닉 효과로 인한 에칭의 감소는 트레이스들의 임피던스 변동을 감소시키고, 더 정밀한 트레이스 설계를 허용한다. 본 발명은 다양한 형태들로 구현될 수 있다. 위의 발명의 내용은 단지 본 발명의 다양한 태양들의 일반적인 개념을 제공하도록 의도되며, 어떠한 방식으로든 본 발명의 범주를 제한하지 않는다.
도 1은 일부 실시예들에 따른, 데이터 저장 디바이스를 포함하는 시스템의 일례의 블록도이다.
도 2는 일부 실시예들에 따른, 데이터 저장 디바이스에 사용되는 기판의 일부분의 단면도이다.
도 3은 일부 실시예들에 따른, 갈바닉 에칭 감소 특징부들을 갖는 데이터 저장 디바이스에 사용되는 기판의 단면도이다.
도 4는 도 3의 기판의 단면도로서, 일부 실시예들에 따른 와이어 접속 구성을 예시한다.
도 5는 도 3의 기판의 단면도로서, 일부 실시예들에 따른 컴포넌트 접속 구성을 예시한다.
도 6은 일부 실시예들에 따른, 기판 상의 갈바닉 전압들로 인한, 접촉 핑거에 결합된 접촉 트레이스 상의 에칭을 감소시키기 위한 프로세스를 예시하는 흐름도이다.
도 7은 일부 실시예들에 따른, 데이터 저장 디바이스의 부분 기판 레이아웃이다.
도 8a 내지 도 8c는 일부 실시예들에 따른, 기판의 제조 프로세스이다.
다음의 설명에서, 본 발명의 하나 이상의 태양들의 이해를 제공하기 위해, 데이터 저장 디바이스 구성들 등과 같은 다수의 상세 사항들이 기재된다. 이들 특정 상세 사항들은 단지 예시적이며 본 출원의 범주를 제한하고자 의도하는 것이 아님이 당업자에게 용이하게 명백할 것이다. 다음의 설명은 단지 본 발명의 다양한 태양들의 일반적인 개념을 제공하도록 의도되며, 어떠한 방식으로든 본 발명의 범주를 제한하지 않는다. 또한, 본 발명이 NAND 플래시를 지칭하지만, 본 명세서에서 논의된 개념들은 NOR, PCM("위상 변화 메모리"), ReRAM 등과 같은 다른 유형들의 솔리드 스테이트 메모리에 적용가능하다는 것이 당업자에게 명백할 것이다. 당업자는 또한, 본 발명이 데이터 저장 디바이스에 사용되는 기판을 지칭하지만, 본 발명은 다른 유형들의 전자 디바이스들에 사용되는 기판들에 적용될 수 있다는 것을 인식할 것이다. 본 발명은 전자 디바이스들에 사용되는 기판들 및 인쇄 회로 보드들 둘 모두에 적용된다.
도 1은 호스트 디바이스(108)와 통신하는 데이터 저장 디바이스(102)를 포함하는 시스템(100)의 일례의 블록도이다. 데이터 저장 디바이스(102)는 제어기(106)에 결합된 메모리 디바이스(104)(예컨대, 비휘발성 메모리)를 포함한다.
제어기(106)에 의해 제공되는 구조적 및 기능적 특징부들의 일례가 도 1에 예시되어 있다. 그러나, 제어기(106)는 도 1의 제어기(106)에 의해 제공되는 구조적 및 기능적 특징부들로 제한되지 않는다. 제어기(106)는 도 1에 예시되지 않은 더 적거나 추가적인 구조적 및 기능적 특징부들을 포함할 수 있다.
데이터 저장 디바이스(102) 및 호스트 디바이스(108)는 버스 또는 무선 접속과 같은 접속(예컨대, 통신 경로(110))과 동작가능하게 결합될 수 있다. 일부 예들에서, 데이터 저장 디바이스(102)는 호스트 디바이스(108) 내에 내장될 수 있다. 대안적으로, 다른 예들에서, 데이터 저장 디바이스(102)는 호스트 디바이스(108)로부터 제거가능할 수 있다(즉, 호스트 디바이스(108)에 "제거가능하게" 결합될 수 있다). 일례로서, 데이터 저장 디바이스(102)는 제거가능한 범용 직렬 버스(USB) 구성에 따라 호스트 디바이스(108)에 제거가능하게 결합될 수 있다. 일부 구현예들에서, 데이터 저장 디바이스(102)는 내장형 저장 드라이브(예컨대, 모바일 내장형 저장 드라이브), 기업 저장 드라이브(ESD), 클라이언트 저장 디바이스, 또는 클라우드 저장 드라이브, 또는 다른 적합한 저장 드라이브들로서 사용될 수 있는 고체 상태 드라이브(SSD)를 포함하거나 그에 대응할 수 있다.
데이터 저장 디바이스(102)는 유선 통신 경로 및/또는 무선 통신 경로와 같은 통신 경로(110)로 호스트 디바이스(108)에 결합되도록 구성될 수 있다. 예를 들어, 데이터 저장 디바이스(102)는, 인터페이스(120)가 호스트 디바이스(108)에 통신가능하게 결합될 때와 같이, 데이터 저장 디바이스(102)와 호스트 디바이스(108) 사이의 통신 경로(110)와의 통신을 가능하게 하는 인터페이스(120)(예컨대, 호스트 인터페이스)를 포함할 수 있다. 일부 실시예들에서, 통신 경로(110)는 데이터 저장 디바이스(102)와 호스트 디바이스(108) 사이의 전기 통신을 제공하는 하나 이상의 전기 신호 접촉 패드들 또는 핑거들을 포함할 수 있다.
호스트 디바이스(108)는 프로세서 및 메모리를 포함할 수 있다. 메모리는 프로세서에 의해 실행가능할 수 있는 데이터 및/또는 명령어들을 저장하도록 구성될 수 있다. 메모리는 단일 메모리일 수 있거나, 하나 이상의 비휘발성 메모리들, 하나 이상의 휘발성 메모리들, 또는 이들의 조합과 같은 하나 이상의 메모리들을 포함할 수 있다. 호스트 디바이스(108)는 데이터 저장 디바이스(102)의 메모리 디바이스(104)에서 데이터를 소거하거나, 그로부터 데이터를 판독하거나, 그에 데이터를 기록하기 위한 하나 이상의 요청들과 같은 하나 이상의 커맨드들을 데이터 저장 디바이스(102)에 발행할 수 있다. 예를 들어, 호스트 디바이스(108)는 메모리 디바이스(104)에 저장될 사용자 데이터(132)와 같은 데이터를 제공하거나 메모리 디바이스(104)로부터 판독될 데이터(134)를 요청하도록 구성될 수 있다. 호스트 디바이스(108)는 모바일 스마트폰, 음악 플레이어, 비디오 플레이어, 게임 콘솔, 전자 책 판독기, 개인 휴대 정보 단말기(PDA), 컴퓨터, 예컨대 랩톱 컴퓨터 또는 노트북 컴퓨터, 이들의 임의의 조합, 또는 다른 적합한 전자 디바이스를 포함할 수 있다.
호스트 디바이스(108)는 메모리 디바이스(104)로부터 판독하고 메모리 디바이스(104)에 기록하는 것을 가능하게 하는 메모리 인터페이스와 통신한다. 일부 예들에서, 호스트 디바이스(108)는 범용 플래시 스토리지(UFS) 호스트 제어기 인터페이스 규격과 같은 산업 규격에 따라 동작할 수 있다. 다른 예들에서, 호스트 디바이스(108)는 보안 디지털(SD) 호스트 제어기 규격 또는 다른 적합한 산업 규격과 같은 하나 이상의 다른 규격들에 따라 동작할 수 있다. 호스트 디바이스(108)는 또한 임의의 다른 적합한 통신 프로토콜에 따라 메모리 디바이스(104)와 통신할 수 있다.
데이터 저장 디바이스(102)의 메모리 디바이스(104)는 비휘발성 메모리(예컨대, NAND, BiCS 패밀리의 메모리들, 또는 다른 적합한 메모리)를 포함할 수 있다. 일부 예들에서, 메모리 디바이스(104)는 임의의 유형의 플래시 메모리일 수 있다. 예를 들어, 메모리 디바이스(104)는 2차원(2D) 메모리 또는 3차원(3D) 플래시 메모리일 수 있다. 메모리 디바이스(104)는 하나 이상의 메모리 다이들(103)을 포함할 수 있다. 하나 이상의 메모리 다이들(103) 각각은 하나 이상의 메모리 블록들(112)(예컨대, 하나 이상의 소거 블록들)을 포함할 수 있다. 각각의 메모리 블록(112)은 저장 요소들(107A 내지 107N)의 대표 그룹과 같은, 저장 요소들의 하나 이상의 그룹들을 포함할 수 있다. 저장 요소들(107A 내지 107N)의 그룹은 워드라인으로서 구성될 수 있다. 저장 요소들(107A 내지 107N)의 그룹은 다수의 저장 요소들(예컨대, 본 명세서에서 "스트링"으로 지칭되는 메모리 셀들), 예컨대 대표 저장 요소들(109A, 109N)을 포함할 수 있다.
메모리 디바이스(104)는 하나 이상의 메모리 다이들(103)의 동작을 지원하기 위해 판독/기록 회로부(140)와 같은 지원 회로부를 포함할 수 있다. 단일 컴포넌트로 도시되지만, 판독/기록 회로부(140)는 판독 회로부 및 기록 회로부와 같은 메모리 디바이스(104)의 별개의 컴포넌트들로 분리될 수 있다. 판독/기록 회로부(140)는 메모리 디바이스(104)의 하나 이상의 메모리 다이들(103)의 외부에 있을 수 있다. 대안적으로, 하나 이상의 개별 메모리 다이들은 다른 메모리 다이들 중 임의의 메모리 다이에서의 임의의 다른 판독 및/또는 기록 동작들과는 독립적으로, 개별 메모리 다이 내의 저장 요소들로부터 판독하고/하거나 그에 기록하도록 동작가능한 대응하는 판독/기록 회로부를 포함할 수 있다.
제어기(106)는 버스(105), 인터페이스(예컨대, 인터페이스 회로부), 다른 구조체, 또는 이들의 조합으로 메모리 디바이스(104)(예컨대, 하나 이상의 메모리 다이들(103))에 결합된다. 예를 들어, 버스(105)는 제어기(106)가 다른 메모리 다이들(103)과의 통신과 병렬로 그리고 그와 독립적으로, 하나 이상의 메모리 다이들(103) 각각과 통신할 수 있게 하기 위해 다수의 별개의 채널들을 포함할 수 있다.
제어기(106)는 호스트 디바이스(108)로부터 데이터 및 명령어들을 수신하고 호스트 디바이스(108)로 데이터를 전송하도록 구성된다. 예를 들어, 제어기(106)는 인터페이스(120)를 사용하여 호스트 디바이스(108)로 데이터를 전송할 수 있고, 제어기(106)는 인터페이스(120)로 호스트 디바이스(108)로부터 데이터를 수신할 수 있다. 제어기(106)는 데이터 및 커맨드들(예컨대, 메모리 디바이스(104)의 메모리 블록의 사이클 동작일 수 있는 메모리 동작(136))을 메모리 디바이스(104)에 전송하고 메모리 디바이스(104)로부터 데이터를 수신하도록 구성된다. 예를 들어, 제어기(106)는 데이터 및 프로그램 또는 기록 커맨드를 전송하여 메모리 디바이스(104)로 하여금 데이터를 메모리 디바이스(104)의 특정된 어드레스에 저장하게 하도록 구성된다. 기록 커맨드는 데이터를 저장할 메모리 디바이스(104)의 일부분의 물리적 어드레스(예컨대, 메모리 디바이스(104)의 워드라인의 물리적 어드레스)를 특정할 수 있다.
제어기(106)는 판독 커맨드를 메모리 디바이스(104)에 전송하여 메모리 디바이스(104)의 특정된 어드레스로부터의 데이터에 액세스하게 하도록 구성된다. 판독 커맨드는 메모리 디바이스(104)의 영역의 물리적 어드레스(예컨대, 메모리 디바이스(104)의 워드라인의 물리적 어드레스)를 특정할 수 있다. 제어기(106)는 또한 데이터 및 커맨드들을 백그라운드 스캐닝 동작들, 가비지 수집(garbage collection) 동작들, 및/또는 웨어-레벨링(wear-leveling) 동작들, 또는 다른 적합한 메모리 동작들과 연관된 메모리 디바이스(104)에 전송하도록 구성될 수 있다.
제어기(106)는 프로세서(124), 메모리(126), 및 다른 연관된 회로부를 포함할 수 있다. 메모리(126)는 프로세서(124)에 의해 실행가능할 수 있는 데이터 및/또는 명령어들을 저장하도록 구성될 수 있다.
제어기(106)는 메모리 디바이스(104)에 메모리 동작(136)(예컨대, 판독 커맨드)을 전송하여 판독/기록 회로부(140)로 하여금 저장 요소에 저장된 데이터를 감지하게 할 수 있다. 예를 들어, 제어기(106)는 호스트 디바이스(108)로부터의 판독 액세스에 대한 요청을 수신하는 것에 응답하여 판독 커맨드를 메모리 디바이스(104)에 전송할 수 있다. 판독 커맨드를 수신하는 것에 응답하여, 메모리 디바이스(104)는 (예컨대, 판독/기록 회로부(140)를 사용하여) 저장 요소(107A)를 감지하여 저장된 데이터를 나타내는 하나 이상의 비트들의 세트들을 생성할 수 있다.
이제 도 2를 참조하면, 데이터 저장 디바이스(102)와 같은 데이터 저장 디바이스에 사용되는 일반적인 기판 또는 회로 보드(200)의 단면도가 제공된다. 회로 보드(200)는 기판 코어(202), 접촉 핑거 트레이스(204), 및 접촉 핑거 영역(206)을 포함한다. 접촉 핑거 영역(206)은 데이터 저장 디바이스(102)와 호스트 디바이스(108)와 같은 호스트 디바이스 사이의 전기적 접속을 제공하도록 구성된다. 접촉 핑거 트레이스(204)는 데이터 저장 디바이스(102)의 하나 이상의 컴포넌트들을 접촉 핑거 영역(206)에 결합시키도록 추가로 구성된다. 일반적으로, 접촉 핑거 트레이스(204)는 구리("Cu")로 구성되지만; 다른 재료 유형들이 고려된다. 또한, 제조 프로세스 동안, 접촉 핑거 영역(206)은 접촉 핑거 트레이스(204)와 상이한 재료로 도금된다. 일례에서, 접촉 핑거 영역(206)은 금("Au")으로 도금된다. 다른 예에서, 접촉 핑거 영역(206)은 니켈-금 화합물로 도금된다. 다른 예들에서, 다른 재료들이 주어진 애플리케이션에 대해 적절하게 사용될 수 있다.
제조 프로세스 동안 솔더 마스크(208)가 접촉 핑거 트레이스(204)의 다른 부분들에도 적용된다. 솔더 마스크(208)는, 아래에서 더 상세히 기술되는 바와 같이, 원하지 않는 솔더 접속들이 접촉 핑거 트레이스(204)에 이루어지는 것을 방지하고, 또한 데이터 저장 디바이스(102)에 적용된 다양한 용매들 또는 다른 처리들로부터 접촉 핑거 트레이스(204)의 부분들을 밀봉한다.
제조 프로세스 동안, 코팅이 회로 보드에 적용되기 전에 용매 또는 다른 세정 용액(209)이 회로 보드(200)에 적용된다. 예시적인 코팅들은 유기 솔더링성 보존제("OSP")를 포함할 수 있는데, 이는 트레이스 재료(예컨대, 구리)에 선택적으로 접합되고 솔더링이 수행될 때까지 트레이스 재료를 보호하는 하나 이상의 수계 유기 화합물이다. 예시적인 세정 용액(209)은, 일반적으로 황산("H2SO4"), 물("H2O"), 및 과산화수소("H2O2")의 혼합물인 피라나(Piranha) 용액 또는 피라나 에칭일 수 있다. 세정 용액(209)은 회로 보드(200)로부터 유기 잔류물을 세정하는 데 사용될 수 있다.
회로 보드(200)에 세정 용액(209)을 적용하는 것의 부산물로, 일반적으로 접촉 핑거 트레이스(204) 및 접촉 핑거 영역(206)에 사용되는 상이한 금속 재료들(예컨대, 구리 및 금)로 인한 갈바닉 셀의 형성이 알려져 있으며, 이는 갈바닉 효과로 알려져 있다. 세정 용액(209)은 상이한 금속들 사이에서 산화환원 반응이 일어나게 하는 전도성 요소로서 작용하며, 여기서 금속들은 전자를 상실하여 전압이 생성된다. 접촉 핑거 트레이스(204)는 노출된 트레이스 부분(210)을 포함하며, 이는 일반적으로 구리로 구성되고, 일반적으로 금으로 구성되는 접촉 핑거 영역(206)보다 훨씬 더 작은 면적을 갖는다. 도 2에 도시된 바와 같이, 대략 1.439V 의 전압차가 접촉 핑거 영역(206)과 노출된 트레이스 부분(210) 사이에 발생된다. 그러나, 노출된 트레이스 부분(210) 및 접촉 핑거 영역(206)에 사용되는 재료들의 유형들뿐만 아니라, 노출된 트레이스 부분(210)과 접촉 핑거 영역(206) 사이의 노출된 표면적의 차이에 기초하여 1.439V 초과 및 1.439V 미만의 전압이 생성될 수 있다. 일부 예들에서, 갈바닉 셀의 전류 밀도가 에칭률 또는 에칭 속도를 결정하는 데 사용될 수 있다. 전류 밀도는 트레이스 내의 상이한 재료들의 비율에 기초한다. 이러한 전압 차동은 노출된 트레이스 부분(210)에서 재료(예컨대, 구리)가 손실되게 하고, 이는 세정 용액(209)으로 방출되거나 회로 보드(200)의 다른 트레이스들 또는 부분들 상에 퇴적된다. 이는 일반적으로 에칭으로 알려져 있다.
도 2에 도시된 바와 같이, 노출된 트레이스 부분(210)은 기판(208)의 상부 에지(212)를 따라 접촉 핑거 트레이스(204)와 대략 동일한 높이를 가져야 한다. 예를 들어, 접촉 핑거 트레이스(204)는 높이(H1)를 갖는다. 그러나, 갈바닉 전압차에 의해 야기되는 에칭으로 인해, 노출된 트레이스 부분(210)의 상당한 부분이 에칭되어, 그 결과 노출된 트레이스 부분(210)이 감소된 높이(H2)를 갖게 된다. 일 실시예에서, 에칭은 노출된 트레이스 부분(210)으로부터 재료의 75% 손실을 초래했을 수 있다. 그러나, 사용되는 재료의 유형들 및 생성된 갈바닉 전압 차동에 기초하여 75% 초과 또는 75% 미만의 손실이 또한 발생할 수 있다. 이는, 특히 회로 보드(200) 상에서, 노출된 트레이스 부분(210)과 트레이스(214)와 같은 다른 트레이스 사이에 컴포넌트가 솔더링될 때, 노출된 트레이스 부분(210)이 약화되게 할 수 있다. 추가적으로, 노출된 트레이스 부분(210) 상의 감소된 양의 재료는 접촉 핑거 트레이스(204) 내의 저항을 증가시켜, 접촉 핑거 트레이스(204) 및/또는 접속된 컴포넌트들의 추가적인 가열을 초래할 수 있다.
다시 도 3을 참조하면, 갈바닉 효과로 인한 에칭의 효과를 감소시키도록 구성되는 수정된 회로 보드(300)의 단면적이 도시되어 있다. 회로 보드(200)와 유사하게, 회로 보드(300)는 접촉 핑거 트레이스(302), 접촉 핑거 트레이스(302)에 결합된 접촉 핑거 영역(304), 및 기판(306)을 포함한다. 전술된 바와 같이, 접촉 핑거 트레이스(302)는 구리로 구성될 수 있고, 접촉 핑거 영역(304)은 금, 또는 니켈-금과 같은 다른 적합한 재료로 구성될 수 있다. 기판(306)의 제1 측면(310) 상의 접촉 핑거 트레이스(302)의 제1 부분(308)은 솔더 마스크(312)에 의해 실질적으로 덮인다. 접촉 핑거 트레이스(302)의 제2 부분(314)은 솔더 마스크(312)에 의해 덮이지 않는다. 제2 부분(314)은 접촉 핑거 영역(304)과 동일한 재료, 예컨대 금으로 도금되어 제1 패드(315)를 형성한다. 접촉 핑거 트레이스(302)의 제2 부분(314)이 접촉 핑거 영역(304)과 동일한 재료로 도금됨에 따라, 접촉 핑거 트레이스(302)의 제2 부분(314)과 접촉 핑거 영역(304) 사이에 갈바닉 전압 차동이 없기 때문에 에칭이 없다. 또한, 제2 부분(314)이 다른 트레이스들로부터 전기적으로 절연됨에 따라, 갈바닉 효과로 인한 에칭이 감소된다.
접촉 핑거 영역(304)과 상이한 재료, 예컨대 구리로 형성된 임피던스 트레이스(316)가 도 3에 도시되어 있다. 임피던스 트레이스(316)는 제2 패드(318)를 형성하는 도금된 부분, 및 도금되지 않은 부분(320)을 포함한다. 제2 패드(318)는 접촉 핑거 트레이스(302)의 제2 부분(314)과 동일한 재료로 도금되고, 접촉 핑거 트레이스(302)의 제2 부분(314)에 대한 접속을 제공하는 데 사용된다. 임피던스 트레이스(316)는 또한 접촉 핑거 영역(304)으로부터 회로 보드(300) 상의 하나 이상의 컴포넌트들로의 접속을 제공한다. 임피던스 트레이스(316)의 도금되지 않은 부분(320)은 일반적으로 메모리 다이, 제어기, 또는 메모리 저장 디바이스와 연관된 다른 컴포넌트들과 같은 데이터 저장 디바이스(102)의 전기 컴포넌트에 결합된다. 도금되지 않은 부분(320)은 다른 트레이스들 또는 컴포넌트들에 대한 접속들을 위한 범프 패드 영역(322)을 더 포함할 수 있다.
회로 보드(300)가 전술된 바와 같이 세정 용액에 노출되면, 접촉 핑거 트레이스(302)의 모든 노출된 부분들이 접촉 핑거 영역(304)과 동일한 재료로 도금됨에 따라, 접촉 핑거 트레이스(302)의 에칭이 없다. 또한, 세정 프로세스 동안 접촉 핑거 트레이스(302)와 임피던스 트레이스(316)와 같은 다른 트레이스들 사이에 전기적 접속이 없다. 이는 갈바닉 효과로 인한 임의의 에칭을 추가로 방지한다. 임피던스 트레이스(316)는 제2 패드(318)가 임피던스 트레이스(316)의 도금되지 않은 부분(320)과 상이한 재료로 제조되는 것으로 인해 약간의 에칭을 겪을 수 있다. 그러나, 제2 패드(318)가 도금되지 않은 부분(320)보다 실질적으로 더 작은 표면적을 갖기 때문에, 제2 패드(318)의 도금된 부분으로 인해 더 작은 갈바닉 전압이 생성되기 때문에 에칭이 덜하다. 일례에서, 제2 패드(318)는 도금되지 않은 부분(320)보다 대략 75% 더 작은 표면적을 갖는다. 75% 초과 또는 75% 미만의 값들이 또한 고려된다.
전술된 바와 같이, 접촉 핑거 영역(304)을 데이터 저장 디바이스(102) 내의 컴포넌트들에 접속시키기 위해 접촉 핑거 트레이스(302)의 제1 패드(315)와 임피던스 트레이스(316)의 제2 패드(318) 사이의 접속이 요구된다. 갈바닉 전압 생성으로 인한 에칭을 피하기 위하여, 제1 패드(315)와 제2 패드(318) 사이의 접속이 세정 후에 수행되고, 후속적인 OSP 프로세스가 수행되었다. 아래에서 더 상세히 설명되는 바와 같이, 제1 패드(315)와 제2 패드(318) 사이의 접속을 제공하기 위해 사용될 수 있는 다양한 구성들이 있다.
이제 도 4를 참조하면, 제1 패드(315)와 제2 패드(318) 사이의 접속이 이루어지는 후속 제조 단계 동안의 도 3의 회로 보드(300)가 도시된다. 도 4에 도시된 바와 같이, 와이어(400)가 제1 패드(315)와 제2 패드(318) 사이에 접합되어 전기적 접속을 제공한다. 일 실시예에서, 와이어(400)는 금 와이어이다. 그러나, 다른 와이어 유형들이 또한 주어진 애플리케이션에 적용가능한 것으로 고려된다. 도 4에 추가로 도시된 바와 같이, 다이(402)가 임피던스 트레이스(316)와 컴포넌트 트레이스(404) 사이에 결합된 것으로 도시되며, 이는 임피던스 트레이스(316)를 사용하여 다양한 컴포넌트들이 접촉 핑거 영역(306)에 결합됨을 예시한다. 일 실시예에서, 다이(402)는 NAND 다이와 같은 메모리 다이이다. 다른 실시예들에서, 다이(402)는 제어기, 또는 데이터 저장 디바이스(102)와 연관된 다른 컴포넌트들일 수 있다.
이제 도 5를 참조하면, 도 3의 회로 보드(300)는 제1 패드(315)와 제2 패드(318) 사이의 접속을 제공하는 컴포넌트(500)를 갖는 것으로 도시되어 있다. 컴포넌트(500)는 일반적으로 제1 패드(315)와 제2 패드(318) 사이의 피치와 같은 다양한 인자들에 기초하여 선택된 물리적 크기를 갖는 표면 실장(SMT) 컴포넌트이다. 컴포넌트(500)는 제1 패드(315) 및 제2 패드(318)에 솔더링되거나 달리 물리적으로 결합될 수 있다. 일 실시예에서, 컴포넌트(500)는 저항기, 예컨대 제로-옴 저항기이다. 일부 실시예들에서, 컴포넌트(500)는 50옴 미만의 저항 값을 갖는 저항기이다. 다른 실시예들에서, 컴포넌트(500)는 커패시터이다. 일부 예들에서, 커패시터는 0.1 마이크로패럿의 값을 가질 수 있지만, 다른 커패시터 값들이 고려된다. 예를 들어, 커패시터는 연관된 데이터 저장 디바이스의 동작 주파수에 기초한 값을 가질 수 있다.
이제 도 6을 참조하면, 일부 실시예들에 따른, 갈바닉 효과로 인한 데이터 저장 디바이스 상의 접촉 핑거 또는 다른 외부 디바이스 접속점에 결합된 접촉 트레이스 상의 에칭을 감소시키기 위한 프로세스(600)가 기술된다. 프로세스(600)는 전술된 회로 보드(300) 및 데이터 저장 디바이스(102)를 참조하여 설명되지만, 프로세스(600)는 접촉 핑거들에 전기적으로 결합된 내부 접촉 트레이스와는 상이한 재료로 구성된 접촉 핑거들을 갖는 임의의 데이터 저장 디바이스에 적용가능하다는 것이 고려된다. 프로세스(600)는 다음의 기능들을 수행하기 위한 소프트웨어 또는 다른 컴퓨터 구현 명령어들을 실행하는 하나 이상의 전자 프로세서들 또는 컴퓨팅 디바이스들에 의해 수행될 수 있다.
블록(602)에서, 데이터 저장 디바이스의 접촉 핑거 트레이스(302)와 같은 접촉 핑거 트레이스와 전기적으로 접속되는 노출된 부분(314)과 같은 노출된 접촉 트레이스의 표면적에 대한 접촉 핑거(304)와 같은 접촉 핑거의 표면적의 비율이 계산된다. 일 실시예에서, 노출된 접촉 트레이스는 솔더 마스크에 의해 봉지되지 않고 임의의 도금 또는 코팅 없이 노출되는 접촉 트레이스의 일부분이다. 접촉 핑거는 접촉 트레이스의 도금된 부분으로서, 이는 호스트 디바이스와 인터페이싱하도록 구성되고 접촉 트레이스와 상이한 재료로 도금된다. 일부 실시예들에서, 갈바닉 전압은 노출된 접촉 트레이스의 표면적에 대한 접촉 핑거의 표면적 및 재료들의 비율에 기초하여 계산될 수 있다.
블록(604)에서, 계산된 비율이 미리결정된 값을 초과하는지 여부에 대한 결정이 이루어진다. 일부 실시예들에서, 미리결정된 값은 20 대 1 비율일 수 있다. 그러나, 20 대 1 초과, 또는 20 대 1 미만의 비율들이 또한 고려된다. 일부 예들에서, 미리결정된 값 비율은 15 대 1 비율일 수 있다. 미리결정된 값은 접촉 핑거 및 노출된 접촉 트레이스와 연관된 재료의 유형들에 기초하여 변할 수 있다. 일부 실시예들에서, 계산된 비율 및 접촉 핑거 및 노출된 접촉 트레이스의 재료들에 적어도 부분적으로 기초하여, 계산된 갈바닉 전압이 미리결정된 값을 초과하는지 여부에 대한 결정이 이루어진다. 예를 들어, 미리결정된 갈바닉 전압 값은 0.3V일 수 있다. 그러나, 0.3V 초과 또는 0.3V 미만의 값들일 수 있다. 일부 예들에서, 미리결정된 갈바닉 전압 레벨은 원하는 양을 초과하는 갈바닉 전압 레벨로부터 생성되는 에칭의 예상된 양에 기초하여 결정될 수 있다.
비율이 미리결정된 값을 초과하지 않는다고 결정하는 것에 응답하여, 블록(606)에서 접촉 트레이스는 수정되지 않는다. 비율이 미리결정된 값을 초과한다고 결정하는 것에 응답하여, 블록(608)에서, 노출된 접촉 트레이스는 수정된 노출된 접촉 트레이스, 예컨대 노출된 부분(314), 및 임피던스 트레이스(316)와 같은 별개의 임피던스 트레이스로 분리된다. 수정된 노출된 접촉 트레이스는 수정되지 않은 노출된 접촉 트레이스보다 실질적으로 더 작을 수 있다(예컨대, 더 적은 표면적을 가질 수 있다). 예를 들어, 수정된 노출된 접촉 트레이스는 수정되지 않은 노출된 접촉 트레이스의 표면적의 대략 20%를 가질 수 있다. 그러나, 다른 실시예들에서, 20% 초과 또는 20% 미만의 값들이 또한 고려된다.
블록(610)에서, 수정된 노출된 접촉 트레이스 및 임피던스 트레이스의 제1 부분은 접촉 핑거와 동일한 재료로 도금되어 전술된 제1 패드(315) 및 제2 패드(318)와 같은 패드들을 형성한다. 일부 예들에서, 수정된 노출된 접촉 트레이스 및 임피던스 트레이스의 제1 부분은 접촉 핑거와 동시에 그리고 동일한 재료로 도금된다. 일 실시예에서, 제1 패드(315)는 제2 패드(318)와 대략 동일한 크기이다(예컨대, 동일한 표면적을 갖는다). 다른 실시예들에서, 제1 패드(315)는 아래에서 더 상세히 설명되는 바와 같이, 제1 패드(315)와 제2 패드(318) 사이에 접속이 이루어질 수 있도록 크기설정된다. 일 실시예에서, 도금 재료는 금이다. 다른 실시예들에서, 도금 재료는 니켈-금 화합물이다. 다른 도금 재료들이 주어진 애플리케이션에 적합한 것으로 고려된다. 수정된 노출된 접촉 트레이스를 접촉 핑거와 동일한 재료로 도금함으로써, 갈바닉 효과로 인한 제1 패드(315)의 에칭이 감소되거나 제거된다. 접촉 핑거 및 접촉 트레이스 상의 상이한 노출된 재료들의 비율은 0.3 : 1로 낮을 수 있다. 그러나, 다른 비율들이 고려된다. 또한, 제1 패드(315)와 제2 패드(318) 사이의 상이한 노출된 재료들의 비율은 0.3 : 1로 낮을 수 있다.
블록(612)에서, 전술된 것과 같은 세정 및 예비-솔더링 프로세스가 수행된다. 예를 들어, 임의의 유기 재료들을 제거하기 위해 세정 용액이 먼저 데이터 저장 디바이스에 적용될 수 있고, 이어서 데이터 저장 디바이스 상의 트레이스들 및 다른 접속들에 대한 오염을 방지하기 위해 OSP 프로세스가 수행될 수 있다.
블록(614)에서, 제1 패드(315)와 제2 패드(318) 사이에 접속이 이루어진다. 일 실시예에서, 접속은 제1 패드(315)와 제2 패드(318) 사이에 와이어를 접합시킴으로써 이루어진다. 와이어는 금 와이어일 수 있다. 다른 실시예들에서, 와이어는 제1 패드(315) 및 제2 패드(318)에 적용된 도금과 동일한 재료로 제조된다. 일부 실시예들에서, 접속은 수정된 노출된 접촉 트레이스와 임피던스 트레이스의 제1 부분 사이에 컴포넌트를 결합함으로써 이루어진다. 일례에서, 컴포넌트는 제로-옴 저항기이다. 다른 실시예들에서, 컴포넌트는 커패시터이다. 컴포넌트들은 표면 실장 디바이스일 수 있다. 일부 예들에서, 컴포넌트의 물리적 크기 및 패키지는 제1 패드(315) 및 제2 패드(318)의 크기뿐만 아니라 이들 둘 사이의 거리에 기초하여 선택된다.
수정된 노출된 접촉 트레이스와 임피던스 트레이스의 제1 부분 사이의 접속들이 완료된 후에, 블록(616)에서, 임의의 나머지 제조 프로세스들이 수행된다. 나머지 제조 프로세스들은 컴포넌트 배치, 솔더링, 및 데이터 저장 디바이스의 컴포넌트들을 봉지하기 위한 성형 재료의 적용을 포함할 수 있다.
이제 도 7을 참조하면, 일부 실시예들에 따른, 상이한 접속 유형들을 사용하여 하나 이상의 접촉 핑거 영역들에 결합하는, 전술된 것들과 같은 데이터 저장 디바이스의 부분 기판 회로 레이아웃이 도시되어 있다. 레이아웃(700)은 종래의 기판 레이아웃(도 2에 도시된 바와 같음)을 예시하며, 여기서 접촉 핑거 영역들로의 접속들은 접촉 트레이스(702)를 통해 직접 결합된다. 레이아웃(704)은 (도 3에 도시된 바와 같은) 수정된 기판 레이아웃을 예시하며, 여기서 접촉 핑거 영역들로의 접속들은 도 4에 도시된 것과 유사한 접촉 트레이스(708)와 임피던스 트레이스(710) 사이의 전기적 접속을 제공하기 위해 와이어 점퍼(706)를 사용함으로써 용이해진다. 레이아웃(712)은 (도 3에 도시된 바와 같은) 수정된 기판 레이아웃을 예시하며, 여기서 접촉 핑거 영역들로의 접속은 도 5에 도시된 것과 유사한 접촉 트레이스(716)와 임피던스 트레이스(718) 사이의 전기적 접속을 제공하기 위해 컴포넌트(714)를 사용함으로써 용이해진다.
도 8a 내지 도 8c는 종래의 설계(800)(예를 들어, 도 2의 설계) 및 제조 동안 접촉 트레이스들에 대한 갈바닉 효과를 감소시키기 위한 수정된 설계(802)(예를 들어, 도 3의 설계) 둘 모두를 사용하는, 전술된 데이터 저장 디바이스(102)와 같은 데이터 저장 디바이스의 제조 프로세스를 예시한다. 도 8a와 관련하여, 종래의 설계(800) 및 수정된 설계(802) 둘 모두는 기판 코어로 시작된다. 두 설계들(800, 802) 모두에서, 기판 드릴링 작업(804) 및 구리 도금 작업(806)이 동일한 방식으로 수행된다. 패턴화 프로세스(808) 동안, 전술된 바와 같이, 임피던스 트레이스(809)가, 수정된 설계(802) 내의 접촉 핑거 트레이스(810)로부터 분리되어 패턴화된다.
도 8b와 관련하여, 솔더 마스크 프로세스(812)가 설계들(800, 802) 둘 모두에 적용된다. 유사하게, 경질 니켈-금("Ni/Au") 도금을 위한 마스크가 마스킹 프로세스(814) 동안 설계들(800, 802) 둘 모두에 동일하게 적용된다. 도금 프로세스(816)에서 경질 Ni/Au가 적용되어 접촉 핑거 영역의 적어도 일부분을 도금하고, 이어서 마스크가 설계들(800, 802) 둘 모두에 대해 제거된다.
도 8c와 관련하여, 연질 Ni/Au 마스킹 프로세스(818)가 연질 Ni/Au 마스크를 설계들(800, 802) 둘 모두에 적용한다. 그러나, 수정된 설계(802)의 경우, 연질 Ni/Au 마스크가 적용되어 접촉 핑거 트레이스(810) 상의 연질 Ni/Au 도금이 연질 Ni/Au 도금 프로세스(824) 동안 임피던스 트레이스(809) 상에 제1 패드(820)를 생성하고 제2 패드(822)를 생성할 수 있게 한다. 이어서, 전술된 바와 같이, OSP 프로세스(826)가 설계들(800, 802)에 적용된다. OSP 프로세스(826)에 도시된 바와 같이, 원래 설계(800)는 위에서 상세히 기술된 바와 같이 접촉 핑거 영역에 결합된 접촉 트레이스에 대한 갈바닉 효과로 인한 에칭을 겪는다. 그러나, 수정된 설계(802)에서, 접촉 트레이스는 제1 패드(820)가 접촉 핑거 영역과 동일한 재료, 여기서는 Ni/Au 도금을 가지기 때문에 갈바닉 효과로 인한 에칭을 겪지 않는다. 제2 패드(822)로 인해 임피던스 트레이스(809) 상에 약간의 에칭이 발생할 수 있지만, 이러한 에칭은 제2 패드(822)와 연관된 Ni/Au의 상대적으로 작은 표면적으로 인해 경미할 것이다.
기판들의 제조 시에, 컴포넌트 배치, 솔더링, 및 성형과 같은 추가의 제조 프로세스들이 수행될 수 있다. 예를 들어, 컴포넌트 배치 프로세스 동안, 와이어 또는 컴포넌트가 도 4 및 도 5와 관련하여 전술된 바와 같이 제1 패드(820)와 제2 패드(822) 사이에 배치될 수 있다.
본 명세서에 기술된 프로세스들, 시스템들, 방법들, 휴리스틱들 등과 관련하여, 그러한 프로세스들의 단계들 등이 소정의 순서화된 순서에 따라 발생하는 것으로 기술되었지만, 이러한 프로세스들은 기술된 단계들이 본 명세서에 기술된 순서와 다른 순서로 수행되게 실행될 수 있음이 이해되어야 한다. 또한, 소정 단계들이 동시에 수행될 수 있거나, 다른 단계들이 추가될 수 있거나, 또는 본 명세서에 기술된 소정 단계들이 생략될 수 있다는 것이 이해되어야 한다. 다시 말하면, 본 명세서의 프로세스들의 설명들은 소정의 구현예들을 예시하기 위한 목적으로 제공되며, 어떠한 방식으로든 청구범위를 제한하는 것으로 해석되어서는 안 된다.
따라서, 위의 설명은 예시적인 것이며 비제한적인 것으로 의도된다는 것이 이해될 것이다. 제공된 예들과는 다른 많은 실시예들 및 응용들이 상기 설명을 읽으면 명백해질 것이다. 범주는 설명을 참조하지 않고 결정되어야 하지만, 대신에 이러한 청구범위의 권리를 갖는 등가물들의 전체 범주에 따라 첨부된 청구범위를 참조하여 결정되어야 한다. 본 명세서에 논의된 기술들에서 미래의 개발들이 이루어질 것이고, 개시된 시스템들 및 방법들이 그러한 미래의 실시예들에 포함될 것으로 예상되고 의도된다. 요약하면, 본 출원은 수정 및 변형이 가능하다는 것을 이해해야 한다.
청구범위에서 사용되는 모든 용어들은 본 명세서에 정반대에 대한 명백한 지시가 없는 한, 본 명세서에 기술된 기술들에서 알 수 있는 것에 의해 이해되는 바와 같은 가장 광범위한 합리적인 구성들 및 그들의 통상의 의미들을 제공하기 위한 것으로 의도된다. 특히, "a", "the", "상기" 등과 같은 단수형 관사들의 사용은, 청구항이 반대로 명시적인 제한을 기술하지 않는 한, 지시된 요소들 중 하나 이상을 인용하기 위한 것으로 해석되어야 한다.
요약은 독자가 신속하게 기술적 개시내용의 특성을 확인할 수 있도록 제공된다. 그것은 청구범위의 범주 또는 의미를 해석하거나 제한하는 데 사용되지 않을 것이라는 이해와 함께 제출된다. 또한, 위의 발명을 실시하기 위한 구체적인 내용에서, 다양한 특징부들이 본 발명을 간소화할 목적으로 다양한 실시예들에서 함께 그룹화된다는 것을 알 수 있다. 본 발명의 이러한 방법은 청구된 실시예들이 각각의 청구항에서 명백하게 인용되는 것보다 더 많은 특징부들을 필요로 한다는 의도를 반영하는 것으로 해석되지 않아야 한다. 오히려, 다음의 청구범위가 반영함에 따라, 본 발명의 요지는 개시된 단일 실시예의 모든 특징부들보다 적은 특징에 있다. 따라서, 다음의 청구범위는 이에 의해 발명을 실시하기 위한 구체적인 내용에 포함되며, 각각의 청구항은 개별적으로 청구된 주제로서 그 자체로 존재한다.

Claims (20)

  1. 전자 디바이스를 위한 인쇄 회로 보드로서,
    제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 갖는 기판;
    상기 기판의 상기 제1 측면 상에 배치되고 외부 전자 디바이스와 인터페이싱하도록 구성되는 접촉 핑거;
    상기 접촉 핑거에 결합되고 상기 기판의 상기 제1 측면으로부터 상기 기판의 상기 제2 측면으로 연장되는 접촉 트레이스 - 상기 접촉 트레이스는 상기 기판의 상기 제2 측면 상에 배치되는 노출된 부분을 가짐 -; 및
    상기 기판의 상기 제2 측면 상에 배치되고 상기 전자 디바이스의 하나 이상의 컴포넌트들에 결합되도록 구성되는 임피던스 트레이스를 포함하며,
    상기 접촉 핑거 및 상기 접촉 트레이스의 상기 노출된 부분은 상기 접촉 트레이스의 갈바닉 에칭(galvanic etching)을 감소시키기 위해 공통 재료로 도금되고;
    상기 접촉 트레이스의 상기 노출된 부분은 컴포넌트 및 본드 와이어 중 적어도 하나에 의해 상기 임피던스 트레이스에 전기적으로 접속되는, 인쇄 회로 보드.
  2. 제1항에 있어서, 상기 접촉 트레이스의 상기 노출된 부분은 본드 와이어로 상기 임피던스 트레이스에 전기적으로 접속되는, 인쇄 회로 보드.
  3. 제1항에 있어서, 상기 컴포넌트는 저항기인, 인쇄 회로 보드.
  4. 제1항에 있어서, 상기 컴포넌트는 커패시터인, 인쇄 회로 보드.
  5. 제1항에 있어서, 상기 접촉 핑거의 표면적은 상기 접촉 트레이스의 상기 노출된 부분보다 최대 20배 더 큰, 인쇄 회로 보드.
  6. 제1항에 있어서, 상기 공통 재료는 금인, 인쇄 회로 보드.
  7. 제1항에 있어서, 상기 공통 재료는 니켈-금인, 인쇄 회로 보드.
  8. 제1항에 있어서, 상기 임피던스 트레이스는 상기 공통 재료로 도금되는 도금된 부분을 포함하고, 상기 임피던스 트레이스의 상기 도금된 부분은 상기 컴포넌트에 결합되는, 인쇄 회로 보드.
  9. 인쇄 회로 보드에서의 갈바닉 효과로 인한 에칭을 감소시키기 위한 방법으로서,
    접촉 핑거에 전기적으로 접속된 접촉 트레이스의 노출된 부분의 표면적에 대한 상기 접촉 핑거의 표면적의 비율을 결정하는 단계 - 상기 접촉 핑거는 외부 전자 디바이스에 대한 전기적 접속을 제공하도록 구성됨 -;
    상기 비율이 미리결정된 임계치를 초과하는지 여부를 결정하는 단계;
    상기 비율이 상기 미리결정된 임계치를 초과한다고 결정하는 것에 응답하여, 상기 접촉 트레이스의 상기 노출된 부분을 접촉 트레이스 부분 및 임피던스 트레이스로 분리하는 단계 - 상기 접촉 트레이스 부분 및 상기 임피던스 트레이스는 전기적으로 절연됨 -;
    상기 접촉 핑거 및 상기 접촉 트레이스 부분을 공통 재료로 도금하는 단계; 및
    상기 접촉 트레이스 부분과 상기 임피던스 트레이스를 컴포넌트 또는 본드 와이어 중 하나로 전기적으로 접속시키는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 접촉 트레이스 부분과 상기 임피던스 트레이스는 상기 본드 와이어로 전기적으로 접속되는, 방법.
  11. 제9항에 있어서, 상기 컴포넌트는 50옴 미만의 저항 값을 갖는 저항기인, 방법.
  12. 제9항에 있어서, 상기 컴포넌트는 커패시터인, 방법.
  13. 제9항에 있어서, 상기 공통 재료는 금인, 방법.
  14. 제9항에 있어서, 상기 임피던스 트레이스의 제1 부분을 상기 공통 재료로 도금하는 단계를 더 포함하는, 방법.
  15. 카드형 데이터 저장 디바이스로서,
    제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 갖는 기판;
    상기 기판의 상기 제1 측면 상에 배치되고, 호스트 디바이스와 인터페이싱하도록 구성되고 도금 재료로 도금되는 접촉 핑거;
    상기 제1 접촉 핑거에 결합되고 상기 기판의 상기 제1 측면으로부터 상기 기판의 상기 제2 측면으로 연장되는 제1 트레이스 - 상기 제1 트레이스는 상기 기판의 상기 제2 측면 상에 배치되는 노출된 부분을 가지고, 상기 노출된 부분은 상기 도금 재료로 도금됨 -; 및
    상기 기판의 상기 제2 측면 상에 배치되는 제2 트레이스를 포함하며, 상기 제2 트레이스의 일부분은 상기 도금 재료로 도금되고;
    상기 제1 접촉 트레이스의 상기 노출된 부분은 접속 디바이스를 통해 상기 제2 트레이스에 전기적으로 접속되고, 상기 접속 디바이스는 상기 제1 트레이스의 상기 도금된 부분과 상기 제2 트레이스의 상기 도금된 부분 사이에 접속되는, 카드형 데이터 저장 디바이스.
  16. 제15항에 있어서, 상기 접속 디바이스는 본드 와이어인, 카드형 데이터 저장 디바이스.
  17. 제15항에 있어서, 상기 접속 디바이스는 저항기인, 카드형 데이터 저장 디바이스.
  18. 제15항에 있어서, 상기 접속 디바이스는 커패시터인, 카드형 데이터 저장 디바이스.
  19. 제15항에 있어서, 상기 접촉 핑거의 표면적은 상기 제1 트레이스의 상기 노출된 부분보다 최대 20배 더 큰, 카드형 데이터 저장 디바이스.
  20. 제15항에 있어서, 상기 도금 재료는 금 또는 니켈-금 중 적어도 하나인, 카드형 데이터 저장 디바이스.
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