CN214254414U - 一种处理器芯片 - Google Patents

Abstract

本实用新型提供了一种处理器芯片，该处理器芯片包括封装基板。封装基板的第一面设置有四个中央处理器裸片。四个中央处理器裸片呈两排两列的阵列方式分布在封装基板的第一面上。同一排的两个中央处理器裸片通过位于该两个中央处理器裸片之间的一组GMI总线互连；同一列的两个中央处理器裸片通过位于该两个中央处理器裸片之间的一组GMI总线互连；呈对角分布的两个中央处理器裸片通过位于该两个中央处理器裸片之间的一组GMI总线互连。以提高处理器芯片的计算效率。使任意两个中央处理器裸片之间均能够直接通过GMI总线进行数据交互，提高数据交互效率。缩短连接两个中央处理器裸片之间的GMI总线长度，提高数据传输效率，从而提高处理器芯片的计算速度。

Description

一种处理器芯片

技术领域

本实用新型涉及集成电路技术领域，尤其涉及一种处理器芯片。

背景技术

随着处理器核数持续增加，处理器裸片的尺寸持续变大，导致良率降低。现有技术主要通过将大尺寸裸片分为相同，或不同的小尺寸的裸片，通过封装完成互联，就能够大幅提高裸片的良率，从而降低成本。另外，大尺寸裸片本质上也受Reticle Size(光照尺寸)的限制，即使不计良率成本，裸片尺寸过大也无法加工。目前高性能计算芯片的裸片之间需要大量数据交互，大量的互联信号亟需通过封装低成本解决，降低计算芯片掩膜的层数。

实用新型内容

本实用新型提供了一种处理器芯片，用于提高处理器芯片的计算效率，同时减小任意两个中央处理裸片之间进行数据传输的延时，提高数据交互效率；同时降低封装处理器芯片过程中所需掩膜的层数，从而降低封装成本。

本实用新型提供了一种处理器芯片，该处理器芯片包括封装基板。该封装基板具有相对的第一面及第二面。在封装基板的第一面上设置有四个中央处理器裸片。其中，四个中央处理器裸片呈两排两列的阵列方式分布在封装基板的第一面上。且在四个中央处理器裸片中，同一排的两个中央处理器裸片通过位于该两个中央处理器裸片之间的一组GMI(Global Memory Interconnect，全局内存互连)总线互连；同一列的两个中央处理器裸片通过位于该两个中央处理器裸片之间的一组GMI总线互连；呈对角分布的两个中央处理器裸片通过位于该两个中央处理器裸片之间的一组GMI总线互连。

在上述的方案中，通过采用在封装基板上设置四个中央处理器裸片，以提高处理器芯片的计算效率。同时该四个处理器裸片呈两排两列的阵列方式分布，在任意两个中央处理器裸片之间均具有一组GMI总线互连，从而使任意两个中央处理器裸片之间均能够直接通过GMI总线进行数据交互，而无需经过其他的裸片间接数据交互，从而提高数据交互效率。且连接任意两个中央处理器裸片的GMI总线均位于该两个中央处理器之间，从而缩短连接两个中央处理器裸片之间的GMI总线长度，提高数据传输效率，从而提高处理器芯片的计算速度。同时降低封装处理器芯片过程中所需掩膜的层数，从而降低封装成本。

在一个具体的实施方式中，四个中央处理器裸片中的每个中央处理器裸片均具有双通道DDR焊盘区域，该双通道DDR焊盘区域分布有双通道DDR焊盘。其中，位于左侧一列的两个中央处理器裸片上的双通道DDR(Double Data Rate，双倍数据速率)焊盘区域分布在每个中央处理器裸片的左侧，位于右侧一列的两个中央处理器裸片上的双通道DDR焊盘区域分布在每个中央处理器裸片的右侧。使处理器芯片能够支持8通道DDR，且保证双通道DDR连线通道整体呈左右对称分布，便于出线。

在一个具体的实施方式中，四个中央处理器裸片中的每个中央处理器裸片均具有两个32lane Serdes(SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称)焊盘区域，该两个32lane Serdes焊盘区域分布有32lane Serdes焊盘。两个32lane Serdes焊盘区域分别位于每个中央处理器裸片的相对的两个边，且其中一个32lane Serdes焊盘区域与双通道DDR焊盘区域位于同一边。其中，位于上侧一排的两个中央处理器裸片分别有一个32lane Serdes焊盘区域分布在每个中央处理器裸片的上侧，位于下侧一排的两个中央处理器裸片分别有一个32lane Serdes焊盘区域分布在每个中央处理器裸片的下侧。使处理器芯片能够支持128laneSerdes。且保证Serdes连线通道整体呈上下对称分布，方便出线，同时保证Serdes与DDR两类高速信号互相不干扰。

在一个具体的实施方式中，四个中央处理器裸片采用栅格阵列封装方式封装在封装基板上，且封装基板的第二面上设置有引脚区域。其中，引脚区域包括两个DDR引脚区域，该DDR引脚区域分布有与四个中央处理器裸片的双通道DDR焊盘电连接的引脚。且该两个DDR引脚区域分别位于封装基板的第二面的左右两侧，以便于DDR引脚区域的引脚与中央处理器裸片的双通道DDR焊盘之间通过封装基板内部的走线电连接，简化走线方式。

在一个具体的实施方式中，引脚区域还包括两个Serdes引脚区域，该两个Serdes引脚区域分布有与四个中央处理器裸片的32lane Serdes焊盘电连接的引脚。且两个Serdes引脚区域分别位于封装基板的第二面的上下两侧，以便于Serdes引脚区域的引脚与中央处理器裸片的双通道32lane Serdes焊盘之间通过封装基板内部的走线电连接，简化走线方式。同时保证Serdes与DDR两类高速信号互相不干扰。

在一个具体的实施方式中，封装基板的第一面还设置有四个第一去耦电容区域，其中两个第一去耦电容区域间隔分布，并分列在四个中央处理器裸片的上下两侧；另外两个第一去耦电容间隔分布，并分列在四个中央处理器裸片的左右两侧。其中，每个第一去耦电容区域均设置有多个第一去耦电容、以及第一光学对准标记(Fiducial Mark)。以便于去除对应的电源域的噪声，同时保证加工第一去耦电容时，电容贴片的光学对准性好。

在一个具体的实施方式中，封装基板的第二面还设置有两个第二去耦电容区域，该两个第二去耦电容区域上下排列并间隔分布；引脚区域环绕在两个第二去耦电容区域的四周。其中，每个第二去耦电容区域设置有多个第二去耦电容、以及第二光学对准标记(Fiducial Mark)。以便于优化电源性能，同时保证加工第二去耦电容时，电容贴片的光学对准性好。

在一个具体的实施方式中，封装基板的第一面还设置有四个第三光学对准标记(Fiducial Mark)，四个光学对准标记与四个中央处理器裸片一一对应。保证在将中央处理器裸片贴片时，裸片贴片的光学对准性好。

在一个具体的实施方式中，封装基板的一角处设置有指向标记(Index Mark)，且在封装后指向标记外露于处理器芯片外，保证封装后处理器芯片的方向性较好。

在一个具体的实施方式中，封装基板的侧边上设置有定位孔，且在封装后定位孔外露于处理器芯片外，保证最终形成的处理器芯片便于精准的插接在主板的处理器插座上。

附图说明

图1为本发明实施例提供的封装基板的第一面的结构示意图；

图2为本发明实施例提供的封装基板的第二面的结构示意图。

附图标记：

10-封装基板 11-指向标记 12-定位孔 20-中央处理器裸片

21-双通道DDR焊盘区域 22-32lane Serdes焊盘区域 23-第三光学对准标记

30-GMI总线 41-DDR引脚区域 42-Serdes引脚区域

50-第一去耦电容区域 51-第一去耦电容 52-第一光学对准标记

60-第二去耦电容区域 61-第二去耦电容 62-第二光学对准标记

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

为了方便理解本实用新型实施例提供的处理器芯片，下面首先说明一下本实用新型实施例提供的处理器芯片的应用场景，该处理器芯片应用于具有主板的服务器中，该服务器承担着工控机、计算机等的计算功能和存储功能。下面结合附图对该处理器芯片进行详细的叙述。

参考图1及图2，本实用新型实施例提供的处理器芯片包括一个封装基板10。该封装基板10作为处理器芯片内部用于承载中央处理器裸片20的基板，具有相对的第一面及第二面。如图1为封装基板10的第一面，图2为封装基板10的第二面。

如图1所示，在封装基板10的第一面上设置有四个中央处理器裸片20。该四个中央处理器裸片20呈两排两列的阵列方式分布在封装基板10的第一面上。参考图1，从上下侧向看(此处以及下文中的上下侧向均以本申请的图1及图2示出的结构为参考)，该四个中央处理器裸片20中的其中两个中央处理器裸片20位于上侧一排，另外两个中央处理器裸片20位于下侧一排。从左右方向看(此处以及下文中的左右方向均以本申请的图1及图2示出的结构为参考)，该四个中央处理器裸片20中的其中两个中央处理器裸片20位于左侧一列，另外两个中央处理器裸片20位于右侧一列。

继续参考图1，在四个中央处理器裸片20中，同一排的两个中央处理器裸片20通过位于该两个中央处理器裸片20之间的一组GMI总线30互连；同一列的两个中央处理器裸片20通过位于该两个中央处理器裸片20之间的一组GMI总线30互连；呈对角分布的两个中央处理器裸片20通过位于该两个中央处理器裸片20之间的一组GMI总线30互连。4个中央处理器裸片20通过GMI总线30采用类似“

”形的方式高速全互联，即“

”形的每端点的中央处理器裸片20与任何其它端点的中央处理器裸片20均仅为一跳(即一组GMI总线30)即可完成连接。通过采用在封装基板10上设置四个中央处理器裸片20，以提高处理器芯片的计算效率。同时该四个处理器裸片呈两排两列的阵列方式分布，在任意两个中央处理器裸片20之间均具有一组GMI总线30互连，从而使任意两个中央处理器裸片20之间均能够直接通过GMI总线30进行数据交互，而无需经过其他的裸片间接数据交互，从而提高数据交互效率。且连接任意两个中央处理器裸片20的GMI总线30均位于该两个中央处理器之间，从而缩短连接两个中央处理器裸片20之间的GMI总线30长度，提高数据传输效率，从而提高处理器芯片的计算速度。同时降低封装处理器芯片过程中所需掩膜的层数，从而降低封装成本。

参考图1，可以使中央处理器裸片20与中央处理器裸片20之间的上下间距及左右间距保持一定距离，以保证加工时的工艺间距。如图1所示，在封装基板10的第一面还可以设置有四个第三光学对准标记23，四个第三光学对准标记23与四个中央处理器裸片20一一对应。保证在将中央处理器裸片20贴片时，裸片贴片的光学对准性好。

如图1所示，在四个中央处理器裸片20中的每个中央处理器裸片20均具有双通道DDR焊盘区域21，且在双通道DDR焊盘区域21分布有双通道DDR焊盘，使最终形成的处理器芯片能够支持8通道DDR。参考图1，位于左侧一列的两个中央处理器裸片20上的双通道DDR焊盘区域21分布在每个中央处理器裸片20的左侧，位于右侧一列的两个中央处理器裸片20上的双通道DDR焊盘区域21分布在每个中央处理器裸片20的右侧，保证DDR连线通道整体呈左右对称分布，便于从每个中央处理器裸片20的双通道DDR焊盘区域21出线，以与外部的引脚电连接。

继续参考图1，在四个中央处理器裸片20中的每个中央处理器裸片20均具有两个32lane Serdes焊盘区域22，该两个32lane Serdes焊盘区域22分布有32lane Serdes焊盘，使处理器芯片能够支持128laneSerdes。参考图1，两个32lane Serdes焊盘区域22分别位于每个中央处理器裸片的相对的两个边，且其中一个32lane Serdes焊盘区域22与双通道DDR焊盘区域21位于同一边。位于上侧一排的两个中央处理器裸片20分别有一个32laneSerdes焊盘区域22分布在每个中央处理器裸片20的上侧，位于下侧一排的两个中央处理器裸片20分别有一个32lane Serdes焊盘区域22分布在每个中央处理器裸片20的下侧，保证Serdes连线通道整体呈上下对称分布，方便从每个中央处理器裸片20的32lane Serdes焊盘区域22出线，以与外部的引脚电连接。如图1所示，采用上述方式，双通道DDR焊盘区域21分布在四个中央处理器裸片20的左右两侧，且从左右两侧出线，而每个中央处理器裸片20均存在一个32lane Serdes焊盘区域22分布在四个中央处理器裸片20的上下两侧，且从上下两侧出线，保证Serdes与DDR两类高速信号互相不干扰。

参考图2，可以使四个中央处理器裸片20采用栅格阵列封装方式封装在封装基板10上，封装基板10的第二面外露于中央处理器裸片20外，且封装基板10的第二面上设置有引脚区域，以便于将处理器芯片插接在主板的插座上。

如图2所示，封装基板10的第二面的引脚区域可以包括两个DDR引脚区域41，该DDR引脚区域41分布有与四个中央处理器裸片20的双通道DDR焊盘电连接的引脚。且该两个DDR引脚区域41分别位于封装基板10的第二面的左右两侧，以便于DDR引脚区域41的引脚与中央处理器裸片20的双通道DDR焊盘之间通过封装基板10内部的走线电连接，简化走线方式。

继续参考图2，引脚区域还可以包括两个Serdes引脚区域42，该两个Serdes引脚区域42分布有与四个中央处理器裸片20的32lane Serdes焊盘电连接的引脚。且两个Serdes引脚区域42分别位于封装基板10的第二面的上下两侧，以便于Serdes引脚区域42的引脚与中央处理器裸片20的32lane Serdes焊盘之间通过封装基板10内部的走线电连接，简化走线方式。同时保证Serdes与DDR两类高速信号互相不干扰。

如图1所示，在封装基板10的第一面还可以设置有四个第一去耦电容区域50，其中两个第一去耦电容区域50间隔分布，并分列在四个中央处理器裸片20的上下两侧；另外两个第一去耦电容51间隔分布，并分列在四个中央处理器裸片20的左右两侧。其中，每个第一去耦电容区域50均设置有多个第一去耦电容51、以及第一光学对准标记52。以便于去除对应的电源域的噪声。同时在每个第一去耦电容区域50均设置有一个第一光学对准标记52，保证加工第一去耦电容51时，电容贴片的光学对准性好。在设置每个第一去耦电容区域50的电容时，每个第一去耦电容区域50的多个电容可以呈排或列方式排列，具体的，参考图1，位于上下两侧的两个第一去耦电容区域50的多个第一去耦电容51均成排分布，位于左右两侧的两个第一去耦电容区域50的多个第一去耦电容51均成列分布。其中，每个第一去耦电容51可以为低电感去耦电容。

参考图1，可以使中央处理器裸片20和第一去耦电容51之间的上下间距或左右间距保持一定距离，以保证加工时的工艺间距。可以使第一去耦电容51距封装基板10边缘之间的间距保持在一定距离，以保证加工时的工艺间距。可以使第一去耦电容51与第一光学对准标记52之间的间距保持在一定距离，以保证加工时的工艺间距。

如图2所示，在封装基板10的第二面还设置有两个第二去耦电容区域60，该两个第二去耦电容区域60上下排列并间隔分布；引脚区域环绕在两个第二去耦电容区域60的四周。其中，每个第二去耦电容区域60设置有多个第二去耦电容61、以及第二光学对准标记62。以便于优化电源性能。同时通过在每个第二去耦电容区域60均设置有一个第二光学对准标记62，保证加工第二去耦电容61时，电容贴片的光学对准性好。在设置每个第二去耦电容区域60的电容时，参考图2，可以使每个第二去耦电容区域60的多个第二去耦电容61呈阵列方式分布。其中，每个第二去耦电容61可以为低电感去耦电容。

参考图1及图2，在封装基板10的一角处还设置有指向标记11，且在封装后指向标记11外露于处理器芯片外，保证封装后处理器芯片的方向性较好。具体的，参考图1，该指向标记11可以设置在封装基板10的第一面的左上角处。当然，指向标记11还可以设置封装基板10的第一面的右上角、左下角、右下角等区域。该指向标记11可以设置在封装基板10的第一面，也可以位于封装基板10的第二面。

参考图1及图2，还可以在封装基板10的侧边上设置有定位孔12，且在封装后定位孔12外露于处理器芯片外，保证最终形成的处理器芯片便于精准的插接在主板的处理器插座上。如图1及图2所示，可以仅在封装基板10的上边和下边设置定位孔12。当然，还可以仅在封装基板10的左边和右边设置定位孔12，或在封装基板10的上边和左边设置定位孔12等。还可以在封装基板10的四个边均设置定位孔12。

另外，还可以在封装基板10的表面或内部设置SPI/LPC/I2C/SMBus/UART等总线，以使形成后的处理器芯片支持SPI/LPC/I2C/SMBus/UART等总线。当然，还可以在封装基板10内部设置一些低速率信号引出走线，保证最后形成的处理器芯片的信号与电源完整。

通过采用在封装基板10上设置四个中央处理器裸片20，以提高处理器芯片的计算效率。同时该四个处理器裸片呈两排两列的阵列方式分布，在任意两个中央处理器裸片20之间均具有一组GMI总线30互连，从而使任意两个中央处理器裸片20之间均能够直接通过GMI总线30进行数据交互，而无需经过其他的裸片间接数据交互，从而提高数据交互效率。且连接任意两个中央处理器裸片20的GMI总线30均位于该两个中央处理器之间，从而缩短连接两个中央处理器裸片20之间的GMI总线30长度，提高数据传输效率，从而提高处理器芯片的计算速度。同时降低封装处理器芯片过程中所需掩膜的层数，从而降低封装成本。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种处理器芯片，其特征在于，包括：

具有相对的第一面及第二面的封装基板；

设置在所述封装基板的第一面上的四个中央处理器裸片，其中，所述四个中央处理器裸片呈两排两列的阵列方式分布在所述封装基板的第一面上；

且所述四个中央处理器裸片中，同一排的两个中央处理器裸片通过位于该两个中央处理器裸片之间的一组GMI总线互连；同一列的两个中央处理器裸片通过位于该两个中央处理器裸片之间的一组GMI总线互连；呈对角分布的两个中央处理器裸片通过位于该两个中央处理器裸片之间的一组GMI总线互连。

2.如权利要求1所述的处理器芯片，其特征在于，所述四个中央处理器裸片中的每个中央处理器裸片均具有双通道DDR焊盘区域，所述双通道DDR焊盘区域分布有双通道DDR焊盘；

其中，位于左侧一列的两个中央处理器裸片上的所述双通道DDR焊盘区域分布在每个中央处理器裸片的左侧；位于右侧一列的两个中央处理器裸片上的双通道DDR焊盘区域分布在每个中央处理器裸片的右侧。

3.如权利要求2所述的处理器芯片，其特征在于，所述四个中央处理器裸片中的每个中央处理器裸片均具有两个32lane Serdes焊盘区域，所述两个32lane Serdes焊盘区域分布有32lane Serdes焊盘；

所述两个32lane Serdes焊盘区域分别位于每个中央处理器裸片的相对的两个边，且其中一个32lane Serdes焊盘区域与所述双通道DDR焊盘区域位于同一边；

其中，位于上侧一排的两个中央处理器裸片分别有一个所述32lane Serdes焊盘区域分布在每个中央处理器裸片的上侧；位于下侧一排的两个中央处理器裸片分别有一个所述32lane Serdes焊盘区域分布在每个中央处理器裸片的下侧。

4.如权利要求3所述的处理器芯片，其特征在于，所述四个中央处理器裸片采用栅格阵列封装方式封装在所述封装基板上，且所述封装基板的第二面上设置有引脚区域；

其中，所述引脚区域包括两个DDR引脚区域，所述两个DDR引脚区域分布有与所述四个中央处理器裸片的所述双通道DDR焊盘电连接的引脚；且所述两个DDR引脚区域分别位于所述封装基板的第二面的左右两侧。

5.如权利要求4所述的处理器芯片，其特征在于，所述引脚区域还包括两个Serdes引脚区域，所述两个Serdes引脚区域分布有与所述四个中央处理器裸片的所述32lane Serdes焊盘电连接的引脚；且所述两个Serdes引脚区域分别位于所述封装基板的第二面的上下两侧。

6.如权利要求4所述的处理器芯片，其特征在于，所述封装基板的第一面还设置有四个第一去耦电容区域，其中两个第一去耦电容区域间隔分布，并分列在所述四个中央处理器裸片的上下两侧；另外两个第一去耦电容区域间隔分布，并分列在所述四个中央处理器裸片的左右两侧；

其中，每个第一去耦电容区域均设置有多个第一去耦电容、以及第一光学对准标记。

7.如权利要求6所述的处理器芯片，其特征在于，所述封装基板的第二面还设置有两个第二去耦电容区域，所述两个第二去耦电容区域上下排列并间隔分布；所述引脚区域环绕在所述两个第二去耦电容区域的四周；

其中，每个第二去耦电容区域设置有多个第二去耦电容、以及第二光学对准标记。

8.如权利要求7所述的处理器芯片，其特征在于，所述封装基板的第一面还设置有四个第三光学对准标记，所述四个第三光学对准标记与所述四个中央处理器裸片一一对应。

9.如权利要求1所述的处理器芯片，其特征在于，所述封装基板的一角处设置有指向标记，且在封装后所述指向标记外露于所述处理器芯片外。

10.如权利要求1所述的处理器芯片，其特征在于，所述封装基板的侧边上设置有定位孔，且在封装后所述定位孔外露于所述处理器芯片外。

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