TW202013364A - 具有分為多條位元線線段之位元線的記憶體裝置，及其相關的操作記憶體裝置的方法 - Google Patents

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Abstract

一種記憶體裝置包含複數個電路層、複數個第一導電貫穿通路結構及複數個位元線。該等電路層彼此疊置，且各電路層包含一或多個記憶體單元陣列。該等第一導電貫穿通路結構穿透該等電路層。該等位元線之各者包含分別放置於該等電路層上之複數個位元線線段。該等位元線線段透過該等第一導電貫穿通路結構之一者電連接。各位元線線段耦合至其中放置該位元線線段之一電路層之一記憶體單元陣列之複數個記憶體單元。

Description

具有分為多條位元線線段之位元線的記憶體裝置，及其相關的操作記憶體裝置的方法
本發明實施例係有關具有分為多條位元線線段之位元線的記憶體裝置，及其相關的操作記憶體裝置的方法。
本揭露係關於記憶體裝置，且更特定言之係關於一種具有分為位元線線段之一位元線之記憶體裝置及相關磁性隨機存取記憶體(MRAM)裝置。
一磁性隨機存取記憶體(MRAM)裝置係一新興記憶體裝置，與一靜態隨機存取記憶體(SRAM)裝置相比，其在按比例調整至較小單元面積方面具有更佳潛力。MRAM裝置使用磁性隧道接面(MTJ)作為磁性記憶體單元。一MTJ包含由一穿隧阻障層(其係一絕緣體)分離之兩個鐵磁層。一個鐵磁層係具有一固定磁矩方向之一固定層，且另一鐵磁層係一自由層，其之磁矩方向可經更改以使MTJ之一電阻狀態在一平行狀態(兩個鐵磁層具有相同磁矩方向)與一反平行狀態(兩個鐵磁層在不同磁矩方向上)之間改變。在穿隧磁阻(TMR)之幫助下，可區分MTJ之電阻狀態，因此將MTJ製成一磁性記憶體單元。
根據本發明的一些實施例，一種記憶體裝置包括：複數個電路層，其等彼此疊置，各電路層包括一或多個記憶體單元陣列；複數個第一導電貫穿通路結構，其等穿透該等電路層；及複數個位元線，各位元線包括分別放置於該等電路層上之複數個位元線線段，該等位元線線段透過該等第一貫穿通路結構之一者電連接，各位元線線段耦合至其中放置該位元線線段之一電路層之一記憶體單元陣列之複數個記憶體單元。
根據本發明的一些實施例，一種記憶體裝置包括：複數個電路層，其等彼此疊置，各電路層包括一或多個記憶體單元陣列，該等電路層之一第一電路層包括一放大器電路；複數個導電貫穿通路結構，其等穿透該等電路層，該等導電貫穿通路結構包括一第一導電貫穿通路結構及一第二導電貫穿通路結構；一資料位元線，其具有分別放置於該等電路層上之複數個資料位元線線段，該等資料位元線線段透過該第一導電貫穿通路結構電連接且共用該放大器電路，該第一導電貫穿通路結構耦合至該第一電路層之該放大器電路之一第一輸入終端；及一參考位元線，其具有分別放置於該等電路層上之複數個參考位元線線段，該等參考位元線線段透過該第二導電貫穿通路結構電連接且共用該放大器電路，該第二導電貫穿通路結構耦合至該第一電路層之該放大器電路之一第二輸入終端。
根據本發明的一些實施例，一種用於操作一記憶體裝置之方法包括：透過一導電貫穿通路結構將分別放置於彼此疊置之該記憶體裝置之一第一電路層及一第二電路層上之一選定位元線之一第一位元線線段及一第二位元線線段電連接至放置於該第二電路層上之一偏壓電路，該導電貫穿通路結構經形成在該第一電路層與該第二電路層之間；利用該第二電路層上之該偏壓電路以透過該導電貫穿通路結構及該第一位元線線段將一偏壓訊號發送至放置於該第一電路層上之一記憶體單元，該記憶體單元之一資料訊號回應於該偏壓訊號而產生；及藉由比較該資料訊號與一參考訊號而判定儲存於該記憶體單元中之資料。
以下揭露提供用於實施所提供標的物之不同構件之許多不同實施例或實例。在下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可不直接接觸之實施例。另外，本揭露可在各項實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的且本身不規定所論述之各項實施例及/或組態之間的一關係。
此外，為便於描述，諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似物之空間相對術語可在本文中用於描述一個元件或構件與圖中繪示之另一(些)元件或構件之關係。除圖中描繪之定向外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且因此可同樣解釋本文中使用之空間相對描述詞。
圖1繪示根據一些實施例之一記憶體裝置之一例示性記憶體陣列層之一平面圖。記憶體陣列層106可包含複數個記憶體單元陣列108.1至108.4，其等亦被稱為記憶體庫。各記憶體單元陣列包含各標記為SEC之複數個記憶體區段，且各記憶體區段包含配置成列及行之複數個磁性記憶體單元(圖1中未展示)。關於各記憶體單元陣列，一相同列中之磁性記憶體單元經耦合至一相同字線(圖1中未展示)，且一相同行中之磁性記憶體單元經耦合至一相同位元線(圖1中未展示)。請注意，圖1中展示之記憶體陣列層106可由其他類型之記憶體裝置(諸如包含電容式記憶體單元之一基於電容之記憶體裝置或包含電阻式記憶體單元之一基於電阻之記憶體裝置)之一記憶體陣列層實施。此等修改亦落入本揭露之範疇內。
記憶體陣列層106可進一步包含記憶體周邊電路，其包含(但不限於)預解碼器電路區塊(PRED)、字線驅動器電路區塊(WLDR)、下拉電路區塊(PD)、放大器電路區塊(SA)、行選擇邏輯或行多工器電路區塊(YMUX)及寫入驅動器電路區塊(WD)。包含列預解碼器及行預解碼器之預解碼器電路區塊經組態以解碼列位址及行位址。耦合至放置於記憶體陣列層106上之字線之字線驅動器電路區塊(圖1中未展示)經組態以啟動字線。一或多個字線驅動器電路區塊可進一步包含經組態以提供用於驅動字線之最終解碼訊號之(若干)最終解碼器電路。
下拉電路區塊經組態以驅動放置於記憶體陣列層106上之位元線及源極線(圖1中未展示)。耦合至位元線之放大器電路區塊經組態以感測且放大位元線上之訊號。藉由實例但非限制性，各放大器電路區塊可包含一或多個放大器電路，諸如感測放大器。在一讀取操作期間，一下拉電路區塊可透過一位元線將一電流驅動至一磁性記憶體單元且將耦合至磁性記憶體單元之一源極線耦合至一預定電壓(諸如一接地電壓)。在一電壓感測方案中，一對應感測放大器可經組態以藉由比較在位元線與源極線之間產生之一電壓與一參考電壓而輸出讀取資料。在一電流感測方案中，對應感測放大器可經組態以藉由比較流動通過磁性記憶體單元之電流與一參考電流而輸出讀取資料。
各行多工器電路區塊經組態以將一記憶體區段中之一個位元線耦合至一對應放大器電路區塊，從而容許各記憶體區段每次輸出一個資料位元且因此增加記憶體陣列層106之陣列效率，即，每單位面積增加數目個記憶體單元。類似地，從一寫入驅動器電路區塊輸出之資料可透過一對應行多工器電路區塊寫入至一對應記憶體區段中。一或多個寫入驅動器電路區塊可包含經組態以將資料寫入至記憶體單元中之(若干)寫入電路及(若干)寫入驅動器。
請注意，為了獲得更佳陣列效率，一放大器電路區塊經耦合至一長位元線且因此由數個磁性記憶體單元共用。然而，一長位元線長度導致位元線寄生電阻增加。由於一磁性記憶體單元之一MTJ之一反平行狀態與一平行狀態之間的一電阻差異係小的，所以通過磁性記憶體單元之一電流路徑中之任何寄生電阻將傾向於使感測能力降級。因此，此長位元線不僅增加位元線寄生電阻而且限制陣列效率。
本揭露描述具有分為位元線線段之複數個位元線之例示性記憶體裝置，該等位元線線段經形成於彼此疊置之不同電路層上且透過穿透電路層之複數個導電貫穿通路結構電連接。因此，例示性記憶體裝置可容許每位元線更多記憶體單元，此不僅減少位元線寄生電阻而且轉變為面積節約，即，每單位面積較高數目個記憶體單元。在一些實施例中，例示性記憶體裝置可包含一基於電容之記憶體裝置、一基於電阻之記憶體裝置或其他類型之記憶體裝置。在一些實施例中，可以不同方式將記憶體周邊電路之電路區塊劃分為電路層以進一步增加陣列效率。本揭露進一步描述用於操作記憶體裝置之例示性方法。在一些實施例中，一例示性記憶體裝置之不同電路層可包含記憶體周邊電路(諸如放大器電路、偏壓電路及寫入驅動器電路)之不同類型之電路元件。因此，可透過穿透不同電路層之導電貫穿通路結構傳輸資料及訊號以完成讀取/寫入操作。下文提供進一步描述。
圖2A係繪示根據本揭露之一些實施例之一例示性記憶體裝置之一圖。記憶體裝置200可由一基於電容之記憶體裝置或一基於電阻之記憶體裝置(諸如一MRAM裝置)實施。熟習此項技術者將認知，在不脫離本揭露之範疇的情況下，記憶體裝置200可由其他類型之記憶體裝置實施。在本實施例中，記憶體裝置200可包含複數個電路層202.1至202.N、複數個第一導電貫穿通路結構210.1至210.M及複數個位元線220.1至220.K。N、M及K之各者係大於1之一整數。電路層202.1至202.N (諸如積體電路(IC)層或記憶體陣列層)彼此疊置，且各電路層可包含一或多個記憶體單元陣列。為簡單起見，圖2A中僅繪示一個記憶體單元陣列206。
導電貫穿通路結構210.1至210.M可穿透電路層202.1至202.N以提供電路層202.1至202.N之間的電連接。導電貫穿通路結構210.1至210.M之至少一者可為一導電貫穿基板通路結構，諸如一貫穿矽通路(TSV)結構。例如，導電貫穿通路結構210.1可包含各在兩個相鄰電路層之間延伸之TSV。然而，熟習相關技術者將認知，在不脫離本揭露之精神及範疇的情況下，導電貫穿通路結構210.1至210.M可包含其他類型之導電貫穿通路結構。
另外或替代地，記憶體裝置200可包含與電路層202.1至202.N交錯之複數個介電層(圖2A中未展示)，且各介電層可放置於兩個相鄰電路層之間。導電貫穿通路結構210.1至210.M可穿透電路層202.1至202.N及介電層。例如，在其中導電貫穿通路結構210.1包含各在兩個相鄰電路層之間延伸的TSV之一些情境中，各TSV穿透一對應介電層。
位元線220.1至220.K之各者可包含分別放置於電路層202.1至202.N上之複數個位元線線段，且位元線線段可透過導電貫穿通路結構210.1至210.M之一者電連接。因此，可使用一導電貫穿通路結構將一位元線分為N個位元線線段。例如，位元線220.1可包含分別放置於電路層202.1至202.N上之複數個位元線線段BS1,1 至BS1,N ，位元線220.2可包含分別放置於電路層202.1至202.N上之複數個位元線線段BS2,1 至BS2,N ，且位元線220.K可包含分別放置於電路層202.1至202.N上之複數個位元線線段BS1,1 至BSK,N 。導電貫穿通路結構210.1、210.2及210.K可經配置以分別電連接位元線線段BS1,1 至BS1,N 、BS2,1 至BS2,N 及BSK,1 至BSK,N 。
在一些情境中，導電貫穿通路結構210.1至210.M之至少一部分可經配置以電連接放置於不同電路層上之其他類型之導電/訊號線，諸如字線或源極線。在一些情境中，導電貫穿通路結構210.1至210.M之至少一部分可經配置以僅穿透電路層202.1至202.N之一部分。熟習此項技術者將認知，此等等效構造不脫離本揭露之精神及範疇。
在圖2A中展示之實施例中，位元線220.1至220.K之各位元線線段可耦合至其中放置位元線線段之一電路層之一記憶體單元陣列之複數個記憶體單元，且電路層進一步包含與位元線線段相關聯之複數個字線。在導電貫穿通路結構之幫助下，分別放置於電路層202.1至202.N上之位元線線段經電連接以形成一三維(3D)記憶體裝置(諸如一3D MRAM裝置)之一位元線。
圖2B係根據本揭露之一些實施例之圖2A中展示之記憶體裝置200之一部分之一3D透視圖。為闡釋性目的，僅展示位元線220.1及相關聯字線之一部分。熟習此項技術者將理解，可以類似/相同於圖2B中展示之方式之一方式放置圖2A中展示之其他位元線及相關聯字線。在本實施例中，放置於電路層202.1上之字線WL1,11 及WL1,12 與位元線線段BS1,1 相關聯，此係因為位元線WL1,11 及WL1,12 之各者經耦合至耦合至位元線線段BS1,1 之一記憶體單元MC。可回應於啟動一對應字線而存取耦合至位元線線段BS1,1 之各記憶體單元MC。
類似地，放置於電路層202.2上之一字線WL1,21 與位元線線段BS1,2 相關聯，放置於電路層202.3上之一字線WL1,31 與位元線線段BS1,3 相關聯，且放置於電路層202.N上之一字線WL1,N1 與位元線線段BS1,N 相關聯。可回應於啟動一對應字線而存取耦合至一位元線線段之各記憶體單元。由於位元線線段BS1,1 至BS1,N 在導電貫穿通路結構210.1之幫助下電連接以形成位元線220.1，所以可回應於啟動一對應字線而存取耦合至位元線220.1之各記憶體單元。因此，位元線220.1可充當一3D記憶體裝置(即，記憶體裝置200)之一位元線。
藉由透過導電貫穿通路結構連接不同電路層中之記憶體單元或記憶體單元陣列，記憶體裝置200可將一位元線分為多個位元線線段，從而容許每位元線更多記憶體單元，此轉變為面積節約。因此，記憶體裝置200可具有每單位面積增加數目個記憶體單元。另外，記憶體裝置200之不同電路層可包含記憶體周邊電路之不同電路區塊，因此進一步增加一電路層之每單位面積之記憶體單元數目。例如，可將記憶體周邊電路之不同類型之電路區塊(諸如圖1中展示之下拉電路區塊、放大器電路區塊及寫入驅動器電路區塊)劃分為記憶體裝置200之不同電路層。此外，由於可將記憶體裝置200之一位元線分為以一並聯方式連接之位元線線段，故可大幅減少耦合至相同位元線之兩個相異記憶體單元(例如，分別連接至位元線線段BS1,1 及BS1,N 之兩個記憶體單元)之間的一寄生電阻。與僅具有一單一電路層及因此每位元線有限數目個單元之一二維(2D)記憶體裝置相比，記憶體裝置200可放寬對位元線長度之限制且藉由沿一位元線方向分割一2D記憶體陣列層而以一3D方式構建一高效記憶體陣列。
為促進對本揭露之理解，下文中給出電路層之例示性平面圖以進一步描述具有分段位元線之一3D記憶體裝置。熟習此項技術者應理解，在不脫離本揭露之範疇的情況下，電路層之其他平面圖可用於形成採用圖1中展示之結構之一3D記憶體裝置。首先參考圖3，根據本揭露之一些實施例繪示具有不同佈局TP1至TP3之電路層。圖3中展示之電路層之各者可表示圖2A中展示之電路層202.1至202.N之至少一者之一實施例。而且，圖3中展示之電路層之各者可經實施以包含圖1中展示之記憶體陣列層106之一部分。
具有佈局TP1之電路層可包含複數個記憶體單元陣列308.1至308.4、一周邊電路區塊316.1、行選擇邏輯或複數個行多工器電路區塊(YMUX)及複數個放大器電路區塊(SA) 326.1及326.2。記憶體單元陣列308.11至308.14之各者(亦稱為一記憶體庫)包含複數個記憶體區段(SEC)。各記憶體區段包含配置成列及行之複數個記憶體單元(圖3中未展示)。關於各記憶體單元陣列，相同列中之記憶體單元經耦合至相同字線(圖3中未展示)，且相同行中之記憶體單元經耦合至相同位元線線段(圖3中未展示)或相同位元線。周邊電路316.1可經實施以包含如圖1中繪示之預解碼器電路及字線驅動器電路。
各行多工器電路區塊可包含一或多個行多工器電路。各行多工器電路經組態以將一記憶體區段中之位元線線段之一者耦合至一放大器電路區塊內之一對應放大器電路，從而容許各記憶體區段每次輸出一個資料位元且因此增加記憶體陣列效率。放大器電路區塊326.1及326.2可經實施以包含圖1中展示之放大器電路區塊。各放大器電路區塊可包含一或多個放大器電路，諸如感測放大器。放大器電路區塊326.1及326.2中之實心點表示穿透具有佈局TP1之電路層之導電貫穿通路結構之一部分，其中導電貫穿通路結構可由TSV實施且充當全域輸入/輸出(I/O)線。
在一些實施例中，具有佈局TP1之電路層可採用一開放位元線架構，其中一對位元線包含定位於一共用感測放大器之任一側上之兩個位元線。開放位元線架構可達成一高密度記憶體單元陣列。例如，在開放位元線架構中，耦合至放大器電路區塊326.1中之一感測放大器之兩個位元線分別放置於記憶體單元陣列308.1及308.2中。在一些其他實施例中，具有佈局TP1之電路層可採用一摺疊位元線架構，其中共用一相同感測放大器之一對位元線包含相鄰兩個位元線。兩個位元線之一者在存取連接至兩個位元線之另一者之一記憶體單元時充當一電壓參考，藉此幫助減少施加至兩個位元線之共同源極雜訊。例如，在摺疊位元線架構中，耦合至放大器電路區塊326.1中之一感測放大器之兩個位元線分別放置於記憶體單元陣列308.1之記憶體區段之兩者中。
具有佈局TP2之電路層之平面圖類似/相同於具有佈局TP1之電路層之平面圖，惟具有佈局TP2之電路層包含複數個寫入驅動器電路區塊(WD) 336.1及336.2除外。寫入驅動器電路區塊336.1及336.2可經實施以包含圖1中展示之寫入驅動器電路區塊。寫入驅動器電路區塊336.1及336.2中之實心點表示穿透具有佈局TP2之電路層之導電貫穿通路結構之一部分，其中導電貫穿通路結構可由TSV實施且充當全域I/O線。
各寫入驅動器電路區塊可包含一或多個寫入驅動器電路。各寫入驅動器電路可透過一行多工器電路區塊中之一對應行多工器電路將資料寫入至一記憶體區段中之一記憶體單元中。在一些實施例中，各寫入驅動器電路可包含經組態以將資料寫入至記憶體單元中之一寫入電路及一寫入驅動器。另外，周邊電路316.2可經實施以包含如圖1中繪示之預解碼器電路及字線驅動器電路。
具有佈局TP3之電路層之平面圖類似或相同於具有佈局TP1之電路層之平面圖，惟具有佈局TP3之電路層包含複數個下拉電路區塊(PD) 346.1及346.2除外。下拉電路區塊346.1及346.2可經實施以包含圖1中展示之下拉電路區塊。下拉電路區塊346.1及346.2中之實心點表示穿透具有佈局TP3之電路層之導電貫穿通路結構之一部分，其中導電貫穿通路結構可由TSV實施且充當全域I/O線。
圖3中展示之電路層可堆疊於彼此頂部上或彼此疊置以形成一3D記憶體裝置或一3D記憶體陣列。參考圖4，根據本揭露之一些實施例繪示具有採用圖3中展示之不同佈局TP1至TP3之複數個電路層之一記憶體裝置400。記憶體裝置400可表示圖2A中展示之記憶體裝置200之一實施例。在本實施例中，記憶體裝置400可包含四個電路層402.1至402.4，其等透過複數個導電貫穿通路結構{410}電連接。電路層402.1可採用圖3中展示之佈局TP1。電路層402.2可採用圖3中展示之佈局TP2。電路層402.3及402.4之各者可採用圖3中展示之佈局TP3。因此，記憶體裝置400之放大器電路區塊放置於電路層402.1上，記憶體裝置400之寫入驅動器電路區塊放置於電路層402.2上，且記憶體裝置400之下拉電路區塊放置於電路層402.3及402.4上。請注意，圖4中展示之電路層之數目係出於闡釋性目的。具有不同數目個電路層之一記憶體裝置亦落入本揭露之範疇內。例如，採用圖3中展示之佈局TP1至TP3之至少一者之一記憶體裝置可具有不同數目個電路層。而且，在不脫離本揭露之範疇的情況下，圖3中展示之佈局TP1至TP3之至少一者可由不同於圖4中展示之電路組態之一電路組態實施。例如，電路層402.1至402.4之至少一者可採用不同於圖4中展示之電路組態之一電路組態。此等修改亦落入本揭露之範疇內。
記憶體裝置400可實施為一MRAM裝置，其包含各使用一個電晶體及一個MTJ (即，一1T-1MTJ位元單元)實施之複數個磁性記憶體單元。耦合至一磁性記憶體單元之一訊號線可分為放置於不同電路層上之訊號線線段。當選擇訊號線時，訊號線線段經選擇且彼此電連接。應注意，在不脫離本揭露之範疇的情況下，各磁性單元可使用一或多個電晶體及一或多個MTJ (諸如2T-1MTJ、1T-2MTJ、2T-2MTJ或其他位元單元設計)實施。而且，在不脫離本揭露之範疇的情況下，記憶體裝置400可實施為其他類型之記憶體裝置。
例如，耦合至一磁性記憶體單元之一位元線可分為位元線線段，其等分別放置於電路層402.1至402.4上且透過一對應導電貫穿通路結構電連接。耦合至一磁性記憶體單元之一源極線可分為源極線線段，其等分別放置於電路層402.1至402.4上且透過一對應導電貫穿通路結構電連接。
在本實施例中，位元線420.1可分為位元線線段420.11至420.14。位元線線段420.11至420.14分別放置於電路層402.1至402.4上，且透過一導電貫穿通路結構410.1電連接。源極線422.1可分為源極線線段422.11至422.14。源極線線段422.11至422.14分別放置於電路層402.1至402.4上，且透過一導電貫穿通路結構412.1電連接。包含放置於電路層402.1上之一MTJ M1,1 及一存取電晶體T1,1 之記憶體單元C1,1 經耦合至一字線WL1,1 、位元線線段420.11及源極線線段422.11。包含放置於電路層402.2上之一MTJ M2,1 及一存取電晶體T2,1 之記憶體單元C2,1 經耦合至一字線WL2,1 、位元線線段420.12及源極線線段422.12。包含放置於電路層402.3上之一MTJ M3,1 及一存取電晶體T3,1 之記憶體單元C3,1 經耦合至一字線WL3,1 、位元線線段420.13及源極線線段422.13。包含放置於電路層402.4上之一MTJ M4,1 及一存取電晶體T4,1 之記憶體單元C4,1 經耦合至一字線WL4,1 、位元線線段420.14及源極線線段422.14。
類似地，位元線420.2可分為位元線線段420.21至420.24。位元線線段420.21至420.24分別放置於電路層402.1至402.4上，且透過一導電貫穿通路結構410.2電連接。源極線422.2可分為源極線線段422.21至422.24。源極線線段422.21至422.24分別放置於電路層402.1至402.4上，且透過一導電貫穿通路結構412.2電連接。包含放置於電路層402.1上之一MTJ M1,2 及一存取電晶體T1,2 之記憶體單元C1,2 經耦合至一字線WL1,2 、位元線線段420.21及源極線線段422.21。包含放置於電路層402.2上之一MTJ M2,2 及一存取電晶體T2,2 之記憶體單元C2,2 經耦合至一字線WL2,2 、位元線線段420.22及源極線線段422.22。包含放置於電路層402.3上之一MTJ M3,1 及一存取電晶體T3,1 之記憶體單元C3,1 經耦合至一字線WL3,2 、位元線線段420.23及源極線線段422.23。包含放置於電路層402.4上之一MTJ M4,1 及一存取電晶體T4,1 之記憶體單元C4,1 經耦合至一字線WL4,1 、位元線線段420.24及源極線線段422.24。
為闡釋性目的，僅展示記憶體裝置400之位元線420.1及420.2、源極線422.1及422.2以及導電貫穿通路結構410.1、410.2、412.1及412.2，但可類似地產生其他位元線、源極線及相關導電貫穿通路結構。
下文描述與位元線420.1及420.2以及源極線422.1及422.2相關聯之電路元件。請注意，為簡單起見，圖4中未展示與位元線420.1及420.2以及源極線422.1及422.2相關聯之電路元件之一部分。例如，為簡單起見，圖4中未展示放置於電路層402.1至402.4上之行多工器電路(其等可為與圖3中展示之佈局TP1至TP3相關聯之行多工器電路區塊之一部分之實施例)，但將在隨後詳細描述。另外，熟習此項技術者將認知，下文描述可應用於與放置於電路層402.1至402.4上之其他位元線及源極線相關聯之電路元件。
在本實施例中，電路層402.1可包含一感測放大器(標記為SAP) 428，其可表示圖3中展示之一放大器電路區塊之一部分之一實施例。當在一讀取操作期間選擇位元線420.1時，位元線線段420.11可透過一行多工器電路(圖4中未展示)電連接至導電貫穿通路結構410.1及感測放大器428。當在一讀取操作期間選擇位元線420.2時，位元線線段420.12可透過一行多工器電路(圖4中未展示)電連接至導電貫穿通路結構410.2及感測放大器428。
值得注意，當選擇位元線420.1時，分別放置於電路層402.2至402.4上之位元線線段420.12至420.14亦可耦合至導電貫穿通路結構410.1。由於導電貫穿通路結構410.1可提供位元線420.1之位元線線段420.11至420.14之間的電連接，所以在一讀取操作期間可由位元線線段420.11至420.14共用感測放大器428之一輸入終端T1 。類似地，當選擇位元線420.2時，分別放置於電路層402.2至402.4上之位元線線段420.22至420.24亦可耦合至導電貫穿通路結構410.2。因此，在一讀取操作期間由位元線線段420.21至420.24共用感測放大器428之一輸入終端T2 。
在本實施例中，記憶體裝置400可採用一開放位元線架構來增加陣列密度。位元線420.1之位元線線段420.11及位元線420.2之位元線線段420.21可定位於共用感測放大器428之任一側上。因此，分別耦合至位元線線段420.11及420.21之記憶體單元C1,1 及C1,2 可放置於不同記憶體單元陣列(諸如圖3中展示之記憶體單元陣列308.1及308.2)中。此外，為增加在讀取操作中區分一MTJ之一反平行狀態與一平行狀態中之各自電阻之間的一差異之精確性，記憶體裝置400可同時處理一資料記憶體單元之一資料訊號及一參考記憶體單元之一相關參考訊號。藉由實例但非限制性，當將讀取耦合至位元線420.1之一記憶體單元時，位元線420.1可充當包含資料位元線線段之一資料位元線，且位元線420.2可充當各包含參考位元線線段之一參考位元線。耦合至資料位元線之各磁性記憶體單元被用作一資料記憶體單元，且耦合至一參考位元線之各磁性記憶體單元被用作一參考記憶體單元。因此，耦合至位元線420.1之記憶體單元C1,1 、C2,1 、C3,1 及C4,1 可充當資料記憶體單元。耦合至位元線420.2之記憶體單元C1,2 、C2,2 、C3,2 及C4,2 可充當參考記憶體單元。
應注意，充當一資料位元線之一位元線在一不同操作案例中可為一參考位元線，且充當一參考位元線之一位元線在一不同操作案例中可為一資料位元線。例如，當將讀取耦合至位元線420.2之一記憶體單元時，位元線420.2可充當一資料位元線，且位元線420.1可充當一參考位元線。因此，記憶體單元C1,2 、C2,2 、C3,2 及C4,2 被用作資料記憶體單元，且記憶體單元C1,1 、C2,1 、C3,1 及C4,1 被用作參考記憶體單元。
關於電路層402.2，包含於其中之一寫入驅動器電路(標記為WDC) 438可表示圖3中展示之一寫入驅動器電路區塊之一部分之一實施例。當在一寫入操作期間選擇位元線420.1時，位元線420.1之位元線線段420.11至420.14之各者可透過一行多工器電路(圖4中未展示)電連接至寫入驅動器電路438。當在一寫入操作期間選擇位元線420.2時，位元線420.2之位元線線段420.21至420.24之各者可透過一行多工器電路(圖4中未展示)電連接至寫入驅動器電路438。
電路層402.3可包含一下拉電路(標記為PDC1) 447，其可表示圖3中展示之一下拉電路區塊之一部分之一實施例。在本實施例中，下拉電路447可包含一或多個偏壓電路(圖4中未展示) (諸如電流源)以將一偏壓訊號發送至一或多個記憶體單元。偏壓訊號可為一電壓訊號或一電流訊號。當選擇位元線420.1時，位元線420.1之位元線線段420.11至420.14之各者可透過一行多工器電路(圖4中未展示)電連接至下拉電路447。當選擇位元線420.2時，位元線420.2之位元線線段420.21至420.24之各者可透過一行多工器電路(圖4中未展示)電連接至下拉電路447。
電路層402.4可包含一下拉電路(標記為PDC2) 448，其可表示圖3中展示之一下拉電路區塊之一部分之一實施例。在本實施例中，下拉電路448可包含各經組態以將一對應源極線段耦合至一預定電壓VDD或一預定電壓VSS之下拉電晶體(圖4中未展示)。當選擇源極線422.1時，導電貫穿通路結構412.1可提供源極線422.1之源極線線段422.11至422.14之間的電連接，且源極線線段422.11至422.14之各者可透過一行多工器電路(圖4中未展示)電連接至下拉電路448。當選擇源極線422.2時，導電貫穿通路結構412.2可提供源極線422.2之源極線線段422.21至422.24之間的電連接，且源極線線段422.21至422.24之各者可透過一行多工器電路(圖4中未展示)電連接至下拉電路448。因此，放置於電路層402.4上之下拉電路448可與電路層402.1至402.3共用。
由於記憶體裝置400之放大器電路區塊、寫入驅動器電路區塊及下拉電路區塊放置於不同電路層402.1至402.4上，所以可透過導電貫穿通路結構{410}傳輸資料及訊號以完成讀取/寫入操作。
在一些實施例中，在將讀取儲存於電路層402.1上之記憶體單元C1,1 中之資料之一讀取操作期間，選擇分別充當一資料位元線及一參考位元線之位元線線段420.11及420.21。亦選擇耦合至記憶體單元C1,1 及C1,2 之源極線線段422.11及422.21。另外，啟動字線WL1,1 以接通存取電晶體T1,1 ，且啟動字線WL1,2 以接通磁性記憶體單元C1,2 之存取電晶體T1,2 。電路層402.3上之下拉電路447經組態以透過導電貫穿通路結構410.1將一偏壓訊號發送至磁性記憶體單元C1,1 之MTJ M1,1 ，且經組態以透過導電貫穿通路結構410.2將一偏壓訊號發送至磁性記憶體單元C1,2 之MTJ M1,2 。電路層402.4上之下拉電路448經組態以分別透過導電貫穿通路結構412.1及412.2將源極線線段422.11及422.12耦合至預定電壓VSS (諸如一接地電壓)。因此，電路層402.1上之感測放大器428可根據分別在記憶體單元C1,1 及C1,2 處產生之一電壓訊號VD1 及一電壓訊號VR1 產生一輸出訊號SO，藉此判定MTJ M1,1 之一電阻狀態。電壓訊號VD1 充當回應於發送至記憶體單元C1,1 之偏壓訊號而產生之一資料訊號，且電壓訊號VR1 充當回應於發送至記憶體單元C1,2 之偏壓訊號而產生之一參考訊號。
值得注意，下拉電路447透過導電貫穿通路結構410.1而非一長位元線電連接至磁性記憶體單元C1,1 。相較於由於一長位元線而在一遠端記憶體單元之一電流路徑中具有一大寄生寫入電阻之一2D MRAM裝置，從下拉電路447至記憶體單元C1,1 之一電流路徑中之一寄生寫入電阻係相對小的。類似地，從下拉電路447之偏壓電路至記憶體單元C1,2 之一電流路徑中之一寄生寫入電阻係小的。因此，可精確地區分MTJ M1,1 之一反平行狀態與一平行狀態中之各自電阻之間的一差異。
在一些其他實施例中，在將讀取儲存於電路層402.3上之記憶體單元C3,1 中之資料之一讀取操作期間，選擇分別充當一資料位元線及一參考位元線之位元線線段420.31及420.32。亦選擇耦合至記憶體單元C3,1 及C3,2 之源極線線段422.31及422.32。啟動字線WL3,1 以接通存取電晶體T3,1 ，且啟動字線WL3,2 以接通記憶體單元C3,2 之存取電晶體T3,2 。另外，下拉電路447經組態以將一電流驅動至磁性記憶體單元C3,1 之MTJ M3,1 ，且經組態以將一電流驅動至磁性記憶體單元C3,2 之MTJ M3,2 。電路層402.4上之下拉電路448經組態以分別透過導電貫穿通路結構412.1及412.2將源極線線段422.31及422.32耦合至預定電壓VSS。因此，電路層402.1上之感測放大器428可根據分別在記憶體單元C3,1 及C3,2 處產生之一電壓訊號VD3 及一電壓訊號VR3 產生輸出訊號SO，藉此判定MTJ M3,1 之一電阻狀態。
類似地，從磁性記憶體單元C3,1 /C3,2 至感測放大器428之一電流路徑中之一寄生寫入電阻係相對小的，此係因為感測放大器428透過導電貫穿通路結構410.1/410.2而非一長位元線電連接至磁性記憶體單元C3,1 /C3,2 。可精確地區分MTJ M3,1 之一反平行狀態與一平行狀態中之各自電阻之間的一差異。因此，採用一分段位元線結構之記憶體裝置400可具有每位元線較大數目個記憶體單元，同時維持資料精確性。
在一些實施例中，記憶體裝置400可在一寫入模式中操作，其中電路層402.2上之寫入驅動器電路438經組態以將資料寫入至記憶體單元中。藉由實例但非限制性，在其中將一低電阻狀態(即，「0」)寫入至電路層402.4上之記憶體單元C4,1 中之一寫入操作期間，選擇位元線420.1，使得位元線線段420.41透過導電貫穿通路結構410.1耦合至寫入驅動器電路438。另外，啟動字線WL4,1 以接通存取電晶體T4,1 。在使用導電貫穿通路結構410.1的情況下，電路層402.2上之寫入驅動器電路438可將一資料訊號驅動至位元線線段420.41，藉此操縱一電流從一固定層流動至電路層302.4上之MTJ M4,1 之一自由層。位元線線段420.41或位元線420.1可充電至預定電壓VDD，諸如一供應電壓。另外，下拉電路448經組態以將源極線線段422.41或源極線422.1耦合至預定電壓VSS，諸如一接地電壓。因此，MTJ M4,1 可經程式化為平行組態。
作為另一實例，在其中將一高電阻狀態(即，「1」)寫入至電路層402.4上之磁性記憶體單元C4,1 中之一寫入操作期間，選擇位元線420.1，且啟動字線WL4,1 以接通存取電晶體T4,1 。寫入驅動器電路438經組態以將一資料訊號驅動至位元線線段420.41，藉此操縱一電流從自由層流動至MTJ M4,1 之固定層。位元線420.1可放電至預定電壓VSS。另外，下拉電路448經組態以將源極線422.1耦合至預定電壓VDD。因此，MTJ M4,1 可經程式化為反平行組態。
請注意，在不脫離本揭露之精神及範疇的情況下，圖4中展示之電路層402.1至402.4可以不同方式堆疊以形成一3D記憶體裝置。
圖5繪示根據本揭露之一些實施例之圖4中展示之不同電路層之間的例示性位元線線段連接。為闡釋性目的，此處未展示電路層402.2及402.4。熟習此項技術者將認知，下文描述可用於電連接放置於圖4中展示之電路層402.1至402.4之任何兩者上之分段位元線。而且，下文描述可用於電連接放置於如上文圖2A中描述之電路層202.1至202.N之任何兩者上之分段位元線。
在本實施例中，電路層402.1可包含複數個感測放大器528.1至528.A、複數個位元線選擇器516.1至516.A及複數個位元線選擇器518.1至518.A，其中A係大於1之一正整數。感測放大器528.1至528.A之一者可表示圖4中展示之感測放大器428之一實施例。位元線選擇器516.1至516.A之一者可表示耦合至圖4中展示之感測放大器428之輸入終端T1 之一行多工器電路之一實施例。位元線選擇器518.1至518.A之一者可表示耦合至圖4中展示之感測放大器428之輸入終端T2 之一行多工器電路之一實施例。位元線線段511.1至511.B (B係大於1之一正整數)之一者可表示圖4中展示之位元線線段420.11之一實施例。位元線線段513.1至513.B之一者可表示圖4中展示之位元線線段420.12之一實施例。
電路層402.3可包含複數個位元線選擇器536.1至536.A及複數個位元線選擇器538.1至538.A。位元線選擇器536.1至536.A之一者可表示耦合至圖4中展示之導電貫穿通路結構410.1之一行多工器電路之一實施例。位元線選擇器538.1至538.A之一者可表示耦合至圖4中展示之導電貫穿通路結構410.2之一行多工器電路之一實施例。位元線線段531.1至531.B之一者可表示圖4中展示之位元線線段420.21之一實施例。位元線線段533.1至533.B之一者可表示圖4中展示之位元線線段420.21之一實施例。
電路層402.3透過導電貫穿通路結構510.1至510.A及512.1至512.A電連接至電路層402.1。導電貫穿通路結構510.1至510.A之一者可表示圖4中展示之導電貫穿通路結構410.1之一實施例。導電貫穿通路結構512.1至512.A之一者可表示圖4中展示之導電貫穿通路結構410.2之一實施例。
在本實施例中，放置於電路層402.1上之一位元線線段在行多工之後電連接至放置於電路層402.3上之一位元線線段。位元線選擇器516.1至516.A之一者經組態以將放置於電路層402.1上之位元線線段之一者耦合至一對應導電貫穿通路結構，且位元線選擇器536.1至536.A之一者經組態以將放置於電路層402.3上之位元線線段之一者耦合至相同導電貫穿通路結構。例如，位元線線段511.1及位元線線段531.1可從一相同位元線分段。當選擇位元線時，位元線選擇器516.1可經組態以將位元線線段511.1耦合至導電貫穿通路結構510.1，且位元線選擇器536.1可經組態以將位元線線段531.1耦合至導電貫穿通路結構510.1，使得位元線線段511.1及位元線線段531.1經電連接。電路層402.1上之位元線線段513.1至513.B可以一類似/相同方式電連接至電路層402.3上之位元線線段533.1至533.B。
由於耦合至一相同位元線選擇器之不同位元線線段可共用一相同導電貫穿通路結構，所以可減少導電貫穿通路結構之數目。藉由實例但非限制性，在其中位元線選擇器516.1至516.A之各者經組態以將八個位元線線段之一者耦合至一對應感測放大器之一些實施例中，耦合至位元線選擇器516.1至516.A之感測放大器之數目以及耦合至位元線選擇器516.1至516.A之導電貫穿通路結構之數目將等於耦合至位元線選擇器516.1至516.A之位元線線段之數目的八分之一(即，A=B/8)。
另外，由於電路層402.1之一感測放大器可透過一導電貫穿通路結構電連接至電路層402.3之一位元線選擇器，所以電路層上402.1之感測放大器可接收從電路層402.3之一記憶體單元輸出之資料。例如，電路層402.1之感測放大器528.1可透過導電貫穿通路結構510.1電連接至電路層402.3之位元線選擇器536.1，使得感測放大器528.1可接收從電路層402.3輸出之資料。
在一些實施例中，圖5中展示之兩個電路層之間的位元線線段連接可用於將包含寫入驅動器電路之一個電路層(諸如圖4中展示之電路層402.2)電連接至另一電路層。例如，放置於圖4中展示之電路層402.2上之一位元線線段420.21/420.22可在行多工之後電連接至放置於圖4中展示之一不同電路層上之一位元線線段。在此等實施例中，電路層402.2與不同電路層之間的位元線線段連接類似/相同於圖5中展示之位元線線段連接，惟圖5中展示之感測放大器替換為寫入驅動器電路除外。
在一些實施例中，圖5中展示之兩個電路層之間的位元線線段連接可用於將包含下拉電路之一個電路層(諸如圖4中展示之電路層402.3/403.4)電連接至另一電路層。例如，放置於圖4中展示之電路層402.3上之一位元線線段420.31/420.32可在行多工之後電連接至放置於圖4中展示之一不同電路層上之一位元線線段。在此等實施例中，電路層402.3與不同電路層之間的位元線線段連接類似/相同於圖5中展示之位元線線段連接，惟圖5中展示之感測放大器替換為下拉電路除外。
應注意，在不脫離本揭露之範疇的情況下，圖5中展示之兩個電路層之間的位元線線段連接可用於電連接放置於圖4中展示之電路層402.1至402.4或如上文圖2A中描述之電路層202.1至202.N之任何兩者上之其他類型之分段訊號線(諸如分段源極線)。
在一些實施例中，位元線分段可應用於不具有行多工之電路層。參考圖6，根據本揭露之一些實施例繪示圖4中展示之不同電路層之間的例示性位元線線段連接。圖6中展示之電路配置類似於圖5中展示之電路配置，惟圖6中展示之分段位元線在行多工之前電連接除外。類似於圖5之電路配置，為繪示及簡單起見，圖6中未展示電路層402.2及402.4。應注意，下文描述可用於電連接放置於圖4中展示之電路層402.1至402.4之任何兩者上之分段位元線。而且，下文描述可用於電連接放置於如上文圖2A中描述之電路層202.1至202.N之任何兩者上之分段位元線。
在本實施例中，電路層402.3透過導電貫穿通路結構610.1至610.C及612.1至612.C電連接至電路層402.1，其中C係大於1之一正整數。導電貫穿通路結構610.1至610.C之一者可表示圖4中展示之導電貫穿通路結構410.1之一實施例。導電貫穿通路結構612.1至612.C之一者可表示圖4中展示之導電貫穿通路結構410.2之一實施例。
如圖6中展示，在選擇位元線之前透過一對應導電貫穿通路結構連接一相同位元線之位元線線段。各位元線選擇器包含複數個輸入終端及一輸出終端。輸入終端分別電連接至複數個導電貫穿通路結構，且位元線選擇器經組態以將輸入終端之一者耦合至輸出終端。例如，位元線線段511.1及位元線線段531.1可使用導電貫穿通路結構610.1從一相同位元線分段。當選擇位元線時，位元線選擇器516.1可經組態以將一輸入終端NI耦合至一輸出終端NT，此係因為位元線線段511.1、位元線線段531.1及導電貫穿通路結構610.1在輸入終端NI處電連接。可以一類似/相同方式選擇與位元線線段513.1至513.A及533.1至533.A相關聯之位元線。
由於電路層402.1之一位元線選擇器之一輸入終端可透過一導電貫穿通路結構電連接至電路層402.3，所以可使用位元線選擇將耦合至位元線選擇器之一輸出終端之電路層402.1之一感測放大器電連接至電路層402.3。例如，電路層402.1之感測放大器528.1可透過位元線選擇器536.1及一對應導電貫穿通路結構電連接至電路層402.3上之一位元線線段(諸如位元線線段531.1)。因此，感測放大器528.1可接收從電路層402.3輸出之資料。
在一些實施例中，圖6中展示之兩個電路層之間的位元線線段連接可用於將包含寫入驅動器電路之一個電路層(諸如圖4中展示之電路層402.2)電連接至另一電路層。例如，放置於圖4中展示之電路層402.2上之一位元線線段420.21/420.22可在行多工之前電連接至放置於圖4中展示之一不同電路層上之一位元線線段。在此等實施例中，電路層402.2與不同電路層之間的位元線線段連接類似/相同於圖6中展示之位元線線段連接，惟圖6中展示之感測放大器替換為寫入驅動器電路除外。
在一些實施例中，圖6中展示之兩個電路層之間的位元線線段連接可用於將包含下拉電路之一個電路層(諸如圖4中展示之電路層402.3/403.4)電連接至另一電路層。例如，放置於圖4中展示之電路層402.3上之一位元線線段420.31/420.32可在行多工之前電連接至放置於圖4中展示之一不同電路層上之一位元線線段。在此等實施例中，電路層402.3與不同電路層之間的位元線線段連接類似/相同於圖6中展示之位元線線段連接，惟圖6中展示之感測放大器替換為下拉電路除外。
應注意，在不脫離本揭露之範疇的情況下，圖6中展示之兩個電路層之間的位元線線段連接可用於電連接放置於圖4中展示之電路層402.1至402.4或如上文圖2A中描述之電路層202.1至202.N之任何兩者上之其他類型之分段訊號線(諸如分段源極線)。
在一些實施例中，放大器電路區塊、寫入驅動器電路區塊及下拉電路區塊可放置於一3D記憶體裝置之一相同電路層上。首先參考圖7，根據本揭露之一些實施例繪示具有不同佈局TP1’及TP2’之電路層。圖7中展示之電路層之各者可表示圖2A中展示之電路層202.1至202.N之至少一者之一實施例。而且，圖7中展示之電路層之各者可經實施以包含圖1中展示之記憶體陣列層106之一部分。
具有佈局TP1’之電路層可包含複數個記憶體單元陣列708.1至708.4、一周邊電路區塊716.1、行選擇邏輯或複數個行多工器電路區塊(YMUX)、複數個放大器電路區塊(SA) 726.1及726.2、複數個寫入驅動器電路區塊(WD) 736.1及736.2以及複數個下拉電路區塊(PD) 746.1至746.4。佈局TP1’之中心區域中之實心點表示穿透具有佈局TP1’之電路層之導電貫穿通路結構之一部分，其中導電貫穿通路結構可由TSV實施且充當全域I/O線。
記憶體單元陣列708.1至708.4之各者(亦稱為一記憶體庫)包含複數個記憶體區段(SEC)。各記憶體區段包含配置成列及行之複數個記憶體單元(圖7中未展示)。關於各記憶體單元陣列，一相同列中之記憶體單元經耦合至一相同字線(圖7中未展示)，且一相同行中之記憶體單元經耦合至一相同位元線線段(圖7中未展示)或一相同位元線。周邊電路716.1可經實施以包含如圖1中繪示之預解碼器電路及字線驅動器電路。
各行多工器電路區塊可包含一或多個行多工器電路。各行多工器電路經組態以將一記憶體區段中之位元線線段之一者耦合至一放大器電路區塊內之一對應放大器電路，從而容許各記憶體區段每次輸出一個資料位元且因此增加記憶體陣列效率。放大器電路區塊726.1及726.2可經實施以包含圖1中展示之放大器電路區塊。各放大器電路區塊可包含一或多個放大器電路，諸如感測放大器。在一些實施例中，具有佈局TP1’之電路層可採用一開放位元線架構，其中一對位元線包含定位於一共用感測放大器之任一側上之兩個位元線。在一些其他實施例中，具有佈局TP1’之電路層可採用一摺疊位元線架構，其中共用一相同感測放大器之一對位元線包含相鄰兩個位元線。
寫入驅動器電路區塊736.1及736.2可經實施以包含圖1中展示之寫入驅動器電路區塊。各寫入驅動器電路區塊可包含一或多個寫入驅動器電路。各寫入驅動器電路可透過一行多工器電路區塊中之一對應行多工器電路將資料寫入至一記憶體區段中之一記憶體單元中。在一些實施例中，各寫入驅動器電路可包含經組態以將資料寫入至記憶體單元中之一寫入電路及一寫入驅動器。
下拉電路區塊746.1至746.4可經實施以包含圖1中展示之下拉電路區塊。各下拉電路區塊可包含一或多個下拉電路，諸如偏壓電路及下拉電晶體。
具有佈局TP2’之電路層之平面圖類似/相同於具有佈局TP1’之電路層之平面圖，惟可省略放大器電路區塊、寫入驅動器電路區塊及下拉電路區塊除外。佈局TP2’之中心區域中之實心點表示穿透具有佈局TP2’之電路層之導電貫穿通路結構之一部分，其中導電貫穿通路結構可由TSV實施且充當全域I/O線。另外，周邊電路716.2可經實施以包含如圖1中繪示之預解碼器電路及字線驅動器電路。
圖7中展示之電路層可堆疊於彼此頂部上或彼此疊置以形成一3D記憶體裝置或一3D記憶體陣列。參考圖8，根據本揭露之一些實施例繪示具有採用圖7中展示之不同佈局TP1’至TP2’之複數個電路層之一記憶體裝置800。記憶體裝置800可表示圖2A中展示之記憶體裝置200之一實施例。在本實施例中，記憶體裝置800可包含四個電路層802.1至802.4，其等透過複數個導電貫穿通路結構{410}電連接。電路層802.1可採用圖7中展示之佈局TP1’。電路層802.2至802.4之各者可採用圖7中展示之佈局TP2’。
記憶體裝置800之電路結構及存取操作可類似於記憶體裝置400之電路結構及存取操作，惟記憶體裝置800之放大器電路區塊、寫入驅動器電路區塊及下拉電路區塊放置於相同電路層802.1上除外。藉由實例但非限制性，電路層802.1可包含圖4中展示之感測放大器(標記為SAP) 428、寫入驅動器電路(標記為WDC) 438、下拉電路(標記為PDC1) 447及下拉電路(標記為PDC2) 448。在一些實施例中，可使用圖5中展示之位元線線段連接電連接電路層802.1至802.4之任何兩者之位元線線段。在一些其他實施例中，可使用圖6中展示之位元線線段連接電連接電路層802.1至802.4之任何兩者之位元線線段。請注意，當在電路層802.1至802.4中採用圖6中展示之位元線線段連接時，可移除電路層802.2至802.4之行多工器電路區塊。
另外或替代地，在一些實施例中，可將圖4中展示之電路層402.1至402.4之至少一者及圖8中展示之電路層802.1至802.4之至少一者彼此疊置以形成一記憶體裝置。熟習此項技術者應認知，此等等效構造不脫離本揭露之精神及範疇。
在一些實施例中，一3D記憶體裝置中之導電貫穿通路結構可用於在不同電路層之間傳輸字線位址訊號。圖9及圖10繪示根據本揭露之一些實施例之與不同電路層相關聯之例示性字線驅動方案。下文描述可用於驅動放置於不同電路層(諸如圖2A中展示之電路層202.1至202.N、圖4中展示之電路層402.1至402.4及圖8中展示之電路層802.1至802.4)上之字線。
參考圖9，根據本揭露之一些實施例繪示具有彼此疊置之複數個電路層之一記憶體裝置900。記憶體裝置900可表示圖2A中展示之記憶體裝置200之一實施例。在本實施例中，記憶體裝置900包含複數個電路層902.1及902.2、穿透電路層902.1及902.2之複數個導電貫穿通路結構910.1至910.E (E係大於1之一整數)、複數個位元線線段{911}及{912}以及複數個字線915.1至915.E及916.1至916.E。電路層902.1及902.2之各者可表示如上文描述之任何電路層之一實施例。導電貫穿通路結構910.1至910.E可表示如圖2A中繪示之導電貫穿通路結構210.1至210.M之一部分之一實施例。
位元線線段{911}及字線915.1至915.E放置於電路層902.1上，且位元線線段{912}及字線916.1至916.E放置於電路層902.2上。電路層902.1及902.2之各者可包含一字線驅動器電路，即，字線驅動器電路905及906之一者。字線驅動器電路可表示圖1中展示之一字線驅動器電路區塊之一部分之一實施例。字線驅動器電路905經組態以驅動放置於電路層902.1上之字線915.1至915.E。字線驅動器電路906經組態以驅動放置於電路層902.2上之字線916.1至916.E。在本實施例中，導電貫穿通路結構910.1至910.E經連接在字線驅動器電路905與906之間，使得字線驅動器電路905及906可經組態以共用導電貫穿通路結構910.1至910.E上之一共同字線位址輸入(例如，預解碼或解碼字線位址)。
在一些實施例中，可由另一電路層之一字線驅動器電路驅動放置於一個電路層上之字線。參考圖10，根據本揭露之一些實施例繪示具有彼此疊置之複數個電路層之一記憶體裝置1000。記憶體裝置1000可表示如圖2A中繪示之記憶體裝置200之一實施例。在此實施例中，記憶體裝置1000包含複數個電路層1002.1及1002.2、穿透電路層1002.1及1002.2之複數個導電貫穿通路結構1010.1至1010.F、複數個位元線線段{1011}及{1012}以及複數個字線1015.1至1015.G及1016.1至1016.F。F及G之各者係大於1之一整數。電路層1002.1及1002.2之各者可表示如上文描述之任何電路層之一實施例。導電貫穿通路結構1010.1至1010.F可表示如圖2A中繪示之導電貫穿通路結構210.1至210.M之一部分之一實施例。
位元線線段{1011}及字線1015.1至1015.G放置於電路層1002.1上，且位元線線段{1012}及字線1016.1至1016.F放置於電路層1002.2上。電路層1002.1可包含複數個字線驅動器電路1005及1006，其等可表示圖1中展示之一字線驅動器電路區塊之一部分之一實施例。字線驅動器電路1005經組態以驅動放置於電路層1002.1上之字線1015.1至1015.G。由於導電貫穿通路結構1010.1至1010.F經電連接在放置於第二電路層1002.2上之字線驅動器電路1006與字線1016.1至1016.F之間，所以字線驅動器電路1006可經組態以根據導電貫穿通路結構1010.1至1010.F上之一字線位址輸入驅動字線1016.1至1016.F。
在一些實施例中，可放置第一電路層(其等由圖9中展示之電路層902.1及902.2實施)及第二電路層(其等由圖10中展示之電路層1002.1及1002.2實施)以形成具有堆疊電路層之一記憶體裝置。熟習此項技術者應認知，此等等效構造不脫離本揭露之精神及範疇。
在使用導電貫穿通路結構的情況下，圖1中展示之記憶體周邊電路之電路區塊可劃分為不同電路層，藉此形成具有增加陣列效率及減小寄生電阻之一3D記憶體裝置。
圖11係根據本揭露之一例示性實施例之用於操作一記憶體裝置之一例示性方法之一流程圖。為闡釋性目的，參考圖4中展示之記憶體裝置400描述方法1100。熟習此項技術者將認知，在不脫離本揭露之範疇的情況下，可在具有分段訊號線之其他類型之記憶體裝置(諸如圖2A中展示之記憶體裝置200及圖8中展示之記憶體裝置800)中採用方法1100。另外，在一些實施例中，可執行方法1100中之其他操作且可以一不同順序執行及/或改變方法1100之操作。
在操作1102，透過一導電貫穿通路結構將分別放置於彼此疊置之記憶體裝置之一第一電路層及一第二電路層上之一選定位元線之一第一位元線線段及一第二位元線線段電連接至放置於第二電路層上之一偏壓電路。在第一電路層與第二電路層之間形成導電貫穿通路結構。例如，在其中將讀取儲存於電路層402.1上之記憶體單元C1,1 中之資料之一讀取操作期間，選擇位元線420.1，使得位元線線段420.11至420.41透過導電貫穿通路結構412.1電連接至電路層402.3上之下拉電路447。
在操作1104，利用第二電路層上之偏壓電路以透過導電貫穿通路結構及耦合至放置於第一電路層上之一記憶體單元之第一位元線線段將一偏壓訊號發送至記憶體單元。回應於偏壓訊號而產生記憶體單元之一資料訊號。例如，在其中將讀取儲存於電路層402.1上之記憶體單元C1,1 中之資料之一讀取操作期間，電路層402.3上之下拉電路447經組態以透過導電貫穿通路結構412.1及位元線線段420.11將一偏壓訊號(諸如一電流訊號或一電壓訊號)發送至記憶體單元C1,1 。回應於偏壓訊號而產生記憶體單元C1,1 之電壓訊號VD1 。
在操作1106，藉由比較資料訊號與一參考訊號而判定儲存於記憶體單元中之資料。例如，在其中將讀取儲存於電路層402.1上之記憶體單元C1,1 中之資料之一讀取操作期間，可藉由比較電壓訊號VD1 與電壓訊號VR1 而判定MTJ M1,1 之一電阻狀態。
在一些實施例中，可藉由將第一位元線線段及第二位元線線段之各者耦合至導電貫穿通路結構而將第一位元線線段及第二位元線線段電連接至偏壓電路。例如，記憶體裝置400在一記憶體存取操作期間可採用圖5中展示之位元線線段連接。然而，在一些其他實施例中，分段位元線可在行多工之前電連接。例如，記憶體裝置400在一記憶體存取操作期間可採用圖6中展示之位元線線段連接。
藉由透過導電貫穿通路結構連接不同電路層中之記憶體單元，一位元線可分為分別放置於不同電路層上之多個位元線線段，因此提供具有每位元線更多記憶體單元及減小寄生電阻之一3D記憶體裝置。另外，可以不同方式將記憶體周邊電路之電路區塊劃分為3D記憶體裝置之不同電路層，從而增加設計靈活性且減小一電路層之一電路面積。
本文中描述之一些實施例可包含一種記憶體裝置，其包含複數個電路層、複數個第一導電貫穿通路結構及複數個位元線。該等電路層彼此疊置，且各電路層包含一或多個記憶體單元陣列。該等第一導電貫穿通路結構穿透該等電路層。各位元線包含分別放置於該等電路層上之複數個位元線線段，該等位元線線段透過該等第一貫穿通路結構之一者電連接，且各位元線線段經耦合至其中放置該位元線線段之一電路層之一記憶體單元陣列之複數個記憶體單元。
本文中描述之一些實施例可包含一種記憶體裝置，其包含複數個電路層、複數個導電貫穿通路結構、一資料位元線及一參考位元線。該等電路層彼此疊置，各電路層包含一或多個記憶體單元陣列，且該等電路層之一第一電路層包含一放大器電路。該等導電貫穿通路結構穿透該等電路層，且該等導電貫穿通路結構包含一第一導電貫穿通路結構及一第二導電貫穿通路結構。該資料位元線具有分別放置於該等電路層上之複數個資料位元線線段，該等資料位元線線段透過該第一導電貫穿通路結構電連接且共用該放大器電路，且該第一導電貫穿通路結構經耦合至該第一電路層之該放大器電路之一第一輸入終端。該參考位元線具有分別放置於該等電路層上之複數個參考位元線線段，該等參考位元線線段透過該第二導電貫穿通路結構電連接且共用該放大器電路，且該第二導電貫穿通路結構經耦合至該第一電路層之該放大器電路之一第二輸入終端。
本文中描述之一些實施例可包含一種用於操作一記憶體裝置之方法。該方法包含：透過一導電貫穿通路結構將分別放置於彼此疊置之該記憶體裝置之一第一電路層及一第二電路層上之一選定位元線之一第一位元線線段及一第二位元線線段電連接至放置於該第二電路層上之一偏壓電路，該導電貫穿通路結構經形成在該第一電路層與該第二電路層之間；利用該第二電路層上之該偏壓電路以透過該導電貫穿通路結構及耦合至放置於該第一電路層上之一記憶體單元之該第一位元線線段將一偏壓訊號發送至該記憶體單元，該記憶體單元之一資料訊號回應於該偏壓訊號而產生；及藉由比較該資料訊號與一參考訊號而判定儲存於該記憶體單元中之資料。
前文概述若干實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他程序及結構之一基礎。熟習此項技術者亦應認知，此等等效構造不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替換及更改。
106:記憶體陣列層 108.1～108.4:記憶體單元陣列 200:記憶體裝置 202.1～202.N:電路層 206:記憶體單元陣列 210.1～210.M:第一導電貫穿通路結構 220.1～220.K:位元線 308.1～308.4:記憶體單元陣列 316.1～316.3:周邊電路區塊 326.1:放大器電路區塊(SA) 326.2:放大器電路區塊(SA) 336.1:寫入驅動器電路區塊(WD) 336.2:寫入驅動器電路區塊(WD) 346.1:下拉電路區塊(PD) 346.2:下拉電路區塊(PD) 400:記憶體裝置 402.1～402.4:電路層 410:導電貫穿通路結構 410.1:導電貫穿通路結構 410.2:導電貫穿通路結構 412.1:導電貫穿通路結構 412.2:導電貫穿通路結構 420.1:位元線 420.11～420.14:位元線線段 420.2:位元線 420.21～420.24:位元線線段 422.1:源極線 422.11～422.14:源極線線段 422.2:源極線 422.21～422.24:源極線線段 428:感測放大器(SAP) 438:寫入驅動器電路(WDC) 447:下拉電路(PDC1) 448:下拉電路(PDC2) 510.1～510.A:導電貫穿通路結構 511.1～511.B:位元線線段 512.1～512.A:導電貫穿通路結構 513.1～513.B:位元線線段 516.1～516.A:位元線選擇器 518.1～518.A:位元線選擇器 528.1～528.A:感測放大器 533.1～533.B:位元線線段 536.1～536.A:位元線選擇器 538.1～538.A:位元線選擇器 610.1～610.C:導電貫穿通路結構 612.1～612.C:導電貫穿通路結構 708.1～708.4:記憶體單元陣列 716.1:周邊電路區塊 716.2:周邊電路 726.1:放大器電路區塊(SA) 726.2:放大器電路區塊(SA) 736.1:寫入驅動器電路區塊(WD) 736.2:寫入驅動器電路區塊(WD) 746.1～746.4:下拉電路區塊(PD) 800:記憶體裝置 802.1～802.4:電路層 900:記憶體裝置 902.1:電路層 902.2:電路層 905:字線驅動器電路 906:字線驅動器電路 910.1～910.E:導電貫穿通路結構 911:位元線線段 912:位元線線段 915.1～915.E:字線 916.1～916.E:字線 1000:記憶體裝置 1002.1:電路層 1002.2:電路層 1005:字線驅動器電路 1006:字線驅動器電路 1010.1～1010.F:導電貫穿通路結構 1011:位元線線段 1012:位元線線段 1015.1～1015.G:字線 1016.1～1016.F:字線 1100:方法 1102:操作 1104:操作 1106:操作 BS1,1～BSK,N:位元線線段 C1,1～C4,1:記憶體單元 C1,2～C4,2:記憶體單元 M1,1～M4,1:磁性隧道接面(MTJ) M1,2～M4,2:磁性隧道接面(MTJ) MC:記憶體單元 NT:輸出終端 NI:輸入終端 PD:下拉電路區塊 PRED:預解碼器電路區塊 SA:放大器電路區塊 SEC:記憶體區段 SO:輸出訊號 T1,1～T4,1:存取電晶體 T1,2～T4,2:存取電晶體 TP1～TP3:佈局 TP1’:佈局 TP2’:佈局 VD1:電壓訊號 VD3:電壓訊號 VDD:預定電壓 VR1:電壓訊號 VR3:電壓訊號 VSS:預定電壓 WD:寫入驅動器電路區塊 WL1,1～WL4,1:字線 WL1,2～WL4,2:字線 WL1,11～WL1,N1:字線 WLDR:字線驅動器電路區塊 YMUX:行選擇邏輯或行多工器電路區塊
當結合附圖閱讀時，從以下實施方式更好理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件不按比例繪製。事實上，為清晰論述，各種構件之尺寸可任意增大或減小。
圖1繪示根據一些實施例之一記憶體裝置之一例示性記憶體陣列層之一平面圖。
圖2A係繪示根據本揭露之一些實施例之一例示性記憶體裝置之一圖。
圖2B係根據本揭露之一些實施例之圖2A中展示之記憶體裝置之一部分之一3D透視圖。
圖3繪示根據本揭露之一些實施例之具有不同佈局之電路層。
圖4繪示根據本揭露之一些實施例之具有採用圖3中展示之不同佈局之複數個電路層之一記憶體裝置。
圖5繪示根據本揭露之一些實施例之圖4中展示之不同電路層之間的例示性位元線線段連接。
圖6係繪示根據本揭露之一些實施例之圖4中展示之不同電路層之間的例示性位元線線段連接之一圖。
圖7繪示根據本揭露之一些實施例之具有不同佈局之電路層。
圖8繪示根據本揭露之一些實施例之具有採用圖7中展示之不同佈局之複數個電路層之一記憶體裝置。
圖9繪示根據本揭露之一些實施例之與不同電路層相關聯之例示性字線驅動方案。
圖10繪示根據本揭露之一些實施例之與不同電路層相關聯之例示性字線驅動方案。
圖11係根據本揭露之一些實施例之用於操作一記憶體裝置之一例示性方法之一流程圖。
200:記憶體裝置
202.1~202.N:電路層
206:記憶體單元陣列
210.1~210.M:導電貫穿通路結構
220.1~220.K:位元線
BS1,1~BSK,N:位元線線段

Claims (1)

  1. 一種記憶體裝置，其包括： 複數個電路層，其等彼此疊置，各電路層包括一或多個記憶體單元陣列； 複數個第一導電貫穿通路結構，其等穿透該等電路層；及 複數個位元線，各位元線包括分別放置於該等電路層上之複數個位元線線段，該等位元線線段透過該等第一導電貫穿通路結構之一者電連接，各位元線線段耦合至其中放置該位元線線段之一電路層之一記憶體單元陣列之複數個記憶體單元。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322188B2 (en) * 2018-09-20 2022-05-03 Taiwan Semiconductor Manufacturing Company Ltd. Memory device having bitline segmented into bitline segments and related method for operating memory device
TW202324396A (zh) * 2021-12-07 2023-06-16 聯華電子股份有限公司 具高讀取效率之字元線驅動電路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882553B2 (en) * 2002-08-08 2005-04-19 Micron Technology Inc. Stacked columnar resistive memory structure and its method of formation and operation
US8952470B2 (en) * 2012-09-10 2015-02-10 James John Lupino Low cost high density nonvolatile memory array device employing thin film transistors and back to back Schottky diodes
KR102237735B1 (ko) * 2014-06-16 2021-04-08 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
US11081155B2 (en) * 2018-06-18 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM reference current
US11322188B2 (en) * 2018-09-20 2022-05-03 Taiwan Semiconductor Manufacturing Company Ltd. Memory device having bitline segmented into bitline segments and related method for operating memory device
US11322546B2 (en) * 2018-09-27 2022-05-03 Intel Corporation Current delivery and spike mitigation in a memory cell array
US10839879B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Read techniques for a magnetic tunnel junction (MTJ) memory device with a current mirror
US11139300B2 (en) * 2019-11-20 2021-10-05 Intel Corporation Three-dimensional memory arrays with layer selector transistors
US11581337B2 (en) * 2020-06-29 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof

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