TWI457931B - 靜態隨機存取記憶體電路、雙埠靜態隨機存取記憶胞陣列與靜態隨機存取記憶胞陣列 - Google Patents

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Description

靜態隨機存取記憶體電路、雙埠靜態隨機存取記憶胞陣列與靜態隨機存取記憶胞陣列
本發明係有關於電子電路，特別是有關於耦合雜訊限制電路，適用於多埠的隨機存取記憶胞(Random Access Memory Cells，RAM cells)之直流模式下的字元線。本發明實施例大幅地降低介於所選擇字元線與其相鄰的未選擇字元線之間的反射雜訊(noise bounce)。
隨著技術的進步，半導體的尺寸也越來越小。隨機存取記憶體電路在尺寸縮小的競賽中通常扮演的舉足輕重的角色。
在90nm以下，薄型的記憶胞結構已經成為高密度嵌入之靜態隨機存取記憶體(Static Random Access Memory，SRAM)的關鍵結構。如第1圖所示，靜態隨機存取記憶體晶片1000具有一個雙埠(dual-port，DP)靜態隨機存取記憶體記憶胞陣列1100，其中列邊緣虛擬記憶胞(row-edge dummy cells)1200a與1200b和兩條字元線1300a與1300b分別連接於雙埠靜態隨機存取記憶胞陣列1100兩側。靜態隨機存取記憶胞陣列1100包括排列成複數列與複數行的複數靜態隨機存取記憶胞。這種記憶胞之位元線對字元線的長度比值比單埠記憶體之位元線對字元線的長度比值的1/2還小，而且比雙埠記憶體中之位元線對字元線的長度比值的1/3還小。在高速存取的應用中，對於位元線低負載效應的指標來說，在單一個這種類型的記憶胞中，其位元線對字元線的導線長度比值比較小。另一方面，由於薄型記憶胞的字元線比較長且彼此間距很小，所以薄型記憶胞也導致字元線耦合電容值變的比較高。這使得相鄰字元線之間(例如雙埠記憶體之字元線A與B之間，或雙埠記憶體之字元線A與鄰近位元線之字元線之間)產生不被期待之字元線雜訊耦合的情況。
為了讓記憶胞的尺寸變的更小，在位元線繞路方向(bit-line routing direction)的記憶胞高度(cell height)在設計時，通常在限制在兩個閘極距離(gate-pitches)的尺寸，因此在一個記憶胞中僅允許兩條金屬的字元線作為繞線使用(rounting)。這表示兩個相鄰字元線之間沒有用以屏蔽雜訊的額外金屬線(例如Vss或Vdd)。以記憶胞穩定性(字元線對字元線的耦合雜訊)的觀點來看，字元線耦合雜訊的將成為減少記憶胞尺寸的阻礙。
本發明實施例提供一種直流模式的字元線耦合雜訊限制電路，適用於多埠隨機存取記憶胞。靜態隨機存取記憶體記憶胞陣列包括字元線耦合雜訊限制電路。靜態隨機存取記憶胞陣列包括複數行和複數列，靜態隨機存取記憶體記憶胞形成於行和列的交點。每一個靜態隨機存取記憶體記憶胞具有第一字元線和第二字元線。第一字元線連接至第一耦合雜訊限制電路。
在本發明一些實施例中，第一耦合雜訊限制電路包括反向器和NMOS場效電晶體，而反向器具有另一個NMOS場效電晶體和PMOS場效電晶體。
要注意的是，在發明內容提及的實施例僅用以說明，本發明的範疇當視申請專利範圍而定。
本發明的多種型態包括字元線的雜訊限制概念和電路，用以減少靜態隨機存取記憶體晶片之直流模式的字元線耦合雜訊。本發明的多種型態可大幅地降低介於所選擇字元線與其相鄰未選擇字元線之間的反射雜訊。
在另一型態中，在靜態隨機存取記憶胞陣列邊緣中，鄰近記憶胞的列邊緣虛擬記憶胞被用來形成直流模式控制電路(DC mode control circuit)。因為在一個區域中具有兩種功能(虛擬記憶胞和字元線的耦合雜訊限制電路)的混合電路，所以最後被嵌入的電路幾乎不需要成本。內部的電源導線(例如CVdd和CVss)用來維持電路的功能。要注意的是，在一些實施例中，電壓源Vdd和內部的電源導線(CVdd)是電性耦接的，且電壓源Vss和內部的電源導線(CVss)也是電性耦接的。
本發明實施例將使用互補式金氧半(CMOS)之靜態隨機存取記憶胞加以說明。本發明所屬技術領域習知技藝者應能使用本發明實施例於其他任何型式的靜態隨機存取記憶胞。
參考第2A圖與第2B圖，根據本發明的實施例，第2A圖顯示一種雙埠的靜態隨機存取記憶體晶片2000，包括雙埠靜態隨機存取記憶胞陣列(dual-port static random access memory cells array)2100之直流模式字元線(DC mode word line)的耦合雜訊限制電路2200a與2200b，而第2B圖顯示雙埠的靜態隨機存取記憶體晶片的佈局。對於習知技藝者而言，要注意的是，雙埠的靜態隨機存取記憶胞陣列僅用以說明，本發明的概念也能夠用於單埠或多埠的靜態隨機存取記憶胞陣列。
雙埠的靜態隨機存取記憶胞陣列2100包括複數行和複數列，並具在上述行和列的交點上各具有一靜態隨機存取記憶胞。每一個靜態隨機存取記憶胞具有兩個字元線(word line conductor)，其中一者連接於一第一耦合雜訊限制電路2200a。耦合雜訊限制電路2200(即2200a與2200b)連接於字元線2300a與2300b。
在本實施例中，字元線WLA-2的耦合雜訊限制電路2200a與2200b，因為其位置是位於靜態隨機存取記憶胞陣列邊緣(列邊緣虛擬記憶胞)，所以耦合雜訊限制電路2200幾乎不需要成本。
第一耦合雜訊限制電路2200a包括一反向器與一N型金氧半場效電晶體(之後簡稱為NMOS場效電晶體)，而反向器包括另一NMOS場效電晶體與一P型金氧半場效電晶體(之後簡稱為PMOS場效電晶體)。類似地，第二耦合雜訊限制電路2200b亦包括一反向器與一NMOS場效電晶體，而反向器包括一NMOS場效電晶體與一PMOS場效電晶體。
在上述實施例中，當字元線未被選擇時，耦合雜訊限制電路2200將字元線(的電壓準位)嚴格地限制在電壓源VSS 。
接著，根據本發明的另一實施例，第3A圖顯示單側之直流模式字元線的耦合雜訊限制電路3000，其中耦合雜訊限制電路3000連接於字元線3110。耦合雜訊限制電路3000是形成在鄰接於靜態隨機存取記憶胞陣列(未圖示)的列邊緣虛擬記憶胞之中。
在本實施例中，耦合雜訊限制電路3000能夠被連接於靜態隨機存取記憶胞陣列(未圖示)的字元線3110。如上所述，靜態隨機存取記憶胞陣列包括複數行與複數列，並且在上述行和列的交點上皆具有一靜態隨機存取記憶胞。每一個靜態隨機存取記憶胞具有字元線3110。上述字元線連接於第一耦合雜訊限制電路，並且此第一耦合雜訊限制電路包括反向器3014與NMOS場效電晶體3012。反向器3014包括另一個NMOS場效電晶體與PMOS場效電晶體。
接著，根據本發明另一實施例，第3B圖顯示雙側之直流模式字元線的耦合雜訊限制電路3500，其中耦合雜訊限制電路3500連接於字元線3110。本實施例中，在靜態隨機存取記憶胞陣列(未圖示)的兩側，字元線3110具有兩個耦合雜訊限制電路。耦合雜訊限制電路3500是形成在鄰接於靜態隨機存取記憶胞陣列(未圖示)的列邊緣虛擬記憶胞之中。
類似地，靜態隨機存取記憶胞陣列包括複數行與複數列，並且在上述行和列的交點皆具有一靜態隨機存取記憶胞。每一個靜態隨機存取記憶胞具有字元線3110。字元線310在鄰接於靜態隨機存取記憶胞陣列之列邊緣虛擬記憶胞的兩側均分別連接至一耦合雜訊限制電路。
上述兩個耦合雜訊限制電路中之一者包括反向器3014a與NMOS場效電晶體3012a。反向器3014包括另一個NMOS場效電晶體與PMOS場效電晶體。類似地，上述兩個耦合雜訊限制電路中之另一者包括反向器3014b與NMOS場效電晶體3012b。反向器3014b也包括另一個NMOS場效電晶體與PMOS場效電晶體。
根據本發明另一實施例，第4A圖與第4B圖顯示耦合雜訊限制電路應用於多埠靜態隨機存取記憶胞之雙埠之直流模式字元線。第4A圖顯示耦合雜訊限制電路應用於單側雙埠的實施例，而第4B圖顯示耦合雜訊限制電路應用於雙側雙埠的實施例。
如第4A圖所示，在耦合雜訊限制電路應用於單側雙埠的實施例中，靜態隨機存取記憶胞陣列的每一列包括複數靜態隨機存取記憶胞4200a-4200n，以及兩條字元線4010a與4010b。在本實施例中，每一條字元線4010(即4010a、4010b)具有一個位於靜態隨機存取記憶胞陣列之一側的耦合雜訊限制電路。耦合雜訊限制電路是形成在鄰接於靜態隨機存取記憶胞陣列的列邊緣虛擬記憶胞之中。
耦合雜訊限制電路包括反向器4012a/4012b與NMOS場效電晶體4012a/4012b。反向器4012a/4012b包括另一NMOS場效電晶體與PMOS場效電晶體。
接著，第4B圖顯示耦合雜訊限制電路應用於雙側雙埠的實施例。類似地，靜態隨機存取記憶胞陣列的每一列包括複數靜態隨機存取記憶胞4200a-4200n，以及兩條字元線4010a與4010b。然而，在本實施例中，每一條字元線4010具有兩個位於靜態隨機存取記憶胞陣列之兩側的耦合雜訊限制電路。耦合雜訊限制電路是形成在鄰接於靜態隨機存取記憶胞陣列的列邊緣虛擬記憶胞之中。
耦合雜訊限制電路包括反向器4014a1/4014a2/4014b1/4014b2與NMOS場效電晶體4012a1/4012a2/4012b1/4012b2。反向器4014a1/4014a2/4014b1/4014b2包括另一NMOS場效電晶體與PMOS場效電晶體。
第5A圖為本發明中雙埠(dual-port)靜態隨機存取記憶胞之一實施例的圖示，而第5B圖為本發明兩埠(two-port)靜態隨機存取記憶胞之一實施例的圖示。上述兩種實施例是根據靜態隨機存取記憶胞4200來說明的。於第5A圖中，雙埠靜態隨機存取記憶胞包括第一NMOS場效電晶體5002、第一PMOS場效電晶體5004、第二NMOS場效電晶體5006、第二PMOS場效電晶體5008以及多個傳輸閘電晶體5010、5012、5014與5016，並且此雙埠靜態隨機存取記憶胞具有兩個資料儲存節點Node_1與Node_2。於第5B圖中，雙埠靜態隨機存取記憶胞包括第一NMOS場效電晶體5002、第一PMOS場效電晶體5004、第二NMOS場效電晶體5006、第二PMOS場效電晶體5008、第三NMOS場效電晶體5018以及多個傳輸閘電晶體5020、5022與5024，並且此雙埠靜態隨機存取記憶胞亦具有兩個資料儲存節點Node_1與Node_2。
在第5A圖與第5B圖中，第一NMOS場效電晶體5002的汲極電性連接於第一PMOS場效電晶體5004的汲極。第一NMOS場效電晶體5002的閘極電性連接於第一PMOS場效電晶體5004的閘極，並且一起電性連接至一既定的字元線。第一PMOS場效電晶體5004的源極電性連接於電壓源(Vdd)。第一NMOS場效電晶體5002的源極電性連接至電壓源(Vss)。第二NMOS場效電晶體5006的汲極電性連接至上述既定的字元線。第二NMOS場效電晶體5006的閘極電性連接至第一NMOS場效電晶體5002的汲極與第一PMOS場效電晶體5004的汲極，並且第二NMOS場效電晶體5006的源極電性連接至電壓源Vss。
第一NMOS場效電晶體5002與第一PMOS場效電晶體5004之間的連接路徑是藉由閘極層而一起連接至一既定的字元線。此外，第二NMOS場效電晶體5006的汲極是藉由金屬層(M1)而連接至一既定的字元線。
在一些實施例中，單一個靜態隨機存取記憶胞中之字元線對位元線的長度比值大於3.5。
雖然本發明已由較佳實施例揭露如上，但並非用以限制本發明。在不脫離本發明精神和範疇的前提下，習知技藝者當能作些許更動。要注意的是，上述步驟的組合能夠以多種組合依序或同時地完成，並且沒有任何特定步驟係關鍵和/或必須的。並且，關於實施例所描述的特徵和說明能夠其他實施例所描述的特徵和說明互相結合。因此，本發明的範疇涵括上述變型。
1000、2000．．．靜態隨機存取記憶體晶片
1100、2100．．．雙埠靜態隨機存取記憶胞陣列
1300a、1300b、2300a、2300b、3110、4010a、4010b、WLA-2．．．字元線
1200a、1200b．．．列邊緣虛擬記憶胞
3000、3500、2200a、2200b．．．耦合雜訊限制電路
3012、3012a、3012b、4012a、4012b、4012a1、4012a2、4012b1、4012b2、5002、5006、5018．．．NMOS場效電晶體
5004、5008．．．PMOS場效電晶體
3014、3014a、3014b、4014a、4014b、4014a1、4014a2、4014b1、4014b2．．．反向器
4200a-4200n．．．靜態隨機存取記憶胞
Vdd．．．電壓源
Vss．．．電壓源
5010、5012、5014、5016、5020、5022、5024．．．傳輸閘電晶體
Node_1、Node_2．．．資料儲存節點
第1圖為習知之雙埠靜態隨機存取記憶體的示意圖；
第2A圖和第2B圖顯示一個雙埠靜態隨機存取記憶體晶片，包括直流模式的字元線之耦合雜訊限制電路，適用於雙埠靜態隨機存取記憶胞；
第3A圖和第3B圖顯示單側和雙側直流模式的字元線之耦合雜訊限制電路，適用於雙埠多埠靜態隨機存取記憶胞；
第4A圖和第4B圖顯示單側和雙側雙埠直流模式的字元線之耦合雜訊限制電路，適用於雙埠多埠靜態隨機存取記憶胞；
第5A圖和第5B圖為雙埠/二埠靜態隨機存取記憶胞之實施例的示意圖。
2000．．．雙埠靜態隨機存取記憶體晶片
2100．．．雙埠靜態隨機存取記憶胞陣列
2300a、2300b．．．字元線
2200a、2200b．．．耦合雜訊限制電路

Claims (13)

  1. 一種靜態隨機存取記憶體電路，包括：至少一靜態隨機存取記憶胞陣列，上述靜態隨機存取記憶胞陣列包括複數行和複數列，上述行和列的交點皆具有一靜態隨機存取記憶胞；其中每一個上述靜態隨機存取記憶胞具有一第一字元線和一第二字元線；其中上述第一字元線連接至一第一耦合雜訊限制電路，其中上述第一耦合雜訊限制電路包括：一第一反向器，具有一第一NMOS場效電晶體和一第一PMOS場效電晶體；以及一第二NMOS場效電晶體；每一個上述MOS場效電晶體具有一汲極、一源極以及一閘極，其中：上述第一NMOS場效電晶體的汲極電性連接至上述第一PMOS場效電晶體的汲極；上述第一NMOS場效電晶體的閘極電性連接至上述第一PMOS場效電晶體的閘極，並且一起連接至電性連接至一第一字元線；上述第一PMOS場效電晶體的源極電性連接至一第一電壓源；上述第一NMOS場效電晶體的源極電性連接至一第二電壓源；上述第二NMOS場效電晶體的汲極電性連接至上述第一字元線； 上述第二NMOS場效電晶體的閘極電性連接至上述第一NMOS場效電晶體的汲極和上述第一NMOS場效電晶體的汲極；以及上述第二NMOS場效電晶體的源極電性連接至上述第二電壓源。
  2. 如申請專利範圍第1項所述的靜態隨機存取記憶體電路，其中上述第一NMOS場效電晶體的閘極係藉由一閘極層連接至上述第一PMOS場效電晶體的閘極。
  3. 如申請專利範圍第1項所述的靜態隨機存取記憶體電路，其中上述第二NMOS場效電晶體的汲極係藉由一金屬層(M1)連接至上述第一字元線。
  4. 如申請專利範圍第1項所述的靜態隨機存取記憶體電路，其中每一個上述靜態隨機存取記憶胞包括：至少二埠，上述埠的每一者包括複數字元線和複數位元線，用以執行讀取或寫入；以及一第一電源導線與複數第二電源導線，用以傳輸電源；其中在單一個靜態隨機存取記憶胞中，上述字元線對位元線的長度比值大於3.5，且上述第一和第二電壓源分別電性連接至上述第一和第二電源導線。
  5. 如申請專利範圍第1項所述的靜態隨機存取記憶體電路，其中上述靜態隨機存取記憶胞之每一者是雙埠靜態隨機存取記憶胞、二埠靜態隨機存取記憶胞，或多埠靜態隨機存取記憶胞。
  6. 如申請專利範圍第1項所述的靜態隨機存取記憶 體電路，其中上述第一耦合雜訊限制電路位於上述第一字元線之一端。
  7. 如申請專利範圍第6項所述的靜態隨機存取記憶體電路，更包括一第二耦合雜訊限制電路，位於上述第一字元線之另一端，其中上述第二耦合雜訊限制電路包括：一第二反向器，具有一第三NMOS場效電晶體和一第三PMOS場效電晶體；以及一第四NMOS場效電晶體。
  8. 如申請專利範圍第7項所述的靜態隨機存取記憶體電路，每一個上述MOS場效電晶體具有一汲極、一源極以及一閘極，其中：上述第一NMOS場效電晶體的汲極電性連接至上述第一PMOS場效電晶體的汲極；上述第一NMOS場效電晶體的閘極電性連接至上述第一PMOS場效電晶體的閘極，並且一起電性連接至上述第一字元線；上述第一PMOS場效電晶體的源極電性連接至一第一電壓源；一第二PMOS場效電晶體的源極電性連接至一第二電壓源；上述第二NMOS場效電晶體的汲極電性連接至上述第一字元線；上述第二NMOS場效電晶體的閘極電性連接至上述第一NMOS場效電晶體的汲極和上述第一PMOS場效電 晶體的汲極；以及上述第二NMOS場效電晶體的源極電性連接至上述第二電壓源。
  9. 一種雙埠靜態隨機存取記憶胞陣列，包括：複數靜態隨機存取記憶胞，設置於複數行與複數列之內，上述行和列的每一個交點具有上述靜態隨機存取記憶胞中之一者；每一個上述靜態隨機存取記憶胞包括：至少二埠，包括一第一埠和一第二埠，其中上述第一埠包括一第一字元線和一第一位元線，用以執行讀取或寫入，並且上述第二埠包括一第二字元線和一第二位元線，用以執行讀取或寫入；交叉耦接的第一、第二反向器，具有一資料儲存節點與一反相資料儲存節點，交叉耦接之上述第一、第二反向器的每一者具有一第一NMOS場效電晶體和一第一PMOS場效電晶體；三層金屬層，包括一第一金屬層、一第二金屬層以及一第三金屬層，其中上述第一金屬層用以對上述靜態隨機存取記憶胞進行內連線，上述第二金屬層用以作為一第一電源導線與複數第二電源導線，上述第三金屬層用以作為上述第一字元線和上述第二字元線；以及上述第一和第二字元線之每一者均連接至一耦合雜訊限制電路。
  10. 如申請專利範圍第9項所述之雙埠靜態隨機存取記憶胞陣列，其中上述耦合雜訊限制電路包括： 一第三反向器，具有一第二NMOS場效電晶體和一第二PMOS場效電晶體；以及一第三NMOS場效電晶體。
  11. 一種靜態隨機存取記憶胞陣列，包括：複數靜態隨機存取記憶胞，設置於複數行與複數列之內，上述行和列的每一個交點具有上述靜態隨機存取記憶胞中之一者；每一個上述靜態隨機存取記憶胞包括：四個傳輸閘元件，用於讀取/寫入的控制；交叉耦接的二反向器，具有一資料儲存節點與一反相資料儲存節點，交叉耦接之上述反向器的每一者具有一NMOS元件和一PMOS元件；四條位元線；以及兩條字元線；其中在單一個靜態隨機存取記憶胞中，上述字元線之少一者對上述位元線之至少一者的長度比值大於3.5。
  12. 一種靜態隨機存取記憶胞陣列，包括：複數靜態隨機存取記憶胞，設置於複數行與複數列之內，上述行和列的每一個交點具有上述靜態隨機存取記憶胞中之一者；每一個上述靜態隨機存取記憶胞包括：三個傳輸閘元件，用於讀取/寫入的控制；交叉耦接的第一、第二反向器，具有一資料儲存節點與一反相資料儲存節點，交叉耦接之上述第一、第二反向器的每一者具有一第一NMOS場效電晶體和一第二 PMOS場效電晶體；至少三條位元線；以及至少兩條字元線，每條字元線耦接至一耦合雜訊限制電路；其中在單一個靜態隨機存取記憶胞中，上述字元線之至少一者對上述位元線之至少一者的長度比值大於3.5。
  13. 如申請專利範圍第12項所述之靜態隨機存取記憶胞陣列，其中上述耦合雜訊限制電路包括：一第三反向器，具有一第二NMOS場效電晶體和一第二PMOS場效電晶體；以及一第三NMOS場效電晶體；上述MOS場效電晶體之每一者皆具有汲極、源極以及閘極，其中：上述第二NMOS場效電晶體的汲極電性連接至上述第二PMOS場效電晶體的汲極；上述第二NMOS場效電晶體的閘極電性連接至上述第二PMOS場效電晶體的閘極，並且一起電性連接至上述至少兩條字元線中之一既定字元線；上述第二PMOS場效電晶體的源極電性連接至一第一電壓源；上述第二NMOS場效電晶體的源極電性連接至一第二電壓源；上述第三NMOS場效電晶體的汲極電性連接至上述既定字元線； 上述第三NMOS場效電晶體的閘極電性連接至上述第二NMOS場效電晶體的汲極和上述第二PMOS場效電晶體的汲極；以及上述第三NMOS場效電晶體的源極電性連接至上述第二電壓源。
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