JP2002237531A - Ｓｒａｍ装置 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 動作の安定なＳＲＡＭ装置を提供する。
【解決手段】 入出力部へのデータの読み出しおよび書
き込みの際に、選択されたビット線対の両側に隣接する
ビット線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／Ｂ
Ｌ２）を等電位の状態にする。つまり、ビット線対（Ｂ
Ｌ０、／ＢＬ０）および（ＢＬ２、／ＢＬ２）の電位
を、プリチャージされた状態から入出力部へのデータの
読み出しおよび書き込みが行なわれるまで維持する。こ
のことによって、ビット線対（ＢＬ０、／ＢＬ０）およ
び（ＢＬ２、／ＢＬ２）をあたかもシールド線のように
振る舞わせることができる。
き込みの際に、選択されたビット線対の両側に隣接する
ビット線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／Ｂ
Ｌ２）を等電位の状態にする。つまり、ビット線対（Ｂ
Ｌ０、／ＢＬ０）および（ＢＬ２、／ＢＬ２）の電位
を、プリチャージされた状態から入出力部へのデータの
読み出しおよび書き込みが行なわれるまで維持する。こ
のことによって、ビット線対（ＢＬ０、／ＢＬ０）およ
び（ＢＬ２、／ＢＬ２）をあたかもシールド線のように
振る舞わせることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ装置に関
し、特に動作の安定化に関する。
し、特に動作の安定化に関する。
【０００２】
【従来の技術】従来の６トランジスタＳＲＡＭ装置で
は、ビット線対ＢＬ１および／ＢＬ１との間で配線間カ
ップリングが生じる。このことによって、カップリング
ノイズが生じるという問題がある。そこで、カップリン
グノイズを抑制するために、ビット線をシールドする技
術として、ビット線対ＢＬ１と／ＢＬ１との間に別途接
地線Ｖｓｓを同じ配線層に配線することがある。この技
術によって製造されるＳＲＡＭ装置のメモリセル１００
を図１０に示す。また、３個分のメモリセル１００の上
方に位置する領域の配線層および接続孔の模式的な断面
図を図１１に示す。なお、図１１は、図１０に示したＸ
Ｉ−ＸＩ線に沿った断面に対応し、全ての接続孔と接続
された配線とを投影した模式図である。
は、ビット線対ＢＬ１および／ＢＬ１との間で配線間カ
ップリングが生じる。このことによって、カップリング
ノイズが生じるという問題がある。そこで、カップリン
グノイズを抑制するために、ビット線をシールドする技
術として、ビット線対ＢＬ１と／ＢＬ１との間に別途接
地線Ｖｓｓを同じ配線層に配線することがある。この技
術によって製造されるＳＲＡＭ装置のメモリセル１００
を図１０に示す。また、３個分のメモリセル１００の上
方に位置する領域の配線層および接続孔の模式的な断面
図を図１１に示す。なお、図１１は、図１０に示したＸ
Ｉ−ＸＩ線に沿った断面に対応し、全ての接続孔と接続
された配線とを投影した模式図である。
【０００３】図１０に示すように、メモリセル１００に
は２本のビット線（ＢＬ１、／ＢＬ１）と接地線Ｖｓｓ
の計３本の配線が接続されている。また、図１１に示す
ように、ビット線の横幅方向および接続孔の深さ方向の
いずれにも、配線がほぼ最小ピッチでレイアウトされ
る。
は２本のビット線（ＢＬ１、／ＢＬ１）と接地線Ｖｓｓ
の計３本の配線が接続されている。また、図１１に示す
ように、ビット線の横幅方向および接続孔の深さ方向の
いずれにも、配線がほぼ最小ピッチでレイアウトされ
る。
【０００４】
【発明が解決しようとする課題】図１０および図１１に
示したメモリセル１００を有するＳＲＡＭ装置では、２
本のビット線ＢＬ１および／ＢＬ１の間に配置された接
地線Ｖｓｓによって、それぞれのビット線ＢＬ１および
／ＢＬ１は、互いに完全にシールドされる。従って、ビ
ット線対内のカップリングノイズは抑制される。しか
し、２本のビット線ＢＬ１および／ＢＬ１と接地線Ｖｓ
ｓとの間の距離が近い。このため、配線容量は大きくな
る。特に、メモリセルの微細化に伴って各配線間の間隔
が狭くなるにつれて、配線容量はさらに大きくなる。ま
た、各配線間の間隔が狭いために、プロセスダスト欠陥
により、２本のビット線ＢＬ１および／ＢＬ１と接地線
Ｖｓｓとのショートする確率が高くなる。２本のビット
線ＢＬ１および／ＢＬ１と接地線Ｖｓｓとがショートす
ると、２本のビット線ＢＬ１および／ＢＬ１が電源電圧
にプリチャージされる際にプリチャージ回路を介して短
絡リーク電流が流れる。このリーク電流は、たとえ２本
のビット線ＢＬ１および／ＢＬ１を冗長セルと置換した
としても残る。
示したメモリセル１００を有するＳＲＡＭ装置では、２
本のビット線ＢＬ１および／ＢＬ１の間に配置された接
地線Ｖｓｓによって、それぞれのビット線ＢＬ１および
／ＢＬ１は、互いに完全にシールドされる。従って、ビ
ット線対内のカップリングノイズは抑制される。しか
し、２本のビット線ＢＬ１および／ＢＬ１と接地線Ｖｓ
ｓとの間の距離が近い。このため、配線容量は大きくな
る。特に、メモリセルの微細化に伴って各配線間の間隔
が狭くなるにつれて、配線容量はさらに大きくなる。ま
た、各配線間の間隔が狭いために、プロセスダスト欠陥
により、２本のビット線ＢＬ１および／ＢＬ１と接地線
Ｖｓｓとのショートする確率が高くなる。２本のビット
線ＢＬ１および／ＢＬ１と接地線Ｖｓｓとがショートす
ると、２本のビット線ＢＬ１および／ＢＬ１が電源電圧
にプリチャージされる際にプリチャージ回路を介して短
絡リーク電流が流れる。このリーク電流は、たとえ２本
のビット線ＢＬ１および／ＢＬ１を冗長セルと置換した
としても残る。
【０００５】また、図１１に示すように、メモリセル１
００の両側に隣接するビット線（／ＢＬ０、ＢＬ２）と
の間には配線が設けられていない。このため、／ＢＬ０
とＢＬ１との間、および／ＢＬ１とＢＬ２との間におい
て、カップリングノイズは依然として生じる。
００の両側に隣接するビット線（／ＢＬ０、ＢＬ２）と
の間には配線が設けられていない。このため、／ＢＬ０
とＢＬ１との間、および／ＢＬ１とＢＬ２との間におい
て、カップリングノイズは依然として生じる。
【０００６】そこで、２本のビット線（ＢＬ１、／ＢＬ
１）と、メモリセル１００の両側に隣接するビット線
（／ＢＬ０、ＢＬ２）との間に、シールドのための接地
線または電源線を配置すればカップリングノイズの問題
は解決する。しかし、ビット線とシールドための接地線
または電源線との間隔が非常に狭くなるので、配線容量
がさらに大きくなる。このことによって、ビット線対
（ＢＬ１、／ＢＬ１）の充放電時間が長くなる。例え
ば、１００ｍＶの電位変化が起きるまでの時間、すなわ
ち読み出しセンスアンプをオンにするタイミングまでの
遅延時間が増大する不具合がある。
１）と、メモリセル１００の両側に隣接するビット線
（／ＢＬ０、ＢＬ２）との間に、シールドのための接地
線または電源線を配置すればカップリングノイズの問題
は解決する。しかし、ビット線とシールドための接地線
または電源線との間隔が非常に狭くなるので、配線容量
がさらに大きくなる。このことによって、ビット線対
（ＢＬ１、／ＢＬ１）の充放電時間が長くなる。例え
ば、１００ｍＶの電位変化が起きるまでの時間、すなわ
ち読み出しセンスアンプをオンにするタイミングまでの
遅延時間が増大する不具合がある。
【０００７】また、書き込み時においては、２つのビッ
ト線（ＢＬ１、／ＢＬ１）のそれぞれに印加される電圧
は、電源電圧からグランドレベルまでダイナミックに変
化する。このとき、隣接して配置されたビット線／ＢＬ
０とＢＬ１との間、ビット線／ＢＬ１とＢＬ２との間で
非常に大きなカップリングノイズが生じる。このことに
よって、隣接するビット線／ＢＬ０およびＢＬ２に印加
されている電圧が大きく変化する。このため、メモリセ
ル１００に隣接するメモリセルの記憶情報が破壊される
おそれもある。
ト線（ＢＬ１、／ＢＬ１）のそれぞれに印加される電圧
は、電源電圧からグランドレベルまでダイナミックに変
化する。このとき、隣接して配置されたビット線／ＢＬ
０とＢＬ１との間、ビット線／ＢＬ１とＢＬ２との間で
非常に大きなカップリングノイズが生じる。このことに
よって、隣接するビット線／ＢＬ０およびＢＬ２に印加
されている電圧が大きく変化する。このため、メモリセ
ル１００に隣接するメモリセルの記憶情報が破壊される
おそれもある。
【０００８】本発明は、上記課題を解決するためになさ
れたものであり、動作の安定なＳＲＡＭ装置を提供する
ことを目的とする。
れたものであり、動作の安定なＳＲＡＭ装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明のＳＲＡＭ装置
は、互いにほぼ平行に配置され、各々メモリセルに接続
される複数のビット線対と、上記複数のビット線対の中
から１つのビット線対を選択する選択手段と、上記１つ
のビット線対が選択された状態で、上記ビット線対に隣
接する両側のビット線のプリチャージ電位を維持する電
位維持手段とを備えたＳＲＡＭ装置であって、互いに隣
接する２つのビット線対の間隔は、１つのビット線対内
の各ビット線同士の間隔よりも狭い。
は、互いにほぼ平行に配置され、各々メモリセルに接続
される複数のビット線対と、上記複数のビット線対の中
から１つのビット線対を選択する選択手段と、上記１つ
のビット線対が選択された状態で、上記ビット線対に隣
接する両側のビット線のプリチャージ電位を維持する電
位維持手段とを備えたＳＲＡＭ装置であって、互いに隣
接する２つのビット線対の間隔は、１つのビット線対内
の各ビット線同士の間隔よりも狭い。
【００１０】選択された１つのビット線対の隣接する両
側のビット線対のプリチャージ電位を維持することによ
って、選択された１つのビット線対の隣接する両側のビ
ット線を、選択された１つのビット線対のシールド線と
して振る舞わせることができる。従って、新たな素子や
配線などを追加することなく、選択された１つのビット
線対と、その両側に隣接するビット線との間で生じるカ
ップリングノイズに対するシールド効果を高めることが
できる。さらに、両側の隣接ビット線対はプリチャージ
を継続し、あたかも電源線のように振る舞っている。こ
のため、互いに隣接する２つのビット線対間のカップリ
ングの影響を考慮する必要が無くなる。つまり、互いに
隣接する２つのビット線対の間隔を狭くできる。さら
に、このことによって、１つのビット線対内の各ビット
線同士の間隔を広くできる。従って、本発明のＳＲＡＭ
装置では、１つのビット線対内の各ビット線同士間に生
じる容量を小さくすることができる。すなわち、１つの
ビット線対内の各ビット線同士間に別途専用のシールド
線を設けずに、カップリングノイズを低減することがで
きる。
側のビット線対のプリチャージ電位を維持することによ
って、選択された１つのビット線対の隣接する両側のビ
ット線を、選択された１つのビット線対のシールド線と
して振る舞わせることができる。従って、新たな素子や
配線などを追加することなく、選択された１つのビット
線対と、その両側に隣接するビット線との間で生じるカ
ップリングノイズに対するシールド効果を高めることが
できる。さらに、両側の隣接ビット線対はプリチャージ
を継続し、あたかも電源線のように振る舞っている。こ
のため、互いに隣接する２つのビット線対間のカップリ
ングの影響を考慮する必要が無くなる。つまり、互いに
隣接する２つのビット線対の間隔を狭くできる。さら
に、このことによって、１つのビット線対内の各ビット
線同士の間隔を広くできる。従って、本発明のＳＲＡＭ
装置では、１つのビット線対内の各ビット線同士間に生
じる容量を小さくすることができる。すなわち、１つの
ビット線対内の各ビット線同士間に別途専用のシールド
線を設けずに、カップリングノイズを低減することがで
きる。
【００１１】さらに、１つのビット線対内の各ビット線
同士間が広く、且つ、１つのビット線対内の各ビット線
の間に別途専用のシールド線を設けられていないので、
１つのビット線対内の各ビット線とシールド線とがショ
ートすることはない。従って、全てのビット線が電源電
圧にプリチャージされる際にプリチャージ回路を介して
短絡リーク電流が流れるという不具合は生じない。
同士間が広く、且つ、１つのビット線対内の各ビット線
の間に別途専用のシールド線を設けられていないので、
１つのビット線対内の各ビット線とシールド線とがショ
ートすることはない。従って、全てのビット線が電源電
圧にプリチャージされる際にプリチャージ回路を介して
短絡リーク電流が流れるという不具合は生じない。
【００１２】また、互いに隣接する２つのビット線対の
間隔が狭くなっているため、互いに隣接する２つのビッ
ト線対の間でショートが起こる可能性がある。しかし、
全てのビット線が電源電圧にプリチャージされる際に
は、全てのビット線は等電位であるので、このショート
に起因する短絡リーク電流は発生しない。
間隔が狭くなっているため、互いに隣接する２つのビッ
ト線対の間でショートが起こる可能性がある。しかし、
全てのビット線が電源電圧にプリチャージされる際に
は、全てのビット線は等電位であるので、このショート
に起因する短絡リーク電流は発生しない。
【００１３】上記電位維持手段は、上記複数のビット線
対のうち、選択された上記１つビット線対を除く全ての
他のビット線対のプリチャージ電位を維持する構成とし
てもよい。
対のうち、選択された上記１つビット線対を除く全ての
他のビット線対のプリチャージ電位を維持する構成とし
てもよい。
【００１４】上記電位維持手段は、上記複数のビット線
対のうち、選択された上記１つのビット線対を原点とし
て、奇数番目のビット線対のプリチャージ電位を維持
し、偶数番目のビット線対のプリチャージ電位を維持し
ない構成としてもよい。
対のうち、選択された上記１つのビット線対を原点とし
て、奇数番目のビット線対のプリチャージ電位を維持
し、偶数番目のビット線対のプリチャージ電位を維持し
ない構成としてもよい。
【００１５】上記電位保持手段によって、プリチャージ
電位が維持されないビット線の数より、プリチャージ電
位が維持されるビット線対の数の方が多い構成としても
よい。
電位が維持されないビット線の数より、プリチャージ電
位が維持されるビット線対の数の方が多い構成としても
よい。
【００１６】上記電位保持手段は、書き込み動作時にの
み、プリチャージ電位を維持する構成としてもよい。
み、プリチャージ電位を維持する構成としてもよい。
【００１７】上記複数のビット線対の各ビット線の厚み
と比較して、互いに隣接する２つのビット線対の間隔は
狭く、１つのビット線対内の各ビット線同士の間隔は広
いことが好ましい。
と比較して、互いに隣接する２つのビット線対の間隔は
狭く、１つのビット線対内の各ビット線同士の間隔は広
いことが好ましい。
【００１８】このことによって、ビット線対内の配線容
量を小さくすることができる。
量を小さくすることができる。
【００１９】複数の配線層をさらに有し、上記複数の配
線層のうち、上記ビット線が設けられた配線層は、上記
メモリセルの上方に位置する領域において上記ビット線
以外の配線が存在しないことが好ましい。
線層のうち、上記ビット線が設けられた配線層は、上記
メモリセルの上方に位置する領域において上記ビット線
以外の配線が存在しないことが好ましい。
【００２０】ビット線専用の配線層を設けることによっ
て、ビット線と、ビット線の上下の配線層との配線間隔
を大きく確保することができる。
て、ビット線と、ビット線の上下の配線層との配線間隔
を大きく確保することができる。
【００２１】上記複数の配線層は、順に積層された第１
配線層、第２配線層、第３配線層および第４配線層を含
み、上記メモリセルの接地線は、上記ビット線と直交し
て第１配線層と第４配線層とに設けられ、上記メモリセ
ルの電源線は、上記ビット線と直交して第２配線層と第
４配線層とに設けられ、上記ビット線は、第３配線層に
設けられていることが好ましい。
配線層、第２配線層、第３配線層および第４配線層を含
み、上記メモリセルの接地線は、上記ビット線と直交し
て第１配線層と第４配線層とに設けられ、上記メモリセ
ルの電源線は、上記ビット線と直交して第２配線層と第
４配線層とに設けられ、上記ビット線は、第３配線層に
設けられていることが好ましい。
【００２２】このことによって、接地線および電源線
を、第３配線層に形成されたビット線を挟むシールド線
として機能させることができる。
を、第３配線層に形成されたビット線を挟むシールド線
として機能させることができる。
【００２３】上記メモリセルの上方に位置する領域にお
いて、上記第４配線層と、上記第３配線層以下に位置す
る配線層とを接続するための接続孔が設けられていない
ことが好ましい。
いて、上記第４配線層と、上記第３配線層以下に位置す
る配線層とを接続するための接続孔が設けられていない
ことが好ましい。
【００２４】このことによって、ビット線に近接するプ
ラグや配線を従来に比べて少なくすることができる。従
って、ビット線自身の容量、ビット線対内の容量および
ビット線対と隣接するビット線との容量を低減すること
ができる。
ラグや配線を従来に比べて少なくすることができる。従
って、ビット線自身の容量、ビット線対内の容量および
ビット線対と隣接するビット線との容量を低減すること
ができる。
【００２５】本発明の別のＳＲＡＭ装置は、互いにほぼ
平行に配置され、各々メモリセルに接続される複数のビ
ット線対と、上記複数のビット線対の中から、端のビッ
ト線対を原点として奇数番目の１つのビット線対を選択
する第１選択手段と、上記奇数番目の１つのビット線対
が選択された状態で、上記端のビット線対を原点として
偶数番目のビット線対のプリチャージ電位を維持する第
１電位維持手段と、上記複数のビット線対の中から、上
記端のビット線対を原点として偶数番目の１つのビット
線対を選択する第２選択手段と、上記奇数番目の１つの
ビット線対が選択された状態で、上記端のビット線対を
原点として奇数番目のビット線対のプリチャージ電位を
維持する第２電位維持手段とを備えたＳＲＡＭ装置であ
って、互いに隣接する２つのビット線対の間隔は、１つ
のビット線対内の各ビット線同士の間隔よりも狭い。
平行に配置され、各々メモリセルに接続される複数のビ
ット線対と、上記複数のビット線対の中から、端のビッ
ト線対を原点として奇数番目の１つのビット線対を選択
する第１選択手段と、上記奇数番目の１つのビット線対
が選択された状態で、上記端のビット線対を原点として
偶数番目のビット線対のプリチャージ電位を維持する第
１電位維持手段と、上記複数のビット線対の中から、上
記端のビット線対を原点として偶数番目の１つのビット
線対を選択する第２選択手段と、上記奇数番目の１つの
ビット線対が選択された状態で、上記端のビット線対を
原点として奇数番目のビット線対のプリチャージ電位を
維持する第２電位維持手段とを備えたＳＲＡＭ装置であ
って、互いに隣接する２つのビット線対の間隔は、１つ
のビット線対内の各ビット線同士の間隔よりも狭い。
【００２６】本発明によれば、複数のビット線対の中か
ら、端のビット線対を原点として奇数番目（偶数番目）
のビット線対の１つが選択される場合には偶数番目（奇
数番目）のビット線対のプリチャージが継続される。つ
まり、選択された１つのビット線対の隣接する両側のビ
ット線対のプリチャージ電位が維持される。このことに
よって、選択された１つのビット線対の隣接する両側の
ビット線を、選択された１つのビット線対のシールド線
として振る舞わせることができる。従って、新たな素子
や配線などを追加することなく、選択された１つのビッ
ト線対と、その両側に隣接するビット線との間で生じる
カップリングノイズに対するシールド効果を高めること
ができる。さらに本発明のＳＲＡＭ装置によれば、ビッ
ト線対を選択する期間を２分割し、前半では端のビット
線対から数えて奇数番目のビット線対を読み出し、後半
では偶数番目のビット線対を読み出す構成とすることが
可能である。つまり、ビット線対を選択する期間を複数
に分割し、その期間毎に１つのビット線対を選択するこ
とによって、複数のビット線対を選択する構成とするこ
とが可能である。この構成は、読み出しおよび書き込み
されたデータをパイプライン処理する場合に適してお
り、データ処理を高速化できる。
ら、端のビット線対を原点として奇数番目（偶数番目）
のビット線対の１つが選択される場合には偶数番目（奇
数番目）のビット線対のプリチャージが継続される。つ
まり、選択された１つのビット線対の隣接する両側のビ
ット線対のプリチャージ電位が維持される。このことに
よって、選択された１つのビット線対の隣接する両側の
ビット線を、選択された１つのビット線対のシールド線
として振る舞わせることができる。従って、新たな素子
や配線などを追加することなく、選択された１つのビッ
ト線対と、その両側に隣接するビット線との間で生じる
カップリングノイズに対するシールド効果を高めること
ができる。さらに本発明のＳＲＡＭ装置によれば、ビッ
ト線対を選択する期間を２分割し、前半では端のビット
線対から数えて奇数番目のビット線対を読み出し、後半
では偶数番目のビット線対を読み出す構成とすることが
可能である。つまり、ビット線対を選択する期間を複数
に分割し、その期間毎に１つのビット線対を選択するこ
とによって、複数のビット線対を選択する構成とするこ
とが可能である。この構成は、読み出しおよび書き込み
されたデータをパイプライン処理する場合に適してお
り、データ処理を高速化できる。
【００２７】
【発明の実施の形態】以下、本発明の実施形態につい
て、図を参照しながら説明する。
て、図を参照しながら説明する。
【００２８】図１（ａ）および図１（ｂ）は、本実施形
態のＳＲＡＭ装置が備えるメモリセル１０を示す。図１
（ａ）および図１（ｂ）に示すように、本実施形態のメ
モリセル１０は、ＭＯＳトランジスタＭＰ０、ＭＰ１、
ＭＮ０、ＭＮ１から構成されるＣＭＯＳインバータをク
ロスカップル接続することによって構成した相補型のデ
ータ記憶部Ｓと、ビット線対（ＢＬ１、／ＢＬ１）およ
びワード線ＷＬと、データ記憶部Ｓとビット線対のそれ
ぞれとを接続するアクセストランジスタ対（ＭＮ２、Ｍ
Ｎ３）とを有する。
態のＳＲＡＭ装置が備えるメモリセル１０を示す。図１
（ａ）および図１（ｂ）に示すように、本実施形態のメ
モリセル１０は、ＭＯＳトランジスタＭＰ０、ＭＰ１、
ＭＮ０、ＭＮ１から構成されるＣＭＯＳインバータをク
ロスカップル接続することによって構成した相補型のデ
ータ記憶部Ｓと、ビット線対（ＢＬ１、／ＢＬ１）およ
びワード線ＷＬと、データ記憶部Ｓとビット線対のそれ
ぞれとを接続するアクセストランジスタ対（ＭＮ２、Ｍ
Ｎ３）とを有する。
【００２９】特に、本実施形態のメモリセル１０は、互
いに隣接する２つのビット線／ＢＬ１とＢＬ２との間隔
は狭くなっており、１つのビット線対内のビット線ＢＬ
１と／ＢＬ１との間隔は、互いに隣接する２つのビット
線／ＢＬ１とＢＬ２との間隔に比べて広くなっている。
いに隣接する２つのビット線／ＢＬ１とＢＬ２との間隔
は狭くなっており、１つのビット線対内のビット線ＢＬ
１と／ＢＬ１との間隔は、互いに隣接する２つのビット
線／ＢＬ１とＢＬ２との間隔に比べて広くなっている。
【００３０】上記構成のメモリセル１０を備えるＳＲＡ
Ｍ装置は、これから以下に述べる駆動方法で駆動され
る。以下、本実施形態のＳＲＡＭ装置の駆動方法を図を
参照しながら説明する。
Ｍ装置は、これから以下に述べる駆動方法で駆動され
る。以下、本実施形態のＳＲＡＭ装置の駆動方法を図を
参照しながら説明する。
【００３１】図２（ａ）は、本実施形態の６トランジス
タＳＲＡＭ装置の駆動方法を模式的に表す図である。図
２（ｂ）は、従来の６トランジスタＳＲＡＭ装置の駆動
方法を模式的に表す図である。
タＳＲＡＭ装置の駆動方法を模式的に表す図である。図
２（ｂ）は、従来の６トランジスタＳＲＡＭ装置の駆動
方法を模式的に表す図である。
【００３２】６トランジスタＳＲＡＭ装置のメモリセル
は、図１（ｂ）に示すように、１対のＣＭＯＳインバー
タ回路をフリップフロップ構成に接続し、各記憶ノード
にワード線ＷＬをゲート入力とする一対のアクセストラ
ンジスタＭＮ２、ＭＮ３を接続したものであり、アクセ
ストランジスタＭＮ２、ＭＮ３を通じてビット線対ＢＬ
１および／ＢＬ１との間で、読み出し、書き込みのデー
タ転送を行なう。ワード線ＷＬは、メモリセルが選択さ
れた時のみ１レベルとなり、アクセストランジスタＭＮ
２、ＭＮ３をオン状態にする。通常、ビット線対ＢＬ１
および／ＢＬ１を含むＳＲＡＭ装置に設けられた全ての
ビット線は、メモリセルが選択される前に予め等電位に
設定され（以後、本明細書中では「プリチャージ」と称
する）、前に選択されていたメモリセルのデータが次に
新たに選択されるメモリセルに誤って書き込まれないよ
うに保護される。
は、図１（ｂ）に示すように、１対のＣＭＯＳインバー
タ回路をフリップフロップ構成に接続し、各記憶ノード
にワード線ＷＬをゲート入力とする一対のアクセストラ
ンジスタＭＮ２、ＭＮ３を接続したものであり、アクセ
ストランジスタＭＮ２、ＭＮ３を通じてビット線対ＢＬ
１および／ＢＬ１との間で、読み出し、書き込みのデー
タ転送を行なう。ワード線ＷＬは、メモリセルが選択さ
れた時のみ１レベルとなり、アクセストランジスタＭＮ
２、ＭＮ３をオン状態にする。通常、ビット線対ＢＬ１
および／ＢＬ１を含むＳＲＡＭ装置に設けられた全ての
ビット線は、メモリセルが選択される前に予め等電位に
設定され（以後、本明細書中では「プリチャージ」と称
する）、前に選択されていたメモリセルのデータが次に
新たに選択されるメモリセルに誤って書き込まれないよ
うに保護される。
【００３３】本実施形態では、ワード線選択によって同
時にアクセスされるすべてのビット線対によってデータ
が入出力部に読み出されるのではなく、図２（ａ）に示
すように、カラム選択によって選択されたビット線対を
用いてデータの読み出し、および書き込みを行なう。な
お、カラム選択は、例えば、ビット線対全体の１／２
（２対から１対を選択）、１／４（４対から１対を選
択）、１／８（８対から１対の選択）、または１／１６
（１６対から１対の選択）のビット線対を選択すること
である。従って、選択されたビット線対（ＢＬ１、／Ｂ
Ｌ１）の読み出し電位のみが意味を持ち、選択されてい
ないその他のビット線対の読み出し電位は意味を持たな
い。このことを利用して、入出力部へのデータの読み出
しおよび書き込みの際に、選択されたビット線対の両側
に隣接するビット線対（ＢＬ０、／ＢＬ０）および（Ｂ
Ｌ２、／ＢＬ２）を等電位の状態にする。つまり、ビッ
ト線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／ＢＬ
２）の電位を、プリチャージされた状態から入出力部へ
のデータの読み出しおよび書き込みが行なわれるまで維
持する。このことによって、ビット線対（ＢＬ０、／Ｂ
Ｌ０）および（ＢＬ２、／ＢＬ２）をあたかもシールド
線のように振る舞わせることができる。
時にアクセスされるすべてのビット線対によってデータ
が入出力部に読み出されるのではなく、図２（ａ）に示
すように、カラム選択によって選択されたビット線対を
用いてデータの読み出し、および書き込みを行なう。な
お、カラム選択は、例えば、ビット線対全体の１／２
（２対から１対を選択）、１／４（４対から１対を選
択）、１／８（８対から１対の選択）、または１／１６
（１６対から１対の選択）のビット線対を選択すること
である。従って、選択されたビット線対（ＢＬ１、／Ｂ
Ｌ１）の読み出し電位のみが意味を持ち、選択されてい
ないその他のビット線対の読み出し電位は意味を持たな
い。このことを利用して、入出力部へのデータの読み出
しおよび書き込みの際に、選択されたビット線対の両側
に隣接するビット線対（ＢＬ０、／ＢＬ０）および（Ｂ
Ｌ２、／ＢＬ２）を等電位の状態にする。つまり、ビッ
ト線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／ＢＬ
２）の電位を、プリチャージされた状態から入出力部へ
のデータの読み出しおよび書き込みが行なわれるまで維
持する。このことによって、ビット線対（ＢＬ０、／Ｂ
Ｌ０）および（ＢＬ２、／ＢＬ２）をあたかもシールド
線のように振る舞わせることができる。
【００３４】従来の駆動方法では、入出力部へのデータ
の読み出し、および書き込みの際には、選択されたビッ
ト線対の両側に隣接するビット線対（ＢＬ０、／ＢＬ
０）および（ＢＬ２、／ＢＬ２）の電位は制御されな
い。このため、図２（ｂ）に示すように、隣接するビッ
ト線／ＢＬ０およびＢＬ２がプリチャージ状態と等しい
電位でない場合、ビット線／ＢＬ０とＢＬ１との間、ビ
ット線／ＢＬ１とＢＬ２との間で非常に大きなカップリ
ングノイズが生じるおそれがある。
の読み出し、および書き込みの際には、選択されたビッ
ト線対の両側に隣接するビット線対（ＢＬ０、／ＢＬ
０）および（ＢＬ２、／ＢＬ２）の電位は制御されな
い。このため、図２（ｂ）に示すように、隣接するビッ
ト線／ＢＬ０およびＢＬ２がプリチャージ状態と等しい
電位でない場合、ビット線／ＢＬ０とＢＬ１との間、ビ
ット線／ＢＬ１とＢＬ２との間で非常に大きなカップリ
ングノイズが生じるおそれがある。
【００３５】しかしながら、本実施形態の駆動方法によ
れば、新たな素子や配線などを追加することなく、選択
ビット線対（ＢＬ１、／ＢＬ１）と、その両側の隣接ビ
ット線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／ＢＬ
２）とのカップリングノイズに対するシールド効果を高
めることができる。
れば、新たな素子や配線などを追加することなく、選択
ビット線対（ＢＬ１、／ＢＬ１）と、その両側の隣接ビ
ット線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／ＢＬ
２）とのカップリングノイズに対するシールド効果を高
めることができる。
【００３６】さらに本発明者らは、入出力部へのデータ
の読み出し、および書き込みの際に、プリチャージ状態
が維持されるビット線対の数Ｎと、プリチャージ状態が
解除されるビット線対の数Ｍとの関係によって生じる以
下の現象を見いだした。
の読み出し、および書き込みの際に、プリチャージ状態
が維持されるビット線対の数Ｎと、プリチャージ状態が
解除されるビット線対の数Ｍとの関係によって生じる以
下の現象を見いだした。
【００３７】１）Ｎ＞Ｍである場合、ワード線によって
アクセスされたメモリセル内の接地ノードとプリチャー
ジ電源の間にビット線を介した直流電流が増加する。
アクセスされたメモリセル内の接地ノードとプリチャー
ジ電源の間にビット線を介した直流電流が増加する。
【００３８】２）読み出し期間中にプリチャージを解除
した後、プリチャージ期間に一斉にプリチャージ動作を
行なう。このため、Ｎ＜Ｍである場合、ビット線の充放
電、制御回路およびプリチャージ回路の制御のための充
放電電流等の電流が極めて短期間の間に発生する。つま
り、極めて短い周期の交流電流が発生する。この交流電
流の発生は、大きな電源ノイズの発生の原因となる。
した後、プリチャージ期間に一斉にプリチャージ動作を
行なう。このため、Ｎ＜Ｍである場合、ビット線の充放
電、制御回路およびプリチャージ回路の制御のための充
放電電流等の電流が極めて短期間の間に発生する。つま
り、極めて短い周期の交流電流が発生する。この交流電
流の発生は、大きな電源ノイズの発生の原因となる。
【００３９】本実施形態の駆動方法によれば、ビット線
に流れる直流電流と、ワード線のアクセス期間からプリ
チャージ動作時までに発生する交流電流に依存するが、
上記１）および２）で述べた直流電流と交流電流の合計
が最も小さくなるようにＮおよびＭを調整することがで
きる。
に流れる直流電流と、ワード線のアクセス期間からプリ
チャージ動作時までに発生する交流電流に依存するが、
上記１）および２）で述べた直流電流と交流電流の合計
が最も小さくなるようにＮおよびＭを調整することがで
きる。
【００４０】また、アクセスサイクルタイムを速くする
ためには、いかに速くプリチャージ期間を完了できるか
が重要である。Ｍが大きい場合、プリチャージ動作時に
すべてのビット線を一斉にプリチャージ状態にするため
には、より多くの充放電電流が必要になる。このとき、
充放電電流は非常に短期間の間に発生するため、極めて
短い周期の交流電流となる。このため、電源線Ｖｃｃの
電圧降下および電圧バウンスによって、安定状態に戻る
までの時間がかかる。従って、次のアクセス期間に移る
タイムラグが長くなりアクセスサイクルタイムが長くな
る。
ためには、いかに速くプリチャージ期間を完了できるか
が重要である。Ｍが大きい場合、プリチャージ動作時に
すべてのビット線を一斉にプリチャージ状態にするため
には、より多くの充放電電流が必要になる。このとき、
充放電電流は非常に短期間の間に発生するため、極めて
短い周期の交流電流となる。このため、電源線Ｖｃｃの
電圧降下および電圧バウンスによって、安定状態に戻る
までの時間がかかる。従って、次のアクセス期間に移る
タイムラグが長くなりアクセスサイクルタイムが長くな
る。
【００４１】しかし、本実施形態の駆動方法によれば、
アクセスサイクルタイムが短くなるようにＮおよびＭを
調整することができる。
アクセスサイクルタイムが短くなるようにＮおよびＭを
調整することができる。
【００４２】以下に、ＮおよびＭを調整する具体的な駆
動方法の例を、図３および図４を参照しながら以下に説
明する。
動方法の例を、図３および図４を参照しながら以下に説
明する。
【００４３】（駆動方法１）図３（ａ）に示すように、
カラム選択によって選択されたビット線対（ＢＬ１、／
ＢＬ１）を除くビット線対のプリチャージを継続する方
法がある。つまり、選択されたビット線対（ＢＬ１、／
ＢＬ１）の両側に隣接するビット線対（ＢＬ０、／ＢＬ
０）、（ＢＬ２、／ＢＬ２）が共に非選択ビット線対で
ある場合には、ビット線対（ＢＬ１、／ＢＬ１）のプリ
チャージを解除する方法である。この方法では、プリチ
ャージ回路２の構成が、図４のケース１に相当する。こ
の方法によれば、選択されたビット線対（ＢＬ１、／Ｂ
Ｌ１）の両側に隣接するビット線対（ＢＬ０、／ＢＬ
０）、（ＢＬ２、／ＢＬ２）以外のビット線対は、全て
プリチャージされていない状態、つまりＮ＜Ｍ（上記
（２）の状態）となる。従って、ワード線ＷＬのアクセ
ス期間が長い場合、あるいはビット線の容量が小さく、
プリチャージ動作時の交流電流の発生が少ない場合に有
効である。
カラム選択によって選択されたビット線対（ＢＬ１、／
ＢＬ１）を除くビット線対のプリチャージを継続する方
法がある。つまり、選択されたビット線対（ＢＬ１、／
ＢＬ１）の両側に隣接するビット線対（ＢＬ０、／ＢＬ
０）、（ＢＬ２、／ＢＬ２）が共に非選択ビット線対で
ある場合には、ビット線対（ＢＬ１、／ＢＬ１）のプリ
チャージを解除する方法である。この方法では、プリチ
ャージ回路２の構成が、図４のケース１に相当する。こ
の方法によれば、選択されたビット線対（ＢＬ１、／Ｂ
Ｌ１）の両側に隣接するビット線対（ＢＬ０、／ＢＬ
０）、（ＢＬ２、／ＢＬ２）以外のビット線対は、全て
プリチャージされていない状態、つまりＮ＜Ｍ（上記
（２）の状態）となる。従って、ワード線ＷＬのアクセ
ス期間が長い場合、あるいはビット線の容量が小さく、
プリチャージ動作時の交流電流の発生が少ない場合に有
効である。
【００４４】（駆動方法２）図３（ｂ）に示すように、
カラム選択によって、最も端に位置するビット線対から
奇数番目のビット線対が１つ選択されると、偶数番目の
ビット線対のプリチャージを継続し、また、最も端に位
置するビット線対から偶数番目のビット線対が１つ選択
されると、奇数番目のビット線対のプリチャージを継続
する方法がある。この方法は、カラム選択信号を作り出
すアドレス１ビットの情報があれば図４のケース２に示
すように容易に実現できる。この場合、ＮとＭとは等し
い。
カラム選択によって、最も端に位置するビット線対から
奇数番目のビット線対が１つ選択されると、偶数番目の
ビット線対のプリチャージを継続し、また、最も端に位
置するビット線対から偶数番目のビット線対が１つ選択
されると、奇数番目のビット線対のプリチャージを継続
する方法がある。この方法は、カラム選択信号を作り出
すアドレス１ビットの情報があれば図４のケース２に示
すように容易に実現できる。この場合、ＮとＭとは等し
い。
【００４５】（駆動方法３）本方法は、選択ビット線対
のみプリチャージを解除し、それ以外はプリチャージを
継続する方法である。この方法によれば、カラム選択の
対象になる複数のビット線対の中で、ワード線ＷＬのア
クセス時にプリチャージを解除するビット線対の数よ
り、プリチャージを継続するビット線対の数の方が多く
なる、つまりＮ＞Ｍとなる（上記（１）の状態）。この
方法は、図４に示したＡＮＤ回路３でプリチャージ回路
２を制御すれば容易に実現できる。この方法は、ワード
線ＷＬのアクセス期間が短い場合やビット線の容量が大
きくプリチャージ動作時に発生する交流電流が大きい場
合にアクセスサイクルタイムの削減や省電力化、電源ノ
イズの削減などの著効を発揮する。
のみプリチャージを解除し、それ以外はプリチャージを
継続する方法である。この方法によれば、カラム選択の
対象になる複数のビット線対の中で、ワード線ＷＬのア
クセス時にプリチャージを解除するビット線対の数よ
り、プリチャージを継続するビット線対の数の方が多く
なる、つまりＮ＞Ｍとなる（上記（１）の状態）。この
方法は、図４に示したＡＮＤ回路３でプリチャージ回路
２を制御すれば容易に実現できる。この方法は、ワード
線ＷＬのアクセス期間が短い場合やビット線の容量が大
きくプリチャージ動作時に発生する交流電流が大きい場
合にアクセスサイクルタイムの削減や省電力化、電源ノ
イズの削減などの著効を発揮する。
【００４６】（駆動方法４）書き込みの際には、選択さ
れたビット線対の各ビット線の電位を電源電圧レベルか
ら接地線のレベルに急激に変化させる。このため、隣接
するビット線へのカップリングノイズは大きい。図４に
示すケース３の方法によれば、書き込みの際にワード線
ＷＬのアクセス期間にのみビット線対のプリチャージを
継続させ、読み出し時と書き込み時とでＮおよびＭを変
化させる。このことによって、アクセスサイクルタイ
ム、消費電力および電源ノイズを最適化することがで
き、上述の各課題の改善効果が最も大きく期待できる。
れたビット線対の各ビット線の電位を電源電圧レベルか
ら接地線のレベルに急激に変化させる。このため、隣接
するビット線へのカップリングノイズは大きい。図４に
示すケース３の方法によれば、書き込みの際にワード線
ＷＬのアクセス期間にのみビット線対のプリチャージを
継続させ、読み出し時と書き込み時とでＮおよびＭを変
化させる。このことによって、アクセスサイクルタイ
ム、消費電力および電源ノイズを最適化することがで
き、上述の各課題の改善効果が最も大きく期待できる。
【００４７】上記駆動方法１から４に述べたように、本
実施形態は、カラム選択によって選択されたビット線対
を用いてデータを入出力部に読み出し、書き込みする場
合を説明したが、例えば、ビット線対を選択する期間を
２分割し、前半では端のビット線対から数えて奇数番目
のビット線対を読み出し、後半では偶数番目のビット線
対を読み出す特殊なＳＲＡＭ装置に対しても適用するこ
とが可能である。その場合には、上記図４のケース２の
制御を交互に切り替えて行なうだけでよい。つまり、本
実施形態で言うカラム選択とは、ビット線対を選択する
期間を複数に分割し、その期間毎に１つのビット線対を
選択することによって、複数のビット線対を選択する場
合も含む。上記の駆動方法は、読み出しおよび書き込み
されたデータをパイプライン処理する場合に適してお
り、データ処理を高速化できる。
実施形態は、カラム選択によって選択されたビット線対
を用いてデータを入出力部に読み出し、書き込みする場
合を説明したが、例えば、ビット線対を選択する期間を
２分割し、前半では端のビット線対から数えて奇数番目
のビット線対を読み出し、後半では偶数番目のビット線
対を読み出す特殊なＳＲＡＭ装置に対しても適用するこ
とが可能である。その場合には、上記図４のケース２の
制御を交互に切り替えて行なうだけでよい。つまり、本
実施形態で言うカラム選択とは、ビット線対を選択する
期間を複数に分割し、その期間毎に１つのビット線対を
選択することによって、複数のビット線対を選択する場
合も含む。上記の駆動方法は、読み出しおよび書き込み
されたデータをパイプライン処理する場合に適してお
り、データ処理を高速化できる。
【００４８】さらに、本実施形態では、６トランジスタ
型シングルポートＳＲＡＭ装置の駆動方法について説明
したが、８トランジスタ型２ポートＳＲＡＭ装置におい
ても同様の駆動方法を適用できる。８トランジスタ型２
ポートＳＲＡＭ装置において、同時に読み出す必要のな
いビット線対を２つに分類し、一方のプリチャージ動作
を継続することでビット線対をあたかも電源線のように
振る舞わせ、もう一方のビット線対をシールドすること
によって、安定したビット線へのアクセス動作を可能に
するものである。ビット線対を２つに分類する方法は、
異なるポート間で分割しても良いし、ビット線対を選択
する期間を２分割しても良い。
型シングルポートＳＲＡＭ装置の駆動方法について説明
したが、８トランジスタ型２ポートＳＲＡＭ装置におい
ても同様の駆動方法を適用できる。８トランジスタ型２
ポートＳＲＡＭ装置において、同時に読み出す必要のな
いビット線対を２つに分類し、一方のプリチャージ動作
を継続することでビット線対をあたかも電源線のように
振る舞わせ、もう一方のビット線対をシールドすること
によって、安定したビット線へのアクセス動作を可能に
するものである。ビット線対を２つに分類する方法は、
異なるポート間で分割しても良いし、ビット線対を選択
する期間を２分割しても良い。
【００４９】なお、本実施形態では、プリチャージ回路
２がビット線対ごとに設けられており、隣接ビット線対
単位で制御するようにしている。勿論、ビット線を１本
ずつ制御することが構成とすることによって、選択ビッ
ト線対の両側に隣接する各１本ずつのビット線をシール
ド線として機能させてもよい。逆に、複数ビット線対単
位で制御するプリチャージ回路を用いる場合、複数ビッ
ト線対をシールド線として機能させてもよい。つまり、
選択ビット線対に隣接するビット線がシールド線の役割
をするように駆動すればよい。
２がビット線対ごとに設けられており、隣接ビット線対
単位で制御するようにしている。勿論、ビット線を１本
ずつ制御することが構成とすることによって、選択ビッ
ト線対の両側に隣接する各１本ずつのビット線をシール
ド線として機能させてもよい。逆に、複数ビット線対単
位で制御するプリチャージ回路を用いる場合、複数ビッ
ト線対をシールド線として機能させてもよい。つまり、
選択ビット線対に隣接するビット線がシールド線の役割
をするように駆動すればよい。
【００５０】次に、本実施形態のＳＲＡＭ装置が備える
メモリセル１０の構造を、配線層ごとに順を追って説明
する。
メモリセル１０の構造を、配線層ごとに順を追って説明
する。
【００５１】図５（ａ）は、半導体基板上のＮウェル領
域１１に形成されたＰ型活性領域１２と、Ｎ型活性領域
１３と、ゲート配線１４、ワード線ＷＬとを示す図であ
る。図５（ａ）に示すように、ロードトランジスタＭＰ
０、ＭＰ１、ＭＮ０、ＭＮ１と、アクセストランジスタ
ＭＮ２、ＭＮ３とが形成されている。また、各トランジ
スタに接続するためのセルノード１５、電源線Ｖｃｃに
接続されるセルノード１７、および接地線Ｖｓｓに接続
されるセルノード１９が設けられている。
域１１に形成されたＰ型活性領域１２と、Ｎ型活性領域
１３と、ゲート配線１４、ワード線ＷＬとを示す図であ
る。図５（ａ）に示すように、ロードトランジスタＭＰ
０、ＭＰ１、ＭＮ０、ＭＮ１と、アクセストランジスタ
ＭＮ２、ＭＮ３とが形成されている。また、各トランジ
スタに接続するためのセルノード１５、電源線Ｖｃｃに
接続されるセルノード１７、および接地線Ｖｓｓに接続
されるセルノード１９が設けられている。
【００５２】図５（ｂ）は、図５（ａ）に示したセルノ
ード１５をクロスカップルするための配線１６と、セル
ノード１７の電源線Ｖｃｃへの接続に用いられる配線１
８と、セルノード１９の接地線Ｖｓｓへの接続に用いら
れる配線２０とを示す図である。配線１６、１８および
２０は、いずれも第１配線層に形成されている。
ード１５をクロスカップルするための配線１６と、セル
ノード１７の電源線Ｖｃｃへの接続に用いられる配線１
８と、セルノード１９の接地線Ｖｓｓへの接続に用いら
れる配線２０とを示す図である。配線１６、１８および
２０は、いずれも第１配線層に形成されている。
【００５３】図６（ａ）は、ワード線ＷＬの裏打ち配線
２１と、セルノード１５をクロスカップルするための配
線２２、電源線Ｖｃｃに用いられる配線２３を示す。ワ
ード線ＷＬの裏打ち配線２１と、配線２２および２３と
は、いずれも第２配線層に形成されている。
２１と、セルノード１５をクロスカップルするための配
線２２、電源線Ｖｃｃに用いられる配線２３を示す。ワ
ード線ＷＬの裏打ち配線２１と、配線２２および２３と
は、いずれも第２配線層に形成されている。
【００５４】図６（ｂ）は、本実施形態のＳＲＡＭ装置
におけるビット線ＢＬ１および／ＢＬ１の配置を示す。
図６（ｂ）に示すように、ビット線ＢＬ１および／ＢＬ
１は、第３配線層を用いて形成されており、従来のＳＲ
ＡＭ装置と比較して、ビット線ＢＬ１と／ＢＬ１との間
隔は広くなっている。
におけるビット線ＢＬ１および／ＢＬ１の配置を示す。
図６（ｂ）に示すように、ビット線ＢＬ１および／ＢＬ
１は、第３配線層を用いて形成されており、従来のＳＲ
ＡＭ装置と比較して、ビット線ＢＬ１と／ＢＬ１との間
隔は広くなっている。
【００５５】図５および図６から分かるように、セルノ
ード１５のクロスカップル接続は、互いに直交する第１
配線層の配線１６と第２配線層の配線２２とで構成す
る。ビット線ＢＬ１および／ＢＬ１と直交したワード線
の裏打ち配線２１は、第２配線層を用いて構成し、ビッ
ト線ＢＬ１および／ＢＬ１は、第３配線層の配線を専有
するように構成されている。
ード１５のクロスカップル接続は、互いに直交する第１
配線層の配線１６と第２配線層の配線２２とで構成す
る。ビット線ＢＬ１および／ＢＬ１と直交したワード線
の裏打ち配線２１は、第２配線層を用いて構成し、ビッ
ト線ＢＬ１および／ＢＬ１は、第３配線層の配線を専有
するように構成されている。
【００５６】以上のようにして構成された本実施形態の
メモリセル１０は、図１（ａ）および図１（ｂ）に示す
ように、ＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＮ０、
ＭＮ１から構成されるＣＭＯＳインバータをクロスカッ
プル接続することによって構成した相補型のデータ記憶
部Ｓと、ビット線対（ＢＬ１、／ＢＬ１）およびワード
線ＷＬと、データ記憶部Ｓとビット線対のそれぞれとを
接続するアクセストランジスタ対（ＭＮ２、ＭＮ３）と
を有する。特に、従来のＳＲＡＭ装置と比較して、互い
に隣接する２つのビット線／ＢＬ１とＢＬ２との間隔は
狭くなっており、ビット線ＢＬ１と／ＢＬ１との間隔は
広くなっている。
メモリセル１０は、図１（ａ）および図１（ｂ）に示す
ように、ＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＮ０、
ＭＮ１から構成されるＣＭＯＳインバータをクロスカッ
プル接続することによって構成した相補型のデータ記憶
部Ｓと、ビット線対（ＢＬ１、／ＢＬ１）およびワード
線ＷＬと、データ記憶部Ｓとビット線対のそれぞれとを
接続するアクセストランジスタ対（ＭＮ２、ＭＮ３）と
を有する。特に、従来のＳＲＡＭ装置と比較して、互い
に隣接する２つのビット線／ＢＬ１とＢＬ２との間隔は
狭くなっており、ビット線ＢＬ１と／ＢＬ１との間隔は
広くなっている。
【００５７】上記構成のメモリセル１０を備えるＳＲＡ
Ｍ装置は、上述した本実施形態の駆動方法に適してい
る。その理由を以下に図７を参照しながら述べる。な
お、図７（ａ）は、従来のＳＲＡＭ装置におけるビット
線配置を示す図であり、図７（ｂ）は、本実施形態のＳ
ＲＡＭ装置におけるビット線配置を示す図である。
Ｍ装置は、上述した本実施形態の駆動方法に適してい
る。その理由を以下に図７を参照しながら述べる。な
お、図７（ａ）は、従来のＳＲＡＭ装置におけるビット
線配置を示す図であり、図７（ｂ）は、本実施形態のＳ
ＲＡＭ装置におけるビット線配置を示す図である。
【００５８】隣接するビット線対のプリチャージを継続
しない従来の駆動方法を用いる場合（図２（ｂ）参
照）、ビット線対内のイントラ容量Ｃｉｎｔｒａと隣接
ビット線間とのインター容量Ｃｉｎｔｅｒがともに同じ
ようにカップリングノイズとして影響を及ぼす可能性が
ある。このため、図７（ａ）に示すように、最悪を考え
てビット線配置を等間隔にせざるを得ない。
しない従来の駆動方法を用いる場合（図２（ｂ）参
照）、ビット線対内のイントラ容量Ｃｉｎｔｒａと隣接
ビット線間とのインター容量Ｃｉｎｔｅｒがともに同じ
ようにカップリングノイズとして影響を及ぼす可能性が
ある。このため、図７（ａ）に示すように、最悪を考え
てビット線配置を等間隔にせざるを得ない。
【００５９】しかし、本実施形態の駆動方法によれば、
図７（ｂ）に示すように、両側の隣接ビット線対（ＢＬ
０、／ＢＬ０）、（ＢＬ２、／ＢＬ２）はプリチャージ
を継続し、あたかも電源線のように振る舞っている。こ
のため、両側の隣接ビット線対との配線間カップリング
の影響を考慮する必要が無くなる。このため、インター
容量Ｃｉｎｔｅｒは大きくても構わない。つまり、配線
間隔Ｄｉｎｔｅｒを小さくできる。逆に、ビット線対内
の配線間隔Ｄｉｎｔｒａを広くできる。従って、本実施
形態のメモリセル１０の構成では、イントラ容量Ｃｉｎ
ｔｒａを小さくすることができ、ビット線対（ＢＬ１、
／ＢＬ１）の間に別途専用のシールド線を設けずに、カ
ップリングノイズを低減することができる。
図７（ｂ）に示すように、両側の隣接ビット線対（ＢＬ
０、／ＢＬ０）、（ＢＬ２、／ＢＬ２）はプリチャージ
を継続し、あたかも電源線のように振る舞っている。こ
のため、両側の隣接ビット線対との配線間カップリング
の影響を考慮する必要が無くなる。このため、インター
容量Ｃｉｎｔｅｒは大きくても構わない。つまり、配線
間隔Ｄｉｎｔｅｒを小さくできる。逆に、ビット線対内
の配線間隔Ｄｉｎｔｒａを広くできる。従って、本実施
形態のメモリセル１０の構成では、イントラ容量Ｃｉｎ
ｔｒａを小さくすることができ、ビット線対（ＢＬ１、
／ＢＬ１）の間に別途専用のシールド線を設けずに、カ
ップリングノイズを低減することができる。
【００６０】また、ビット線対内の配線間隔Ｄｉｎｔｒ
ａが広く、且つ、２本のビット線ＢＬ１および／ＢＬ１
との間に別途専用のシールド線が設けられていないの
で、２本のビット線ＢＬ１および／ＢＬ１と接地線Ｖｓ
ｓとがショートすることはない。従って、２本のビット
線ＢＬ１および／ＢＬ１が電源電圧にプリチャージされ
る際にプリチャージ回路を介して短絡リーク電流が流れ
るという不具合は生じない。また、配線間隔Ｄｉｎｔｅ
ｒが狭くなっているため、互いに隣接するビット線（／
ＢＬ０とＢＬ１、および／ＢＬ１とＢＬ２）の間でショ
ートが起こる可能性があるが、全てのビット線が電源電
圧にプリチャージされる際には、全てのビット線は等電
位であるので、このショートに起因する短絡リーク電流
は発生しない。つまり、互いに隣接するビット線の間で
生じるショートは、全く問題とならない。
ａが広く、且つ、２本のビット線ＢＬ１および／ＢＬ１
との間に別途専用のシールド線が設けられていないの
で、２本のビット線ＢＬ１および／ＢＬ１と接地線Ｖｓ
ｓとがショートすることはない。従って、２本のビット
線ＢＬ１および／ＢＬ１が電源電圧にプリチャージされ
る際にプリチャージ回路を介して短絡リーク電流が流れ
るという不具合は生じない。また、配線間隔Ｄｉｎｔｅ
ｒが狭くなっているため、互いに隣接するビット線（／
ＢＬ０とＢＬ１、および／ＢＬ１とＢＬ２）の間でショ
ートが起こる可能性があるが、全てのビット線が電源電
圧にプリチャージされる際には、全てのビット線は等電
位であるので、このショートに起因する短絡リーク電流
は発生しない。つまり、互いに隣接するビット線の間で
生じるショートは、全く問題とならない。
【００６１】さらに、ビット線対内の配線容量を小さく
するためには、ビット線の厚みに比較して、ビット線対
内の配線間隔をできるだけ大きくすることが好ましい。
具体的には、本実施形態では、ビット線の厚み（デザイ
ンルールが０．１５μｍである場合：５４０ｎｍ）と比
較して、ビット線対内の配線間隔は広く（７００ｎ
ｍ）、隣接ビット線対間の配線間隔は狭く（３００ｎ
ｍ）なっている。さらに、ビット線が形成された配線層
の上下の配線層にシールド線を設けることによって、電
気力線を遮蔽する効果を大きくすることができる。特
に、本実施形態のメモリセル１０の構造は、ビット線の
厚みと幅との比（アスペクト比）が２を越える場合にお
いて著効を発揮する。
するためには、ビット線の厚みに比較して、ビット線対
内の配線間隔をできるだけ大きくすることが好ましい。
具体的には、本実施形態では、ビット線の厚み（デザイ
ンルールが０．１５μｍである場合：５４０ｎｍ）と比
較して、ビット線対内の配線間隔は広く（７００ｎ
ｍ）、隣接ビット線対間の配線間隔は狭く（３００ｎ
ｍ）なっている。さらに、ビット線が形成された配線層
の上下の配線層にシールド線を設けることによって、電
気力線を遮蔽する効果を大きくすることができる。特
に、本実施形態のメモリセル１０の構造は、ビット線の
厚みと幅との比（アスペクト比）が２を越える場合にお
いて著効を発揮する。
【００６２】また、本実施形態のメモリセル１０では、
図６（ｂ）に示すように、ビット線専用の配線層（第３
配線層）を設けることによって、ビット線の上下の配線
層との配線間隔をさらに大きく確保することが可能にな
る。
図６（ｂ）に示すように、ビット線専用の配線層（第３
配線層）を設けることによって、ビット線の上下の配線
層との配線間隔をさらに大きく確保することが可能にな
る。
【００６３】図８（ａ）は、接地線Ｖｓｓおよび電源線
Ｖｃｃとして用いられる第４配線層を示す。図８（ｂ）
は、半導体基板上に基板コンタクト部（電源クロス部）
を設け、基板コンタクト部（電源クロス部）以外の半導
体基板上の領域に、図８（ａ）に示すメモリセル１０を
マトリクス状に配置した状態を表す図と、その一部の領
域の拡大図である。
Ｖｃｃとして用いられる第４配線層を示す。図８（ｂ）
は、半導体基板上に基板コンタクト部（電源クロス部）
を設け、基板コンタクト部（電源クロス部）以外の半導
体基板上の領域に、図８（ａ）に示すメモリセル１０を
マトリクス状に配置した状態を表す図と、その一部の領
域の拡大図である。
【００６４】図８（ａ）および図８（ｂ）に示すよう
に、本実施形態のメモリセル１０では、接地線Ｖｓｓ
は、各ビット線と直交する第１配線層の配線と第４配線
層の配線とで構成され、電源線Ｖｃｃは、各ビット線と
直交する第２配線層の金属配線と第４配線層の配線とで
構成する。このため、接地線Ｖｓｓおよび電源線Ｖｃｃ
を、第３配線層に形成されたビット線を挟むシールド線
として機能させることができる。
に、本実施形態のメモリセル１０では、接地線Ｖｓｓ
は、各ビット線と直交する第１配線層の配線と第４配線
層の配線とで構成され、電源線Ｖｃｃは、各ビット線と
直交する第２配線層の金属配線と第４配線層の配線とで
構成する。このため、接地線Ｖｓｓおよび電源線Ｖｃｃ
を、第３配線層に形成されたビット線を挟むシールド線
として機能させることができる。
【００６５】３個分のメモリセル１０の上方に位置する
領域の配線層および接続孔の模式的な断面図を図９に示
す。なお、図９は、図８（ａ）に示したＩＸ−ＩＸ線に
沿った断面に対応し、全ての接続孔と接続された配線と
を投影した模式図である。
領域の配線層および接続孔の模式的な断面図を図９に示
す。なお、図９は、図８（ａ）に示したＩＸ−ＩＸ線に
沿った断面に対応し、全ての接続孔と接続された配線と
を投影した模式図である。
【００６６】図６（ｂ）および図８（ｂ）に示すよう
に、接地線Ｖｓｓには、第１配線層の配線と第４配線層
の配線とが用いられている。さらに、接地線Ｖｓｓに用
いられている第４配線層の配線は、基板コンタクト部
（電源クロス部）の第３配線層の配線とプラグで接続さ
れている。しかし、図９に示すように、メモリセル１０
の上に位置する領域では、第４配線層と、ビット線に用
いる第３配線層以下に位置する配線層とを接続するため
のコンタクトホールやバイアホールが設けられてない。
このことによって、ビット線に近接するプラグや配線を
従来に比べて少なくすることができる。このため、ビッ
ト線自体の容量、イントラ容量Ｃｉｎｔｒａおよびイン
ター容量Ｃｉｎｔｅｒを低減することができる。
に、接地線Ｖｓｓには、第１配線層の配線と第４配線層
の配線とが用いられている。さらに、接地線Ｖｓｓに用
いられている第４配線層の配線は、基板コンタクト部
（電源クロス部）の第３配線層の配線とプラグで接続さ
れている。しかし、図９に示すように、メモリセル１０
の上に位置する領域では、第４配線層と、ビット線に用
いる第３配線層以下に位置する配線層とを接続するため
のコンタクトホールやバイアホールが設けられてない。
このことによって、ビット線に近接するプラグや配線を
従来に比べて少なくすることができる。このため、ビッ
ト線自体の容量、イントラ容量Ｃｉｎｔｒａおよびイン
ター容量Ｃｉｎｔｅｒを低減することができる。
【００６７】
【発明の効果】本発明によれば、動作の安定なＳＲＡＭ
装置を提供することができる。
装置を提供することができる。
【図１】図１（ａ）および図１（ｂ）は、本実施形態の
ＳＲＡＭ装置が備えるメモリセルを示す図である。
ＳＲＡＭ装置が備えるメモリセルを示す図である。
【図２】図２（ａ）は、本実施形態の６トランジスタＳ
ＲＡＭ装置の駆動方法を模式的に表す図である。図２
（ｂ）は、従来の６トランジスタＳＲＡＭ装置の駆動方
法を模式的に表す図である。
ＲＡＭ装置の駆動方法を模式的に表す図である。図２
（ｂ）は、従来の６トランジスタＳＲＡＭ装置の駆動方
法を模式的に表す図である。
【図３】図３（ａ）および図３（ｂ）は、本実施形態の
ＳＲＡＭ装置の駆動方法を示す図である。
ＳＲＡＭ装置の駆動方法を示す図である。
【図４】図４は、本実施形態のＳＲＡＭ装置の駆動方法
を説明する図である。
を説明する図である。
【図５】図５（ａ）は、本実施形態のＳＲＡＭ装置が備
えるメモリセルを構成するトランジスタを示す図であ
り、図５（ｂ）は、本実施形態のＳＲＡＭ装置が備える
メモリセルの第１配線層の構造を示す図である。
えるメモリセルを構成するトランジスタを示す図であ
り、図５（ｂ）は、本実施形態のＳＲＡＭ装置が備える
メモリセルの第１配線層の構造を示す図である。
【図６】図６（ａ）は、本実施形態のＳＲＡＭ装置が備
えるメモリセルの第２配線層の構造を示す図であり、図
６（ｂ）は、本実施形態のＳＲＡＭ装置が備えるメモリ
セルの第３配線層の構造を示す図である。
えるメモリセルの第２配線層の構造を示す図であり、図
６（ｂ）は、本実施形態のＳＲＡＭ装置が備えるメモリ
セルの第３配線層の構造を示す図である。
【図７】図７（ａ）は、従来のＳＲＡＭ装置におけるビ
ット線配置を示す図であり、図７（ｂ）は、本実施形態
のＳＲＡＭ装置におけるビット線配置を示す図である。
ット線配置を示す図であり、図７（ｂ）は、本実施形態
のＳＲＡＭ装置におけるビット線配置を示す図である。
【図８】図８（ａ）は、本実施形態のＳＲＡＭ装置が備
えるメモリセルを示す図である。図８（ｂ）は、図８
（ａ）に示すメモリセルをマトリクス状に配置した状態
を表す図と、その一部の拡大図である。
えるメモリセルを示す図である。図８（ｂ）は、図８
（ａ）に示すメモリセルをマトリクス状に配置した状態
を表す図と、その一部の拡大図である。
【図９】図９は、本実施形態のＳＲＡＭ装置の配線層を
表す模式的な断面図である。
表す模式的な断面図である。
【図１０】図１０は、従来のＳＲＡＭ装置が備えるメモ
リセルを示す図である。
リセルを示す図である。
【図１１】図１１は、従来のＳＲＡＭ装置の配線層を表
す模式的な断面図である。
す模式的な断面図である。
２ プリチャージ回路 ３ ＡＮＤ回路 １０、１００ メモリセル １１ Ｎウェル領域 １２ Ｐ型活性領域 １３ Ｎ型活性領域 １４ ゲート配線 １５、１７、１９ セルノード １６、１８、２０、２２、２３ 配線 ２１ ワード線ＷＬの裏打ち配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ05 JJ14 KA33 PP02 5F083 BS27 GA03 GA13 KA02 LA09 LA12 LA16
Claims (14)
- 【請求項１】 互いにほぼ平行に配置され、各々メモリ
セルに接続される複数のビット線対と、 上記複数のビット線対の中から１つのビット線対を選択
する選択手段と、 上記１つのビット線対が選択された状態で、上記ビット
線対に隣接する両側のビット線のプリチャージ電位を維
持する電位維持手段とを備えたＳＲＡＭ装置であって、 互いに隣接する２つのビット線対の間隔は、１つのビッ
ト線対内の各ビット線同士の間隔よりも狭いことを特徴
とするＳＲＡＭ装置。 - 【請求項２】 請求項１に記載のＳＲＡＭ装置であっ
て、 上記電位維持手段は、上記複数のビット線対のうち、選
択された上記１つビット線対を除く全ての他のビット線
対のプリチャージ電位を維持することを特徴とするＳＲ
ＡＭ装置。 - 【請求項３】 請求項１に記載のＳＲＡＭ装置であっ
て、 上記電位保持手段は、上記複数のビット線対のうち、選
択された上記１つのビット線対を原点として、奇数番目
のビット線対のプリチャージ電位を維持し、偶数番目の
ビット線対のプリチャージ電位を維持しないことを特徴
とするＳＲＡＭ装置。 - 【請求項４】 請求項１に記載のＳＲＡＭ装置であっ
て、 上記電位保持手段によって、プリチャージ電位が維持さ
れないビット線対の数よりも、プリチャージ電位が維持
されるビット線対の数の方が多いことを特徴とするＳＲ
ＡＭ装置。 - 【請求項５】 請求項１に記載のＳＲＡＭ装置であっ
て、 上記電位保持手段は、書き込み動作時にのみ、プリチャ
ージ電位を維持することを特徴とするＳＲＡＭ装置。 - 【請求項６】 請求項１から５のいずれか１つに記載の
ＳＲＡＭ装置であって、 上記複数のビット線対の各ビット線の厚みと比較して、
互いに隣接する２つのビット線対の間隔は狭く、１つの
ビット線対内のビット線同士の間隔は広いことを特徴と
するＳＲＡＭ装置。 - 【請求項７】 請求項１から６のいずれか１つに記載の
ＳＲＡＭ装置であって、 複数の配線層をさらに有し、 上記複数の配線層のうち、上記ビット線が設けられた配
線層は、上記メモリセルの上方に位置する領域において
上記ビット線以外の配線が存在しないことを特徴とする
ＳＲＡＭ装置。 - 【請求項８】 請求項７に記載のＳＲＡＭ装置であっ
て、 上記複数の配線層は、順に積層された第１配線層、第２
配線層、第３配線層および第４配線層を含み、 上記メモリセルの接地線は、上記ビット線と直交して第
１配線層と第４配線層とに設けられ、 上記メモリセルの電源線は、上記ビット線と直交して第
２配線層と第４配線層とに設けられ、 上記ビット線は、第３配線層に設けられていることを特
徴とするＳＲＡＭ装置。 - 【請求項９】 請求項８に記載のＳＲＡＭ装置であっ
て、 上記メモリセルの上方に位置する領域において、上記第
４配線層と、上記第３配線層以下に位置する配線層とを
接続するための接続孔が設けられていないことを特徴と
するＳＲＡＭ装置。 - 【請求項１０】 互いにほぼ平行に配置され、各々メモ
リセルに接続される複数のビット線対と、 上記複数のビット線対の中から、端のビット線対を原点
として奇数番目の１つのビット線対を選択する第１選択
手段と、 上記奇数番目の１つのビット線対が選択された状態で、
上記端のビット線対を原点として偶数番目のビット線対
のプリチャージ電位を維持する第１電位維持手段と、 上記複数のビット線対の中から、上記端のビット線対を
原点として偶数番目の１つのビット線対を選択する第２
選択手段と、 上記奇数番目の１つのビット線対が選択された状態で、
上記端のビット線対を原点として奇数番目のビット線対
のプリチャージ電位を維持する第２電位維持手段とを備
えたＳＲＡＭ装置であって、 互いに隣接する２つのビット線対の間隔は、１つのビッ
ト線対内の各ビット線同士の間隔よりも狭いことを特徴
とするＳＲＡＭ装置。 - 【請求項１１】 請求項１０に記載のＳＲＡＭ装置であ
って、 上記複数のビット線対の各ビット線の厚みと比較して、
互いに隣接する２つのビット線対の間隔は狭く、１つの
ビット線対内のビット線同士の間隔は広いことを特徴と
するＳＲＡＭ装置。 - 【請求項１２】 請求項１０または１１に記載のＳＲＡ
Ｍ装置であって、 複数の配線層をさらに有し、 上記複数の配線層のうち、上記ビット線が設けられた配
線層は、上記メモリセルの上方に位置する領域において
上記ビット線以外の配線が存在しないことを特徴とする
ＳＲＡＭ装置。 - 【請求項１３】 請求項１２に記載のＳＲＡＭ装置であ
って、 上記複数の配線層は、順に積層された第１配線層、第２
配線層、第３配線層および第４配線層を含み、 上記メモリセルの接地線は、上記ビット線と直交して第
１配線層と第４配線層とに設けられ、 上記メモリセルの電源線は、上記ビット線と直交して第
２配線層と第４配線層とに設けられ、 上記ビット線は、第３配線層に設けられていることを特
徴とするＳＲＡＭ装置。 - 【請求項１４】 請求項１３に記載のＳＲＡＭ装置であ
って、 上記メモリセルの上方に位置する領域において、上記第
４配線層と、上記第３配線層以下に位置する配線層とを
接続するための接続孔が設けられていないことを特徴と
するＳＲＡＭ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032028A JP3408525B2 (ja) | 2001-02-08 | 2001-02-08 | Ｓｒａｍ装置 |
| US10/043,134 US6542401B2 (en) | 2001-02-08 | 2002-01-14 | SRAM device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032028A JP3408525B2 (ja) | 2001-02-08 | 2001-02-08 | Ｓｒａｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002237531A true JP2002237531A (ja) | 2002-08-23 |
| JP3408525B2 JP3408525B2 (ja) | 2003-05-19 |
Family
ID=18896027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001032028A Expired - Lifetime JP3408525B2 (ja) | 2001-02-08 | 2001-02-08 | Ｓｒａｍ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6542401B2 (ja) |
| JP (1) | JP3408525B2 (ja) |
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| KR102598735B1 (ko) * | 2018-05-18 | 2023-11-07 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5715191A (en) * | 1995-10-25 | 1998-02-03 | Matsushita Electric Industrial Co., Ltd. | Static random access memory having variable supply voltages to the memory cells and method of operating thereof |
| TW373175B (en) * | 1995-10-31 | 1999-11-01 | Matsushita Electric Mfg Corp | Data maintaining circuit |
| JP2845212B2 (ja) | 1996-08-29 | 1999-01-13 | 日本電気株式会社 | 半導体記憶装置 |
| JP3449676B2 (ja) | 1996-10-03 | 2003-09-22 | シャープ株式会社 | 半導体記憶装置のビット線プリチャージ回路 |
| JPH11328967A (ja) | 1998-05-14 | 1999-11-30 | Fujitsu Ltd | 半導体記憶装置 |
| JP2000076863A (ja) | 1998-09-03 | 2000-03-14 | Nec Corp | メモリ用デジット線沈み込み防止回路 |
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2001
- 2001-02-08 JP JP2001032028A patent/JP3408525B2/ja not_active Expired - Lifetime
-
2002
- 2002-01-14 US US10/043,134 patent/US6542401B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US6542401B2 (en) | 2003-04-01 |
| JP3408525B2 (ja) | 2003-05-19 |
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