CN102376716A - 半导体装置和制造方法 - Google Patents

半导体装置和制造方法 Download PDF

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Abstract

本发明公开一种半导体装置和制造方法，该半导体装置具有第一和第二互连结构，分别位于一阵列的第一列和第二列。第一和第二互连结构分别具有一参考电位节点，以及第一、第二、第三和第四导体，彼此耦接，并分别位于第一层、第二层、第三层、第四层之上，且位于一基板之上，该基板具有多个装置以界定多个位元单元。第一和第二互连结构的参考电位节点各自提供分开的一参考电位给对应于所属互连结构的上述位元单元之一者。第一导体、第二导体、第三导体和第四导体之中，无任何一者电性连接到另一个互连结构的对应导体，而第二层在第一层之上，第三层在第二层之上，第四层在第三层之上。本发明实施例能够减少存储器单元的漏电。

Description

半导体装置和制造方法
技术领域
本发明涉及一种半导体装置，特别是涉及一种半导体制造方法。
背景技术
静态随机存取存储器(static random access memory，SRAM)是一种半导体存储器，使用双稳态电路(bistable circuitry)以位元(bit)的类型存储数据，而毋需更新(refresh)。一个静态随机存取存储器单元(cell)可以被称为位元单元，因为其存储一位元的信息。包括多个位元单元的存储器阵列(memory array)排列成列(column)和行(row)。在一个存储器阵列的各位元单元通常包括了电性连接到电源供应电位(power supply voltage)和参考电位(reference voltage)。位元线(bit line)用以存取位元单元，且以字元线(word line)控制该位元线的电性连接。字元线可耦接至一存储器阵列的一行，而不同的字元线耦接至不同的行。
发明内容
为克服现有技术的缺陷，本发明提供一种半导体装置，包括：一第一互连结构和一第二互连结构，分别位于一阵列的一第一列和一第二列之中，上述阵列具有至少一行和至少二列，上述第一互连结构和上述第二互连结构位于一第一行中，而上述第一互连结构和上述第二互连结构分别包括：一第一参考电位节点；以及一第一导体、一第二导体、一第三导体、一第四导体，彼此耦接，且分别位于一第一层、一第二层、一第三层、一第四层之上，也位于一基板之上，上述基板具有多个装置以界定多个位元单元，上述第一参考电位节点各自提供分开的一参考电位，给对应于所属的上述第一互连结构或上述第二互连结构之一的上述位元单元中之一，上述第一导体、上述第二导体、上述第三导体和上述第四导体之中，无任何一个电性连接到另一个互连结构的对应导体；其中，上述第二层在上述第一层之上，上述第三层在上述第二层之上，上述第四层在上述第三层之上。
另外，本发明提供一种半导体装置，包括：一第一互连结构和一第二互连结构，分别位于一阵列的一第一列和一第二列之中，上述阵列具有至少一行和至少二列，上述第一互连结构和上述第二互连结构位于一第一行中，而上述第一互连结构和上述第二互连结构分别包括：一第一电源供应节点；以及一第一导体、一第二导体，彼此耦接，且耦接到上述第一电源供应节点，分别位于一第一层、一第二层、之上，也位于一基板之上，上述基板具有多个装置以界定多个位元单元，上述第二层在上述第一层之上，上述第一电源供应节点各自提供分开的一参考电位，给对应于所属的上述第一互连结构或上述第二互连结构之一者的上述位元单元中之一，上述第一导体、上述第二导体，两者无任何一个电性连接到另一个互连结构的对应导体。
另外，本发明提供一种半导体制造方法，包括：分别电性连接一第一位元单元和一第二位元单元到一第一互连结构和一第二互连结构，上述第一互连结构和上述第二互连结构位于一阵列的一第一行，上述阵列具有至少一行和至少二列；各自提供一路径，用以分别导电到上述第一互连结构和上述第二互连结构的一参考电位节点，上述参考电位节点分别电性耦接到至少一导体，上述导体分别位于上述第一互连结构和上述第二互连结构的一第一层、一第二层、一第三层、一第四层；以及分别电性隔离上述第一互连结构和上述第二互连结构的上述参考电位节点；其中，上述路径用以分别电性连接上述第一互连结构和上述第二互连结构，用以分别提供分开的一参考电位，给对应于上述第一互连结构和上述第二互连结构的一位元单元。
本发明一实施例能够减少存储器单元的漏电。
附图说明
图1A是显示根据本发明一实施例所述的布局的示意图，说明互连结构的第一层和第二层；
图1B是显示根据本发明一实施例所述的布局的示意图，说明互连结构的第二层和第三层；
图1C是显示根据本发明一实施例所述的布局的示意图，说明互连结构的第三层和第四层；
图1D是显示根据本发明一实施例所述的布局的示意图，说明互连结构的第一层到第四层；
图1E是显示根据本发明一实施例所述的布局的示意图，说明互连结构单元阵列；
图1F是显示根据本发明一实施例所述的互连结构的剖面图，具有图1D的区段线；
图2是显示根据本发明一实施例所述的存储器电路的方框图；
图3是显示根据本发明一实施例所述的流程图；
图4是显示根据本发明一实施例所述的存储器电路的示意图。
【主要附图标记说明】
100～互连结构；102～基板；
110a、110b～区段；112a、112b～方形；
120a、120b、121a、121b、122a、122b、123a、123b、124a、124b、140、141a、141b、141-1-2-b、141-2-1a、142-1-2a、142-1-2b、142-2-1a、142a、142b、143a、143b、160、160-2-1、160-1-2、161a、161b、180、180-1-2、180-2-1～导体
130a、130b、131a、131b、132a、132b、133a、133b、150a、150b、151a、151b、171a、171b～通路；
190～互连结构单元阵列；
192-1-1、192-1-2、192-2-1、192-2-2～单元；
1F-1F～区段线；
200、400～存储器电路；
205、205-1、205-2、…、205-N、405、405-1、405-2、405-3、405-4～存储器单元；
210、220、230、240、461、462、463、464～晶体管；
250、260、450、460～控制电路；
300～流程图；407～列；
451、452、453、454～开关；
457、458、467、468～反相器；
A、B～位置；BL、BLB～位元线；
VDD、VDDW～电源供应节点；
VDDI～电源供应电位；
VSS、VSS_B～参考节点；
VSSI～参考电位；M1、M2、M3、M4～层。
具体实施方式
本说明书实施例的说明内容必须和附图一起阅读，这些附图被视为整个文字说明的一部分。在说明中，相对的用词例如：较低、较高、水平、垂直、其上、其下、往上、往下、顶部、底部，以及其衍生词(例如：水平地、垂直地、向下地、向上地…等等)应该理解为在附图中说明其方位。这些相对的用词是为了说明方便，而非指装置必须设置或指向特定的方位。
图1A是显示根据本发明一实施例所述的布局(layout)的示意图，说明互连结构(interconnect structure)100的第一层(Iayer)M1和第二层M2。图1A显示互连结构100的平面视图。第一层M1、第二层M2、第三层M3和第四层M4可以是金属层，位于基板(substrate)102之上，如图1F所示。名称“M1”、“M2”、“M3”、“M4”分别代表金属层1、金属层2、金属层3和金属层4。第一层M1最接近基板102，而第二层M2在第一层M1之上，第三层M3在第二层M2之上，第四层M4在第三层M3之上。基板102具有定义多个位元单元的多个装置，可以是静态随机存取存储器位元单元(未图示)。互连结构100可以称为互连单元(interconnect cell)。互连结构100显示布局平面图的对称性，如图1A到图1E所示，旋转180度后仍不变。
互连结构100包括第一区段(section)110a和第二区段110b，分别如图1A的左半和右半所示。适用于第一区段110a的逻辑边界(logical boundary)如方形112a所示；必须理解的是，并无实际物体标示逻辑边界，而逻辑边界的标示是为便利说明。同样的，适用于第二区段110b的逻辑边界如方形112b所示。互连结构100是一个矩阵(阵列)的互连结构，其中一种结构如图1A所示。延伸到逻辑边界之外的元件由各逻辑边界另外一边的邻近单元所共用。例如：在图1A中的互连结构100的第一层M1导体122b，和图1A中的互连结构100的右侧一个单元(未图示)共用。这些矩阵排列和跨单元边界的共用，参照图1E将更容易理解，如下详述。在图1A到图1E中，采用根据以上说明的互连结构100的对称性，互连结构100左半的元件(第一区段110a)以词尾加上“a”来标示，而互连结构100右半的元件(第二区段110b)以词尾加上“b”来标示。
如图1A所示，第一层M1包括导体120a、120b是位元线；第一层M1的导体121a、121b是内连(interconnect)；第一层M1的导体122a、122b是字元线；第一层M1的导体123a、123b提供位元单元(例如：静态随机存取存储器位元单元)的电性耦接(electrical coupling)到参考节点，其参考电位VSSI；以及第一层M1的导体124a、124b提供位元单元的耦接到电源供应节点，其电源供应电位VDDI。图1A中的导体，以及图1B到图1E中的导体，可以是电导体材料所构成，例如：铜。位元单元的元件例如：晶体管在图1A到图1E中，为说明方便而未图示，但出现于图2和图4中。通路(via)130a、120b、131a、131b、132a、132b、133a和133b，如图1A所示，用以耦接第一层M1和第二层M2的导体。
如图1A所示，第二层M2包括导体140，耦接到电源供应电位VDDI；第二层M2的导体141a、141b耦接到参考电位VSSI；第二层M2的导体142a、142b是位元线；以及第二层M2的导体143a、143b是字元线内连(word lineinterconnect)。第二层M2的导体140如图1A所示，是一整合单元(integralunit)，跨越第一区段110a和第二区段110b共用。
图1B是显示根据本发明一实施例所述的布局的示意图，说明互连结构100的第二层M2和第三层M3。通路150a、150b、151a和151b，如图1B所示，用以耦接第二层M2和第三层M3的导体。如图1B所示，第三层M3包括导体160，提供字元线延伸跨越互连结构100的宽；以及第三层的导体161a、161b耦接到参考电位VSSI。
图1C是显示根据本发明一实施例所述的布局的示意图，说明互连结构100的第三层M3和第四层M4。通路171a、171b，如图1C所示，用以耦接第三层M3和第四层M4的导体。如图1C所示，第四层M4的导体180耦接到参考电位VSSI。
图1D是显示根据本发明一实施例所述的布局的示意图，说明互连结构100从第一层M1通到第四层M4。为了方便及易于了解(亦即为了简化，因为有多个重叠的元件在图中)，附图标记未显示于图1D中；个别元件可以参考它们在图1A、图1B、或(且)图1C中对应的位置而辨识出来。图1D显示一条区段线(section line)1F-1F，对应十字区段(cross section)，将会在下文及图1F中讨论。
图1E是显示根据本发明一实施例所述的布局的示意图，说明互连结构单元阵列190。如之前所述，互连结构100可以是多个互连结构的其中之一，而多个互连结构排列为矩阵(阵列)，具有列和行。例如，图1E中显示二列和二行。在互连结构单元阵列190中的各单元已标示说明其列和行。例如：单元192-1-2位于第1行第2列。单元192-1-2可以是互连结构100。可以观察到，如图1E的平面图所示，单元192-1-1是单元192-1-2在第一方向(亦即，分别为左版本与右版本)的“镜像”，而单元192-2-2是单元192-1-2在第二方向(第二方向垂直于第一方向)的镜像(亦即，单元192-2-2是单元192-1-2沿单元192-1-2的下方单元边界为轴，翻转过来的复制版)，单元192-2-1是单元192-1-2的复制版。因此，图1E的平面图，2x2的互连结构单元阵列190在旋转180度后仍然不变。额外的互连结构单元阵列可以提供以形成更大的互连上层结构，是本领域技术人员所熟知的。
为了说明图1E中相关于图1A到图1C的元件位置，在图1E中的一些特定元件标示附图标记，和图1A到图1C中的附图标记类似。例如，第二层M2的导体142-1-2a、142-1-2b，第三层M3的导体160-1-2，第四层M4的导体180-1-2可以分别对应到第二层M2的导体142a、141b，第三层M3的导体160，以及第四层M4的导体180，而附图标记“1-2”指示位于第1行第2列。在单元192-2-1的元件对应单元192-1-2的上述元件，如图1E所示，附图标记“2-1”指示位于第2行第1列。额外的元件未标示在图1E中是为了方便，亦即避免视觉混乱。
如图1E所示，分开的参考电位VSSI1和VSSI2提供给各列，因为在第1列的其一单元中，没有任何参考电位VSSI的导体耦接到第2列中对应的单元的对应参考电位VSSI的导体。参考电位VSSI由导体180给定的列(亦即，跨越多行)之中的单元所共用。提到图1A和图1E，参考电位VSSI(如图1E所示，由第一层的导体124b和第二层的导体140提供)为跨越各列的单元所共用(亦即，跨越多行)。更进一步的说，分开的电源供应电位VDDI提供给各列，因为在第1列的其一单元中，没有任何电源供应电位VDDI的导体耦接到第2列中对应的单元的电源供应电位VDDI的导体。由这些独立的电源供应电位VDDI或(且)参考电位VSSI耦接到每行基础(per-row basis)所提供的各实施例的优点，将会在接下来有关实施电路的讨论中说明。
图1F是显示根据本发明一实施例所述的互连结构100沿着图1D的区段线1F-1F的剖面图。单元边界在水平方向(对应到互连结构100的宽，并在逻辑上以图1A中的方块112a和112b指示)，在图1F中标在位置A和B。在一些实施例中，在图1F中第一层M1的导体123b、第二层M2的导体141b、第三层M3的导体161b、以及第四层M4的导体180组成参考电位VSSI节点，而其中无任何一个，和在另一列(到位置A或(且)到位置B)的一个单元中对应的元件共用(或耦接)。相似的，第一层M1的导体124b和第二层M2的导体140组成电源供应电位VDDI节点，其中无任何一个，和在另一列的一个单元中对应的元件共用(或耦接)。更进一步的说，在图1F的剖面图中，第三层M3的导体161b在第二层M2的导体140、142b、141b之上，可是未叠在第二层M2的导体142a上，因此没有延伸跨越互连结构100的宽。位元单元的有源区域未图示在图1F的基板102之上，是为了方便，但仍能理解并提供位元单元数据存储功能。
如以上说明的多种实施例对布局的说明，可以套用到电路实现，适用于数据存储，如以下在图2到图4的说明。比较图2和图1F可以显示图1A到图1F的布局元件对应到图2到图4的电路元件。
图2是显示根据本发明一实施例所述的存储器电路200的方框图。存储器电路200包括多个存储器单元205-1、205-2、…、205-N(统称205)，它们可以是静态随机存取存储器单元。必须理解的是，以下的说明适用于存储器电路200中的特定存储器单元(位元单元)，而这些说明可以也可以套用到其他存储器单元。如图2所示的存储器单元205，位于一个阵列的不同列，但同行。
存储器单元205-1包括位元线BL<0>和BLB<0>，分别对应到图1F中的位元线BL和BLB。第一参考节点VSS具有第一参考电位，可以对应到接地。第二参考节点VSS_B具有第二参考电位，有别于(例如：高于)第一参考节点VSS的电位。为了方便，第一参考节点VSS，即指第一参考节点VSS和在此节点的电位，本领域技术人员可以了解；这样的方便表示法也套用到接下来所述的其他节点。控制电路250控制是否让各存储器单元205耦接到第一参考节点VSS或第二参考节点VSS_B。换句话说，控制电路205选择性的让各存储器单元205耦接到第一参考节点VSS和第二参考节点VSS_B二者择其一，可是不会同时耦接到两者；选择性的耦接如图2的虚线所示。存储器单元205(亦即，在特定列中的存储器单元，如不同列中的存储器单元205)和第一参考节点VSS或第二参考节点VSS_B两者之一的耦接，由控制电路250决定，独立的参考耦接排列，和其他存储器单元的耦接排列无关。开关(例如：图4的开关451和452)用以电性连接一列到第一参考节点VSS或第二参考节点VSS_B，如以下关于图4的说明内文。例如，存储器单元205-1可以耦接到第一参考节点VSS以提供参考轨道电位(reference railvoltage)VSSI<0>，对应到参考轨道(reference rail)(为了方便标示为VSSI)，给NMOS晶体管210和240的源极(source)，而存储器210-2可以耦接到第二参考节点VSS_B，以提供参考轨道电位VSSI<1>给NMOS晶体管210和240的源极，上述参考轨道电位VSSI<0>和VSSI<1>不同，因为第一参考节点VSS和第二参考节点VSS_B也不同。因此，参考轨道电位VSSI<0>可以由图1F中来自一个互连结构的参考电位VSSI的导体(例如：导体180、161b、141b、123b)提供，而参考轨道电位VSSI<1>可以由来自另一个互连结构的参考电位VSSI的导体提供。耦接的决定(是否耦接一列到第一参考节点VSS或第二参考节点VSS_B)，是在每列基础(per-column basis)上完成。存储器单元205在不同列但在同行，因此参考电位VSSI分别提供给每列基础的存储器单元。
经由选择性的提供第一参考节点VSS或第二参考节点VSS_B给存储器单元205-1，写数据进存储器单元205-1的操作将变得更有效率及更可靠。在这里的这种技术为称为“写入协助”(write assist)。写入的操作经由耦接参考轨道电位VSSI<0>到第二参考节点VSS_B来协助。参考轨道电位VSSI<0>可以在平时耦接到第一参考节点VSS。在写入的过程中，经由耦接参考轨道电位VSSI<0>到第二参考节点VSS_B，而非第一参考节点VSS，在NMOS晶体管210、240之一(根据写入那一个位元值而定)的电位将更容易被拉下，因为参考轨道电位VSSI<0>被拉高了。
在闲置模式(standby mode)时，参考轨道电位VSSI<0>耦接到第二参考节点VSS_B，以减少存储器单元205-1的漏电(leakage)。在读取操作时，参考轨道电位VSSI耦接到第一参考节点VSS。以每行为基础(亦即，让参考轨道电位VSSI<0>和参考轨道电位VSSI<1>相异)，经由耦接多个存储器单元205的参考轨道电位VSSI到第一参考节点VSS或第二参考节点VSS_B，可减少在一些实施例中于读取操作时的漏电。
在一些实施例中，第二控制电路提供有条件的耦接，耦接电源供应轨道电位VDDI<0>和第一电源供应节点VDD或第二电源供应节点VDDW二者择一，其中第二电源供应节点VDDW小于第一电源供应节点VDD，但大于最小存储器单元数据保留电位(minimum memory cell data retention voltage)。和之前一样，第一电源供应节点VDD和该处的电位都以第一电源供应节点VDD来表示，为了方便起见。在写入操作中，控制电路260耦接存取存储器单元(例如：存储器单元205-1)和电源供应轨道节点(例如：电源供应轨道电位VDDI<0>)到第二电源供应节点VDDW。写入操作因此受到协助，NMOS晶体管210和PMOS晶体管220的栅极电位将更容易拉低，由第二电源供应节点VDDW到0逻辑电平，或者更容易拉高，由0逻辑电平到第二电源供应节点VDDW。在闲置模式中，一些实施例的电源供应轨道电位VDDI<1>可以耦接到第二电源供应节点VDDW以减少漏电。电源供应轨道电位VDDI<0>可以由来自图1F中的一个互连结构的电源供应电位VDDI的导体(例如：导体140、124b)提供，而电源供应轨道电位VDDI<1>可以由来自另一个互连结构的电源供应电位VDDI的导体来提供。因此，电源供应轨道电位可以分别由每列基础的存储器单元提供。
因此，存储器电路200提供独立的耦接，耦接各存储器单元和第一参考节点VSS或第二参考节点VSS_B之一，因此协助写入操作，用以从第一参考节点VSS存取存储器单元。经由提高存取存储器单元的参考电位VSSI，可减少最小写入电位Vcomin-write，其中最小写入电位Vcomin-write是将数据写进存储器单元所需的最小电位。提高本处的参考电位VSSI也减少存储器单元的漏电。更进一步的说，存储器电路200也提供从第一电源供应节点VDD侧的写入协助，也建立在每存储器单元(per-memory-cell)(独立)基础上。更低的本处电源供应电位VDDI也可帮助减少存储器单元漏电电流。
图3是显示根据本发明一实施例所述的流程图。从流程图300开始，提供多个存储器单元(步骤310)。提供第一参考节点VSS(步骤320)。第二参考节点VSS_B的电位和第一参考节点VSS的电位不同(步骤330)。一个控制电路用以耦接在一列中的各存储器单元，独立地耦接到上述参考节点的其中之一，和其他列的存储器单元参考节点耦接无关(步骤340)。
图4是显示根据本发明一实施例所述的存储器电路400的示意图。存储器电路400具有多个存储器单元405-1、405-2、405-3、405-4(统称405)，排列在列和行之中。4个存储器单元在图4中排成二列和二行，但在实施上也可以使用不同数目的存储器单元，存储器单元也可以不同于二列和二行的方式排列。为了方便说明，图4仅标示第一列407，而第二列未作标示。存储器单元405可以和图2中的存储器单元205相似。存储器电路400具有第一控制电路450，用以选择性的耦接在各列中(特别是参考电位VSSI)的存储器单元，到第一参考节点VSS或第二参考节点VSS_B两者择一，其中第二参考节点VSS_B的电位有别于(例如：高于)第一参考节点VSS的电位。适用于第一列和第二列的参考轨道电位分别标记为参考轨道电位VSSI<0>、VSSI<1>，如图4所示。适用于各列(亦即，各列中的存储器单元)的参考耦接排列(亦即，耦接到参考节点)，是由控制电路450决定，和其他列的耦接排列无关。例如：如图4所示的二列其中之一可以耦接到第一参考节点VSS，而另一个耦接到第二参考节点VSS_B。而两列可以同时耦接到第一参考节点VSS，或两列也可以同时耦接到第二参考节点VSS_B。
在一些实施例中，控制电路450包括适用于各列的两个开关，例如：开关451和开关452是对应于列407，且可以是NMOS晶体管。相反的控制信号(例如：一高电位一低电位)可以提供给开关451和开关452，用以耦接列407到第一参考节点VSS或第二参考节点VSS_B两者之一；相反的逻辑电平可以由反相器457提供。根据控制信号EN<0>(这里的N代表NMOS晶体管)提供给晶体管451的栅极，因此列407耦接到第一参考节点VSS或第二参考节点VSS_B两者择一。相似的，开关453和开关454、反相器458和控制信号EN<1>用以控制参考耦接排列，适用于第二列，该第二列包括存储器单元405-3、405-4。晶体管451、452、453、454称为参考写入协助晶体管(reference write assist transistor)，因为它们通过有条件的耦接到参考节点协助写入操作。即使如图4所示，NMOS晶体管451、452、453、454和反相器457、458根据控制信号EN<0>、EN<1>(在一些实施例中，可以是单一多位元控制信号)，提供有条件的耦接，其他种类的电路也可以用以提供这样有条件的耦接。因为不同的控制信号可以提供给不同的列(亦即，控制信号EN<0>和EN<1>可以不同)，这些列可以独立的耦接而与其他列无关。在写入操作中，耦接一列的存储器单元到第二参考节点VSS_B，可以提供写入协助，如关于图2的内文所述，因此，存储器电路400开启写入协助，用以存取列到较高的第二参考节点VSS_B，此过程不会影响到非存取列(亦即，未被写入的列)。
在一些实施例中，存储器电路400耦接各列(特别是各存储器单元的电源供应轨道节点)到第一电源供应节点VDD或第二电源供应节点VDDW二者择一，该第二电源供应节点VDDW的电位小于第一电源供应节点VDD的电位。在写入操作中，通过耦接一列到第二电源供应节点VDDW(而非第一电源供应节点VDD)以对于图2的内文所述的列的存储器单元的写入操作提供写入协助。第二控制电路460控制各列的电源供应耦接排列，亦即，决定是否要耦接各列的存储器单元到第一电源供应节点VDD或第二电源供应节点VDDW，而耦接排列是建立在每列基础之上，也就是和其他列的耦接排列无关。控制电路460可以包括一对开关，例如：PMOS晶体管和适用于各列的反相器，以选择性的耦接各列到第一电源供应节点VDD或第二电源供应节点VDDW。晶体管461、462、463、464称为电源供应写入协助晶体管，因为它们通过有条件的耦接到电源供应节点以协助写入操作。即使如图4所示，PMOS晶体管461、462、463、464和反相器467、468根据控制信号EP<0>、EP<1>(在一些实施例中，可以是单一多位元控制信号)，提供有条件的耦接，其他种类的电路也可以用以提供这样有条件的耦接。
一些实施例可以用28nm的CMOS制造工艺或其他制造工艺来实现。在一些实施例中，独立耦接多个列到多个参考或(且)电源供应节点，改良了写入的效果，例如：通过上述的写入协助，经由减少最小写入电位Vcomin-write降低能量损耗，并开启额外的高速同周期保留到存取能源节约法(high speedsame-cycle retention-until-access saving methodologies)，其中存储器位元单元维持在保留模式(节约能源模式)，直到存储器位元单元执行正常的存取操作为止。
在一些实施例中，半导体装置有第一和第二互连结构，分别在第一列和第二列，而一阵列至少有一行和至少二列。第一和第二互连结构在第一行之中。第一互连结构和第二互连结构分别有参考电位节点，以及第一、第二、第三和第四导体彼此耦接。该第一、第二、第三和第四导体分别在第一、第二、第三和第四层上，布局在一个基板上，该基板具有多个装置以界定多个位元单元。各互连结构的参考电位节点分别提供分开的参考电位，给对应于所属的上述第一互连结构或上述第二互连结构之一的各位元单元。在一个互连结构的第一、第二、第三和第四导体，皆未电性连接到另一互连结构的对应导体。第二层在第一层之上，第三层在第二层之上，第四层在第三层之上。
在一些实施例中，半导体装置有第一和第二互连结构，分别在第一列和第二列，而一阵列至少有一行和至少二列。第一和第二互连结构在第一行之中。第一互连结构和第二互连结构分别有电源供应节点，以及第一、第二导体耦接彼此。该第一、第二导体分别在第一层、第二层上，布在一个基板上，该基板具有多个装置以界定多个位元单元。第二层在第一层之上。各互连结构的电源供应节点分别提供分开的电源供应电位，给对应于所属的上述第一互连结构或上述第二互连结构之一的各位元单元。在一个互连结构的第一、第二导体，皆未电性连接到另一互连结构的对应导体。
在一些实施例中，一种方法包括分别电性连接第一和第二位元单元到第一和第二互连结构。该第一和第二互连结构位于一个阵列的第一行中，该阵列具有至少一行和至少两列。各路径用以导电到各互连结构的参考电位节点。各参考电位节点导体耦接到各第一、第二、第三和第四层的至少一导体。各互连结构的参考电位节点彼此间电性隔离。电性连接各互连结构的路径，用以提供分开的参考电位给对应于所属的上述第一互连结构或上述第二互连结构之一的位元单元。
本发明虽以较佳实施例公开如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (13)

1.一种半导体装置，包括：
一第一互连结构和一第二互连结构，分别位于一阵列的一第一列和一第二列之中，上述阵列具有至少一行和至少二列，上述第一互连结构和上述第二互连结构位于一第一行中，而上述第一互连结构和上述第二互连结构分别包括：
一第一参考电位节点；以及
一第一导体、一第二导体、一第三导体、一第四导体，彼此耦接，且分别位于一第一层、一第二层、一第三层、一第四层之上，也位于一基板之上，上述基板具有多个装置以界定多个位元单元，上述第一参考电位节点各自提供分开的一参考电位，给对应于所属的上述第一互连结构或上述第二互连结构之一的上述位元单元中之一，上述第一导体、上述第二导体、上述第三导体和上述第四导体之中，无任何一个电性连接到另一个互连结构的对应导体；
其中，上述第二层在上述第一层之上，上述第三层在上述第二层之上，上述第四层在上述第三层之上。
2.根据权利要求1所述的半导体装置，其中上述第一互连结构和上述第二互连结构分别还包括一第一电源供应节点，上述第一电源供应节点包括一第五导体和一第六导体，彼此耦接，且分别位于上述第一层和上述第二层之上，上述第一互连结构和上述第二互连结构的上述第一电源供应节点分别提供分开的一参考电位给对应于所属的上述第一互连结构或上述第二互连结构之一的上述位元单元中之一，且上述第五导体和上述第六导体中，无任何一个电性连接到另一个互连结构的对应导体。
3.根据权利要求2所述的半导体装置，其中上述第一互连结构和上述第二互连结构分别还包括：
一第一位元线，包括一第七导体和一第八导体，彼此耦接且分别位于上述第一层和上述第二层之上；以及
一第二位元线，包括一第九导体位于上述第二层之上。
4.根据权利要求2所述的半导体装置，还包括一第三互连结构和一第四互连结构，位于一第二行中，而上述第三互连结构和上述第四互连结构分别位于上述第一列和上述第二列中，位于上述第二行中的上述第三互连结构和上述第四互连结构分别具有一第二电源供应节点，上述第一行中，分别对应于上述第一互连结构和上述第二互连结构的上述第五导体和上述第六导体中的至少一个是电性连接到位于上述第二行的对应的上述第三互连结构和上述第四互连结构的对应导体，其中上述第一行中的上述第一互连结构和上述第二互连结构的上述第一电源供应节点，各自耦接到上述第二行中的上述第三互连结构和上述第四互连结构的上述第二电源供应节点。
5.根据权利要求1所述的半导体装置，还包括一第三互连结构和一第四互连结构，位于一第二行中，而上述第三互连结构和上述第四互连结构分别位于上述第一列和上述第二列中，位于上述第二行中上述第三互连结构和上述第四互连结构分别具有一第二参考电位节点，上述第一行中，分别对应于上述第一互连结构和上述第二互连结构的上述第四导体，是电性连接到位于上述第二行的对应的上述第三互连结构和上述第四互连结构的对应的第四导体，其中上述第一行中的上述第一互连结构和上述第二互连结构的上述第一参考电位节点，各自耦接到上述第二行中的上述第三互连结构和上述第四互连结构的上述第二参考电位节点。
6.根据权利要求1所述的半导体装置，还包括一通路，耦接上述第三导体和上述第四导体。
7.根据权利要求1所述的半导体装置，其中：
上述第一互连结构的上述第一参考电位节点，用以提供一不同参考电位，有别于上述第二互连结构的上述第一参考电位节点的电位；以及
上述第一互连结构的一第一电源供应节点，用以提供一不同电源供应电位，有别于上述第二互连结构的一第一电源供应节点的电位。
8.一种半导体装置，包括：
一第一互连结构和一第二互连结构，分别位于一阵列的一第一列和一第二列之中，上述阵列具有至少一行和至少二列，上述第一互连结构和上述第二互连结构位于一第一行中，而上述第一互连结构和上述第二互连结构分别包括：
一第一电源供应节点；以及
一第一导体、一第二导体，彼此耦接，且耦接到上述第一电源供应节点，分别位于一第一层、一第二层、之上，也位于一基板之上，上述基板具有多个装置以界定多个位元单元，上述第二层在上述第一层之上，上述第一电源供应节点各自提供分开的一参考电位，给对应于所属的上述第一互连结构或上述第二互连结构之一的上述位元单元中之一，上述第一导体、上述第二导体，两者无任何一个电性连接到另一个互连结构的对应导体。
9.根据权利要求8所述的半导体装置，其中上述第一互连结构和上述第二互连结构分别还包括一第一参考电位节点，上述第一参考电位节点包括一第三导体、一第四导体、一第五导体、一第六导体，彼此耦接，且分别位于上述第一层、上述第二层、一第三层、一第四层之上，上述第三层在上述第二层之上，上述第四层在上述第三层之上，上述第一参考电位节点各自提供一分开电源供应电位，给对应于所属的上述第一互连结构或上述第二互连结构之一的上述位元单元中之一，且上述第三导体、上述第四导体、上述第五导体和上述第六导体中，无任何一个电性连接到另一个互连结构的对应导体。
10.根据权利要求9所述的半导体装置，还包括一第三互连结构和一第四互连结构，位于一第二行中，而上述第三互连结构和上述第四互连结构分别位于上述第一列和上述第二列中，位于上述第二行中的上述第三互连结构和上述第四互连结构分别具有一第二参考电位节点，上述第一行中，分别对应于上述第一互连结构和上述第二互连结构的上述第六导体，是电性连接到位于上述第二行的对应的上述第三互连结构和上述第四互连结构的对应第六导体，其中上述第一行中的上述第一互连结构和上述第二互连结构的上述第一参考电位节点，各自耦接到上述第二行中的上述第三互连结构和上述第四互连结构的上述第二参考电位节点。
11.根据权利要求8所述的半导体装置，还包括一第三互连结构和一第四互连结构，位于一第二行中，而上述第三互连结构和上述第四互连结构分别位于上述第一列和上述第二列中，位于上述第二行中的上述第三互连结构和上述第四互连结构分别具有一第二电源供应节点，上述第一行中，分别对应于上述第一互连结构和上述第二互连结构的上述第一导体和上述第二导体中至少一个，是电性连接到位于上述第二行的对应的上述第三互连结构和上述第四互连结构的对应导体，其中上述第一行中的上述第一互连结构和上述第二互连结构的上述第一电源供应节点，各自耦接到上述第二行中的上述第三互连结构和上述第四互连结构的上述第二电源供应节点。
12.一种半导体制造方法，包括：
分别电性连接一第一位元单元和一第二位元单元到一第一互连结构和一第二互连结构，上述第一互连结构和上述第二互连结构位于一阵列的一第一行，上述阵列具有至少一行和至少二列；
各自提供一路径，用以分别导电到上述第一互连结构和上述第二互连结构的一参考电位节点，上述参考电位节点分别电性耦接到至少一导体，上述导体分别位于上述第一互连结构和上述第二互连结构的一第一层、一第二层、一第三层、一第四层；以及
分别电性隔离上述第一互连结构和上述第二互连结构的上述参考电位节点；
其中，上述路径用以分别电性连接上述第一互连结构和上述第二互连结构，用以分别提供分开的一参考电位，给对应于上述第一互连结构和上述第二互连结构的一位元单元。
13.根据权利要求12所述的半导体制造方法，还包括：
各自提供一路径，用以导电到上述第一互连结构和上述第二互连结构分别有的一电源供应节点，各上述电源供应节点包括至少一导体，上述导体位于各上述第一层、上述第二层；以及
分别电性隔离上述第一互连结构和上述第二互连结构的各上述电源供应节点；
其中，上述路径用以分别电性连接上述第一互连结构和上述第二互连结构，用以各自提供一分开电源供应电位，给对应于上述第一互连结构和上述第二互连结构的一位元单元。
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