CN103065685B

CN103065685B - 电熔丝存储阵列

Info

Publication number: CN103065685B
Application number: CN201210084815.3A
Authority: CN
Inventors: 廖唯理; 林松杰; 许国原
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2011-10-21
Filing date: 2012-03-27
Publication date: 2016-10-05
Anticipated expiration: 2032-03-27
Also published as: US8760955B2; CN103065685A; US20130100756A1

Abstract

本发明公开了一种电熔丝存储阵列以及一种机制，用于重新配置eFuse存储阵列以使得两个或多个相邻eFuse位单元并排放置且共享编程位线。通过允许两个或多个相邻eFuse位单元共享编程位线，编程位线的长度被缩短，这导致编程位线更低的电阻率。编程位线的宽度还可以增加以进一步减小编程位线的电阻率。对于使用低电阻率eFuse的先进eFuse存储阵列来说，需要具有低电阻和高电流的编程位线。

Description

电熔丝存储阵列

相关申请的交叉参考

本申请与2011年8月8日提交的标题为“ELECTRICAL FUSE BITCELL”的美国申请第13/205,009号相关，其全部内容结合于此作为参考。

技术领域

本公开涉及电熔丝(eFuse)存储阵列。

背景技术

许多集成电路(IC)由半导体衬底的单个芯片上的百万个互连器件(诸如晶体管、电阻器、电容器、和二极管)制成。通常，期望IC尽可能快地继续操作，并且消耗尽可能小的功率。半导体IC通常包括一种或多种存储器，诸如互补金属氧化物半导体(CMOS)存储器、反熔丝存储器、和电熔丝存储器。

在IC中使用一次性可编程(“OTP”)存储元件以提供非易失性存储器(“NVM”)。当IC关闭时，NVM中的数据不会丢失。例如，NVM允许IC制造商在IC上存储批号和安全数据，并且在许多其他应用中是有用的。一种类型的NVM利用电熔丝(eFuse)。

Efuse通常通过使用两个焊盘(通常称为阳极和阴极)之间的导电材料(金属、多晶硅等)的窄条(通常也称为“熔断体”)而集成在半导体IC中。向Efuse应用编程电流会破坏(即，熔断)熔断体，由此改变Efuse的电阻。这通常称为“编程”Efuse。可以使用电存储器领域通用的读取电路来读取熔丝状态(即，其是否被编程)。

发明内容

为解决上述问题，本发明提供了一种电熔丝(eFuse)存储阵列，包括：多个eFuse位单元，多个eFuse位单元的每个eFuse位单元都具有编程晶体管、读取晶体管、和eFuse，其中，eFuse的一端连接至编程晶体管和读取晶体管，以及其中，eFuse的另一端连接至编程位线，读取晶体管连接至读取位线，其中，第一eFuse位单元和第二eFuse位单元共享第一编程位线，其中，第一编程位线连接至第一eFuse位单元的eFuse并且还连接至第二eFuse位单元的eFuse。

其中，第一eFuse位单元和第二eFuse位单元在第一区域具有分离的读取位线，其中，在第二区域中连接该分离的位线。

其中，第一eFuse位单元和第二eFuse位单元具有分离的读取字线和分离的编程字线。

其中，每个eFuse位单元的编程晶体管的总面积与读取晶体管的总面积的比率等于或大于大约8。

其中，每个eFuse位单元的eFuse由金属形成。

其中，连接至每个eFuse位单元的eFuse的编程位线包括第三层或更多层的金属结构。

其中，用于第一编程位线的编程电流等于或大于大约9mA。

其中，第一编程位线的宽度在大约0.7μm至大约1.2μm之间的范围内。

其中，第一编程位线的电阻等于或小于大约50Ω。

其中，第一编程位线的压降等于或小于大约400mV。

其中，每个eFuse位单元的编程晶体管和读取晶体管为n型金属氧化物半导体(NMOS)晶体管。

其中，每个eFuse位单元都与列和行相关联，以及其中，对于eFuse位单元存储阵列，列的总数大于行的总数。

该eFuse存储阵列还包括：第三eFuse位单元和第四eFuse位单元，其中，第一编程位线连接至第三eFuse位单元的eFuse并且还连接至第四eFuse位单元的eFuse。

此外，本发明还提供了一种电熔丝(eFuse)存储阵列，包括：多个eFuse位单元，多个eFuse位单元的每个eFuse位单元都具有编程晶体管、读取晶体管、和eFuse，其中，eFuse的一端连接至编程晶体管和读取晶体管，以及其中，eFuse的另一端连接至编程位线，读取晶体管连接至读取位线，其中，第一eFuse位单元和第二eFuse位单元共享第一编程位线，其中，第一编程位线连接至第一eFuse位单元的eFuse并且还连接至第二eFuse位单元的eFuse，以及其中，第三eFuse位单元和第四eFuse位单元共享第一编程位线，其中，第三编程位线连接至第三eFuse位单元的eFuse并且还连接至第四eFuse位单元的eFuse。

此外，本发明还提供了一种重新配置eFuse存储阵列的方法，包括：提供具有多个eFuse位单元的eFuse存储阵列；重新配置eFuse存储阵列，以使多个eFuse位单元的两个或更多个eFuse位单元并排地成列放置，以及其中，两个或多个eFuse位单元共享编程位线。

其中，重新配置的eFuse存储阵列的编程电流为重新配置之前eFuse存储阵列的编程电流的至少一半。

其中，列中的多个eFuse位单元中的两个eFuse位单元并排放置并共享编程位线。

其中，编程位线的宽度被重新配置为重新配置之前编程位线的大小的至少两倍。

其中，多个eFuse位单元的每个eFuse位单元都具有编程晶体管、读取晶体管、和eFuse，其中，eFuse的一端连接至编程晶体管和读取晶体管，以及其中，eFuse的另一端连接至编程位线，并且读取晶体管连接至读取位线。

其中，重新配置的eFuse存储阵列的编程位线的电阻为重新配置之前eFuse存储阵列的编程位线的电阻的至少1/4。

附图说明

在以下附图和说明书中阐述本公开的一个或多个实施例的细节。将从说明书、附图和权利要求中显而易见地得出其他特征和优点。

图1A是根据一些实施例的eFuse位单元的示图。

图1B示出了根据一些实施例的eFuse存储阵列的示图。

图1C示出了根据一些实施例的图1B的eFuse存储单元的布局图。

图1D示出了根据一些实施例的图1B的eFuse存储阵列的一部分的布局图。

图2A示出了根据一些实施例的eFuse存储阵列的示图。

图2B示出了根据一些实施例的图2A的eFuse存储阵列200的一部分的布局图。

图3示出了根据一些实施例的eFuse存储阵列的一部分的示图。

图4示出了根据一些实施例的重新配置eFuse存储阵列的方法。

各个附图中的类似参考标号表示类似的元件。

具体实施方式

以下使用具体说明来公开附图所示的实施例或实例。应该了解，实施例和实例并不用于限制。对于本领域的技术人员来说，可以预期所公开实施例的任何改变和修改以及本文所公开原理的任何进一步的应用。

图1A是根据一些实施例的eFuse位单元10的示图。eFuse位单元10包括编程晶体管11、读取晶体管12和eFuse 13。当eFuse 13没有被编程(即，闭合)时，eFuse 13的电阻值相对较小。在一些实施例中，eFuse 13的闭合电阻值大约为5Ω至200Ω。相反，在eFuse 13被编程(即，断开)之后，eFuse 13的电阻值相对较大。在一些实施例中，eFuse 13的断开电阻值为大约1KΩ至100KΩ。节点14被称为编程节点，晶体管12的漏极处的节点15被称为读取节点。

在编程操作时，读取晶体管12截止，因此与eFuse 13电断开。编程晶体管11导通，并且向eFuse 13的一个端部处的编程节点14施加程序(或编程)电压V_P(未标示)。编程电流I_P从编程节点14开始流过eFuse 13和晶体管11到达晶体管11源极处的地。因此，eFuse 13被编程并具有高电阻值。在一些实施例中，电压V_P可以为大约1.8V，并且电流IP可以为大约20mA。用于晶体管11和晶体管12的操作电压VDD(未标示)可以为大约0.85V。

在读取操作中，编程晶体管11截止，因此与eFuse 13电断开。读取晶体管12导通。根据实施例，读取电流I_R被强加至n型金属氧化物半导体(NMOS)晶体管12的漏极处的读取节点15。电流I_R流过晶体管12、eFuse13和节点14。在一些实施例中，电流I_R可以为大约0.5mA。此外，检测读取节点15处的电压值展示了存储在位单元10中的数据。例如，如果eFuse13被编程(或断开)，则eFuse 13的高电阻导致读取节点15处的高电压值。然而，如果eFuse 13没有被编程(或闭合)，则eFuse 13的低电阻导致读取节点15处的低电压值。

在一些实施例中，编程电流I_P大于读取电流I_R。因此，编程晶体管11被设计为大于读取晶体管12。基于仿真选择每个晶体管11和12的大小。例如，确定足以断开(即，编程)eFuse 13的编程电流I_P。然后，基于确定的电流I_P选择晶体管11的大小。在一些实施例中，晶体管11的大小为使得晶体管11可以吸收确定的电流I_P。

关于读取操作，确定足以生成晶体管12的漏极处的读取节点12的读取电压的读取电流I_R。然后，基于确定的读取电流I_R选择晶体管12的大小。在一些实施例中，选择晶体管12，使得晶体管12可以发起电流I_R。

在一些实施例中，位单元10是存储阵列的一部分，其中，位线连接至多个晶体管12的漏极。当读取与位线相关联的位单元时，截止与相同位线相关联的其他位单元。然而，截止的位单元继续经受影响连接至晶体管12的漏极的位线上的电流的泄露电流。基于包括与位线相关联的泄露电流的总电流的要求选择读取晶体管12的大小。

因为分别基于特定编程或读取电流选择每个晶体管11和12的大小，故各实施例均是有利的。因此，对于编程操作和读取操作的每一个优化位单元10的性能。在其他实施例中，一个晶体管用于编程和读取。提供大编程电流的大编程晶体管可以在读取操作中过度设计(over-designed)，其中，读取电流不要求与编程电流一样大。在一些实施例中，读取晶体管12漏极处的读取节点15连接至读取位线，并且编程节点14连接至eFuse存储阵列的编程位线。

图1B示出了根据一些实施例的eFuse存储阵列100的示图。存储阵列100包括m列和n行的eFuse存储阵列(MC)(或位线)(诸如MC[0，0]，MC[0，1]，...，MC[m-1，n-1])。每个eFuse存储单元(MC)都与用于编程eFuse存储单元的编程位线(BL_P)(诸如BL_P[0]，....，BL_P[m-1])和用于读取eFuse存储单元的读取位线(BL_R)(诸如BL_R[0]，....，BL_R[m-1])相关联。例如，eFuse存储单元MC[0，0]具有BL_P[0]和BL_R[0]。每个eFuse MC都与诸如F[0，0]，....，F[m-1，n-1]的熔丝、诸如WL_P[0]，....，WL_P[n-1]的编程位线(WL_P)、和诸如WL_R[0]，....，WL_R[n-1]的读取字线(WL_R)相关联。例如，eFuse存储单元MC[0，0]具有熔丝F[0，0]、WL_P[0]、和WL_R[0]。每个eFuse MC都具有诸如T_P[0，0]，...，T_P[m-1，n-1]的编程晶体管(T_P)和诸如T_R[0，0]，...T_R[m-1，n-1]的读取晶体管(T_R)。

图1B示出了具有编程晶体管T_P[0，0]的eFuse存储单元MC[0，0]，编程晶体管T_P[0，0]控制eFuse存储单元MC[0，0]的编程并被WL_P[0]控制。当向BL_P[0]施加编程电流I_P[0]时，可以激活编程字线WL_P[0](例如，施加高电压或施加编程电压)以导通晶体管T_P[0，0]。在这种情况下，熔丝F[0，0]将被编程(或烧断)，这将导致熔丝F[0，0]的高电阻(或出于高状态)。为了被编程，每个熔丝都需要编程晶体管T_P导通以及提供编程电流I_P。因此，诸如F[0，0]，...，F[m-1，n-1]的各种熔丝都可以通过使用编程晶体管的不同组合导通/截止状态被选择性地编程，并且选择性地在不同的编程位线上提供编程电流I_P。

在已经编程存储阵列100的存储单元之后，可以读取被编程存储单元的状态。例如，可以通过沿着BL_R[0]传送读取电流I_R[0]来读取MC[0，0]。图1B所示且如上所述描述的eFuse存储单元仅仅是示例性的。可以不同地配置eFuse存储单元。

在诸如F[0，0]，...，F[m-1，n-1]的熔丝的编程期间，诸如T_P[0，0]，...，T_P[m-1，n-1]的编程晶体管需要耗尽在编程位线BL_P[i]处提供的编程电流I_P[i]，i为0至m-1之间的整数。如上所述，编程电流I_P大于读取电流I_R。因此，编程晶体管11被设计为大于读取晶体管12。

图1C示出了根据一些实施例的图1B的eFuse存储单元MC[0，0]150的布局图。图1C示出了具有栅极结构151、源极区域152、和漏极区域153的读取晶体管T_R[0，0]。源极区域通过可包括接触、金属结构、和通孔(未示出)的互连结构连接至作为金属线的读取位线BL_R[0]154。读取晶体管T_R[0，0]的漏极区域153通过互连结构(未示出)连接至熔丝F[0，0]155的接触结构156。

编程晶体管T_P[0，0]具有多个栅极结构160、多个源极区域161、和多个漏极区域162。读取晶体管T_R[0，0]的漏极区域153也是用于编程晶体管T_P[0，0]的漏极区域。T_P[0，0]的漏极区域也通过互连结构(未示出)连接至熔丝F[0，0]155的接触结构156。如上所述，诸如T_P[0，0]的编程晶体管可以被设计为大于诸如T_R[0，0]的读取晶体管，因为诸如I_P[0]的编程电流大于诸如I_R[0]的读取电流。在一些实施例中，栅极结构160的总面积与栅极结构151的总面积的比率等于或大于8。

根据一些实施例，上述晶体管T_R[0，0]和T_P[0，0]为n型金属氧化物半导体(NMOS)场效应晶体管(FET)。然而，晶体管还可以为p型(PMOS)。栅极结构可以通过先栅极工艺或后栅极(或替换栅极)工艺来形成栅极结构。

图1C示出了编程位线BL_P[0]170，其也可以为金属结构且宽于读取位线BL_R[0]154，这是由于BL_P[0]170大于BL_R[0]154。熔丝F[0，0]155使用穿过BL_P[0]170的接触结构157的互连结构连接至编程位线BL_P[0]170。诸如通孔的互连结构用于将熔丝F[0，0]155连接至未示出的BL_P[0]170。在一些实施例中，编程位线BL_P[0]170存在于多个金属层以增强总电流。

横跨MC[0，0]水平延伸且在图1B中未示出的读取字线WL_R[0]连接至读取晶体管T_R[0，0]的栅极结构151。也横跨MC[0，0]水平延伸且在图1B中未示出的编程字线WL_P[0]连接至编程晶体管T_P[0，0]的栅极结构161。

图1D示出了根据一些实施例的图B的eFuse存储阵列100的部分180的布局图。图1D示出了图1B的两个左侧列的电路结构的一部分。图1D示出了eFuse存储单元MC[0，0]、MC[0，1]、MC[0，2]、MC[0，3]、MC[1，0]、MC[1，1]、MC[1，2]和MC[1，3]。用于这些存储单元的eFuse被放置在存储单元之间。例如，用于MC[0，0]的F[0，0]被放置为紧邻MC[0，1]；以及用于MC[0，1]的F[0，1]被放置为紧邻MC[0，0]。图1D还示出了连接MC[0，0]、MC[0，1]、MC[0，2]、和MC[0，3]的读取位线BL_R[0]和编程位线BL_P[0]。类似地，图1D示出了连接MC[1，0]、MC[1，1]、MC[1，2]和MC[1，3]的读取位线BL_R[1]和编程位线BL_P[1]。

如上所述，诸如BL_P[0]和BL_P[1]的编程位线需要承载诸如I_P[0]和I_P[1]的编程电流用于对存储单元进行编程。编程位线的电阻必须保持较低以确保沿着编程位线承载足够电流。图1C和图1D示出了诸如BL_P[0]和BL_P[1]编程位线宽于诸如BL_R[0]和BL_R[1]的读取位线，这是由于较高的电流承载要求。例如，根据一些实施例，编程位线BL_P[0]和BL_P[1]的每一个的宽度W都可以在大约0.7μm至大约1.2μm之间的范围内。相反，根据一些实施例，读取位线BL_R[0]或BL_R[1]的宽度可以在大约0.05μm至大约0.2μm之间的范围内。

然而，诸如金属eFuse的一些eFuse具有较低电阻。用于对这种eFuse进行编程的电流高于具有较高电阻的eFuse，诸如多晶硅eFuse(或poly-Fuse)。为了将温度增加到要求对低电阻eFuse进行编程的点，与对于高电阻eFuse相比，对于低电阻eFuse的编程电流需要更大。

图2A示出了根据一些实施例的eFuse存储阵列200的示图。存储阵列200包括2m行和n/2列的eFuse存储单元(MC)，诸如MC[0，0]’、MC[0，1]’等。存储阵列200的eFuse存储单元(MC)在数量上类似于存储阵列100的eFuse存储单元(MC)；然而，它们可以不同地进行配置。例如，图1B的MC[0，1]被放置在MC[0，0]下方，并且它们共享编程位线BL_P[0]和读取位线B_LR[0]。相反，MC[0，0]’和MC[0，1]’并排放置，并且它们共享编程位线B_LP[0]’。类似地，如图2A所示，图1B的MC[0，2]和MC[0，3]被重新配置为与MC[0，2]’和MC[0.3]’并排放置，以允许它们共享编程位线B_LP[0]’。图1B的读取位线B_LR[0]被分为两条读取位线B_LR[0]_L([0]之后的L表示左侧)和B_LR[0]_R([0]之后的R表示右侧)。可以对图1B中的存储阵列的列0中的其他存储阵列进行类似配置。图2A中使用的编号方式借鉴图1B中的编号方式，以更好地示出两幅图之间的相关性。

对上述列0的存储单元进行的配置还可以对图1B中的其他列(诸如1、2，...m-1)中的存储单元进行。例如，图2A示出了图1B的MC[1，0]和MC[1，1]变为图2A的MC[1，0]’和MC[1，1]’，它们被并排放置以共享BL_P[1]’。类似地，图1B的MC[1，2和MC[1，3]被并排放置以共享BL_P[1]’。此外，读取位线BL_R[1]被分为两条读取位线BL_R[1]_L和BL_R[1]_R。编程字线(诸如WL_P[0]’...WL_P[n-1]’)的数量保持与图1B中的配置相同。然而，编程字线被配置为彼此之间更加接近，因为剩余用于放置编程字线的间隔减半。此外，增加了编程字线的长度，因为图1B的列中的存储单元的一般被放置到图2A的附加列中。在一些实施例中，图2A中配置的编程字线的长度大约为图1B至图1D中配置的编程字线的长度的两倍。

图2A所示配置允许编程位线被缩短为大约图1B配置所要求的长度的一半。此外，利用编程位线的共享，编程位线的宽度可以至少加倍而不增加被存储阵列所占用的总面积。图2B示出了根据一些实施例的图2A的eFuse存储阵列200的部分250的布局图。图2B示出了MC[0，0]’和MC[0，1]’并排设置以共享BL_P[0]’。在图2B所示实施例中，BL_P[0]’的宽度W’至少为图1C的BL_P[0]的宽度W的两倍，而不增加eFuse存储阵列的总面积。在一些实施例中，BL_P[0]’的宽度W’可以大于图1C的BL_P[0]的宽度W的两倍。

图1D示出了列0和列1之间的间隔S以分离不同列中的相邻晶体管，并且还分离相邻编程位线BL_P[0]和BL_P[1]。为了防止诱导效应，间隔S不能太小。根据一些实施例，在一些实施例中，间隔S在大约0.1m至大约0.5m之间的范围内。然而，当MC[0，0]’被放置为紧邻MC[0，0]’且BL_P[0]’被共享，不仅BL_P[0]’的宽度加倍，而且大多数间隔S还可以用于进一步增加BL_P[0]’的宽度。相邻读取位线BL_R[0]_R和BL_R[1]_L之间的间隔S’小于图1C的间隔S，因为读取位线BL_R[0]_R和BL_R[1]_L是比编程位线BL_P[0]和BL_P[1]窄的导线。因此，图2B所示新配置的编程位线的宽度W’可以大于图1D所示旧配置的编程位线的宽度W的两倍。

编程位线的编程电流和电阻可以取决于用于形成eFuse存储阵列的技术节点。更加先进的技术节点可以要求编程位线更高的电流和更低的电阻。根据一些实施例，在一些实施例中，(编程位线的)宽度W’在大约1m至大约4m的范围内。在一些实施例中，诸如BL_P[0]’、BL_P[1]’，...BL_P[m-1]’的编程位线的电阻等于或小于大约50Ω。在一些实施例中，诸如BLP[0]’、BLP[1]’，...BLP[m-1]’的编程位线的电阻等于或小于大约30Ω。在一些实施例中，编程电流等于或大于大约9mA。在一些其他实施例中，编程电流等于或大于大约12mA。在又一些其他实施例中，编程电流等于或大于大约30mA。在一些实施例中，编程位线的压降等于或小于大约800mV。在一些实施例中，编程位线的压降等于或小于大约400mV。在一些实施例中，诸如eFuse F[0，0]’的eFuse由第二级金属(或M2)形成。在一些实施例中，诸如BLP[0]’的编程位线由第三级以上(≥M3)的金属结构形成。

等式(1)示出了具有长度(L)的导线的电阻率(R)与导线的截面积(A)之间的关系。ρ是导线的材料的电阻率。

R＝ρ(L/A).................................(1)

由于编程位线的长度减半且编程位线的宽度至少加倍，所以编程位线的电阻可以减小至图1B至图1D所示结构的值的四分之一(或1/4)。

可选地，编程位线的宽度可以保持为与图B至图1D所示结构相同。在这种情况下，编程位线的电阻可以减小至图1B至图1D所示结构的值的大约一半(或1/2)。编程位置的电阻的减小帮助确保足够的电流被传送以对eFuse存储单元进行编程。

图3示出了根据一些实施例的eFuse存储阵列的部分300的示图。eFuse阵列的部分300包括从图1B的存储单元重新配置的存储单元，诸如MC[0，0]^*、MC[0，1]^*、...，MC[m-1，n-1]。部分300的eFuse存储单元(MC)类似于存储阵列100和200的eFuse存储存储单元(MC)；然而，它们可以不同地进行配置。例如，如图1B所示，MC[0，0]、MC[0，1]、MC[0，2]和MC[0，3]被线性地相互堆叠放置，并且它们共享编程位线BL_P[0]和读取位线BL_R[0]。图2B示出了MC[0，0]’和MC[0，1]’并排放置且MC[0，2]’和MC[0.3]’在它们之下。如上所述，这种放置允许诸如BLP[0]的编程位线的长度和电阻率至少被切掉一半。图3示出了MC[0，0]^*、MC[0，1]^*、MC[0，2]^*和MC[0，3]^*并排放置。MC[0，0]^*、MC[0，1]^*、MC[0，2]^*和MC[0，3]^*都连接至编程位线BL_P[0]^*，编程位线BL_P[0]^*可以被分为放置在所描述四个存储单元的两个之间的编程位线BL_P[0]_L ^*和BL_P[0]_R ^*。在一些实施例中，编程位线BL_P[0]^*与编程位线BL_P[0]_L ^*和BL_P[0]_R ^*处于不同的互连等级。

存储单元的这种放置允许编程位线的长度和电阻率进一步至少减小到图1B所示配置的1/4。类似于图2B所描述的配置，编程位线的电阻率可以进一步通过增加编程位线的宽度来减小。根据一些实施例，图2A、图2B和图3所示配置的编程位线的电阻率可以减小到图1B所示eFuse存储单元配置的至少1/P²。P是连接至相同编程位线的存储单元的个数。例如，对于图2A和图2B的结构来说，P为2。如上所述，由于编程位线BL_P[0]’的长度的减小和加宽，编程位线BL_P[0]’的电阻(或电阻率)可以减小到BL_P[0]的电阻的大约1/4(或1/2²)。类似地，对于图3的结构来说，P为4且由于编程位线BL_P[0]^*的长度的减小和加宽，编程位线BL_P[0]^*的电阻可以减小到BL_P[0]的电阻的至少大约16(或1/4²)。在一些实施例中，P为偶数。减小的电阻能够增加编程电流。可以实现编程位线中电阻的减小和电流的增加而不增加阵列的总面积。在一些实施例中，eFuse存储阵列的总面积甚至可以减小。

图4示出了根据一些实施例的重新配置eFuse存储阵列的方法400。在操作401中，提供eFuse存储阵列，eFuse存储阵列具有多行和多列的eFuse位单元。每个eFuse位单元都具有eFuse、编程晶体管和读取晶体管。如图1B所示，示例性eFuse位单元为MC[0，0]。此外，示例性eFuse存储阵列为图1B的eFuse存储阵列。在操作403中，eFuse存储阵列被重新配置以使列中的两个或多个eFuse位单元被并排放置以共享编程位线并减小行数。行数可以减少一半、1/4或1/(2xP)。P为正整数。如果两个eFuse位单元共享编程位线，则重新配置的编程位线的长度可以减小大约一半。通过这种重新配置减小编程位线的电阻率。编程位线还可以加宽以进一步增加编程位线的电阻率。上面描述了如何实现重新配置的具体细节。图2A中的实例描述了eFuse存储阵列的重新配置，其编程位线具有图1B中结构的长度的一半的长度以及图1B中结构的宽度两倍的宽度。可选地，可以进行eFuse存储阵列的重新配置以具有共享编程位线的4个、6个、8个或更多eFuse位单元。

已经描述了多个实施例。然而，应该理解，在不背离本公开精神和范围的情况下，可以进行各种修改。例如，示为特定掺杂类型的各种晶体管(例如，NMOS和PMOS)只是示意性的目的，本公开的实施例不限于特定类型，并且针对特定晶体管选择的掺杂类型是设计选择且在实施例的范围之内。上面描述中使用的各种信号的逻辑电平(例如，低或高)也是示意性的目的，当信号被激活和/或去激活时，实施例不限于特定电平，选择这种电平是设计选择的问题。

上述示例性实施例提供了重新配置eFuse存储阵列以使得两个或多个相邻eFuse位单元并排放置且共享编程位线的机制。通过允许两个或多个相邻eFuse位单元共享编程位线，编程位线的长度被缩短，这导致编程位线更低的电阻率。编程位线的宽度还可以增加以进一步减小编程位线的电阻率。对于使用低电阻率eFuse的先进eFuse存储阵列来说，需要具有低电阻和高电流的编程位线。可以实现编程位线的电流的增肌和电阻的减小，而不增加阵列的总面积。

在一些实施例中，提供了电熔丝(eFuse)存储阵列。eFuse存储阵列包括：多个eFuse位单元，多个eFuse位单元的每个eFuse位单元都具有编程晶体管、读取晶体管和eFuse。eFuse的一端连接至编程晶体管和读取晶体管。eFuse的另一端连接至编程位线。读取晶体管连接至读取位线。第一eFuse位单元和第二eFuse位单元共享第一编程位线。第一编程位线连接至第一eFuse位单元的eFuse并且还连接至第二eFuse位单元的eFuse。

在一些其他实施例中，提供了电熔丝(eFuse)存储阵列。eFuse存储阵列包括：多个eFuse位单元，多个eFuse位单元的每个eFuse位单元都具有编程晶体管、读取晶体管和eFuse。eFuse的一端连接至编程晶体管和读取晶体管。eFuse的另一端连接至编程位线。读取晶体管连接至读取位线。第一eFuse位单元和第二eFuse位单元共享第一编程位线。第一编程位线连接至第一eFuse位单元的eFuse并且还连接至第二eFuse位单元的eFuse。第三eFuse位单元和第四eFuse位单元共享第一编程位线。第二编程位线连接至第三eFuse位单元的eFuse并且还连接至第四eFuse位单元的eFuse。

在又一些其他实施例中，提供了重新配置eFuse存储阵列的方法。该方法包括：提供具有多个eFuse位单元的eFuse存储阵列。该方法还包括：重新配置eFuse存储阵列，以使得列中的多个eFuse位单元的两个或多个eFuse位单元并排放置。两个或多个eFuse位单元共享编程位线。

尽管详细描述了示例性实施例，但应该理解，在不背离由所附权利要求定义的公开的精神和范围的情况下，可以进行各种改变、替换和变化。此外，本申请的范围不限于说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。本领域的技术人员应该容易地从公开中理解，可以根据公开利用现有或稍后开发的执行与本文所描述对应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、装置、方法和步骤。因此，所附权利要求用于在它们的范围内包括这些工艺、机器、制造、物质组成、装置、方法和步骤。此外，每个权利要求都构成独立的实施例，并且各个权利要求和实施例的组合都在本公开的范围之内。

Claims

1.一种电熔丝(eFuse)存储阵列，包括：

多个电熔丝位单元，所述多个电熔丝位单元的每个电熔丝位单元都具有编程晶体管、读取晶体管、和电熔丝，其中，所述电熔丝的一端连接至所述编程晶体管和所述读取晶体管，以及其中，所述电熔丝的另一端连接至编程位线，所述读取晶体管连接至读取位线，

其中，

所述多个电熔丝位单元的第一电熔丝位单元和所述多个电熔丝位单元的第二电熔丝位单元共享第一编程位线，其中，所述第一编程位线连接至所述第一电熔丝位单元的电熔丝并且还连接至所述第二电熔丝位单元的电熔丝，以及所述第一编程位线位于所述第一电熔丝位单元和所述第二电熔丝位单元之间，并且所述第一电熔丝位单元在与所述第一编程位线垂直的方向上与所述第二电熔丝位单元分离，

其中，所述第一电熔丝位单元和所述第二电熔丝位单元位于所述电熔丝存储阵列的相邻列中。

2.根据权利要求1所述的电熔丝存储阵列，其中，所述第一电熔丝位单元和所述第二电熔丝位单元具有分离的读取字线和分离的编程字线。

3.根据权利要求1所述的电熔丝存储阵列，其中，每个电熔丝位单元的所述编程晶体管的总面积与所述读取晶体管的总面积的比率等于或大于8。

4.根据权利要求1所述的电熔丝存储阵列，其中，每个电熔丝位单元的电熔丝由金属形成。

5.根据权利要求1所述的电熔丝存储阵列，其中，连接至每个电熔丝位单元的电熔丝的所述编程位线包括第三层或更多层的金属结构。

6.根据权利要求1所述的电熔丝存储阵列，其中，用于所述第一编程位线的编程电流等于或大于9mA。

7.根据权利要求1所述的电熔丝存储阵列，其中，所述第一编程位线的宽度在0.7μm至1.2μm之间的范围内。

8.根据权利要求1所述的电熔丝存储阵列，其中，所述第一编程位线的电阻等于或小于50Ω。

9.根据权利要求1所述的电熔丝存储阵列，其中，所述第一编程位线的压降等于或小于400mV。

10.根据权利要求1所述的电熔丝存储阵列，其中，每个电熔丝位单元的所述编程晶体管和所述读取晶体管为n型金属氧化物半导体(NMOS)晶体管。

11.根据权利要求1所述的电熔丝存储阵列，其中，每个电熔丝位单元都与列和行相关联，以及其中，对于所述电熔丝位单元存储阵列，列的总数大于行的总数。

12.根据权利要求1所述的电熔丝存储阵列，还包括：

第三电熔丝位单元和第四电熔丝位单元，其中，所述第一编程位线连接至所述第三电熔丝位单元的电熔丝并且还连接至所述第四电熔丝位单元的电熔丝。

13.一种电熔丝(eFuse)存储阵列，包括：

其中，

所述多个电熔丝位单元的第一电熔丝位单元和所述多个电熔丝位单元的第二电熔丝位单元共享第一编程位线，其中，所述第一编程位线连接至所述第一电熔丝位单元的电熔丝并且还连接至所述第二电熔丝位单元的电熔丝，所述第一编程位线位于所述第一电熔丝位单元和所述第二电熔丝位单元之间，以及其中

所述多个电熔丝位单元的第三电熔丝位单元和所述多个电熔丝位单元的第四电熔丝位单元共享所述第一编程位线，其中，所述第一编程位线连接至所述第三电熔丝位单元的电熔丝并且还连接至所述第四电熔丝位单元的电熔丝，

14.一种重新配置电熔丝存储阵列的方法，包括：

提供具有多个电熔丝位单元的电熔丝存储阵列；

重新配置所述电熔丝存储阵列，以使所述多个电熔丝位单元的两个或更多个电熔丝位单元并排地成列放置，以及其中，所述两个或多个电熔丝位单元共享编程位线，所述编程位线位于所述多个电熔丝位单元的第一电熔丝位单元和所述多个电熔丝位单元的第二电熔丝位单元之间，并且使得共享所述第一编程位线的所述第一电熔丝位单元和所述第二电熔丝位单元在与所述第一编程位线垂直的方向上彼此间隔开，

其中，所述第一电熔丝位单元和所述第二电熔丝位单元位于所述电熔丝存储阵列的相邻列中，

其中，所述多个电熔丝位单元的每个电熔丝位单元都具有编程晶体管、读取晶体管、和电熔丝，其中，所述电熔丝的一端连接至所述编程晶体管和所述读取晶体管，以及其中，所述电熔丝的另一端连接至编程位线，并且所述读取晶体管连接至读取位线。

15.根据权利要求14所述的重新配置电熔丝存储阵列的方法，其中，重新配置的电熔丝存储阵列的编程电流为重新配置之前所述电熔丝存储阵列的编程电流的至少两倍。

16.根据权利要求14所述的重新配置电熔丝存储阵列的方法，其中，所述列中的所述多个电熔丝位单元中的两个电熔丝位单元并排放置并共享所述编程位线。

17.根据权利要求14所述的重新配置电熔丝存储阵列的方法，其中，所述编程位线的宽度被重新配置为重新配置之前编程位线的大小的至少两倍。

18.根据权利要求14所述的重新配置电熔丝存储阵列的方法，其中，重新配置的电熔丝存储阵列的编程位线的电阻为重新配置之前所述电熔丝存储阵列的编程位线的电阻的至少1/4。