CN100552821C - 非易失存储器阵列和集成电路 - Google Patents

非易失存储器阵列和集成电路 Download PDF

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Abstract

一种非易失存储器阵列，包括：多个字线，多个位线，多个源极线和多个非易失存储器单元。该多个存储器单元中至少一个子集中的每一个具有与多个字线之一相连的第一端子、与多个位线之一相连的第二端子以及与多个源极线之一相连的第三端子。至少一个该存储器单元包括：用于存储该存储器单元的逻辑状态的双极可编程存储元件，该双极可编程存储元件的第一端子与相应的第一位线和相应的第一源极线之一相连；以及金属氧化物半导体器件，其包括第一和第二源极/漏极和栅极。第一源极/漏极与双极可编程存储元件的第二端子相连，第二源极/漏极与相应位线/源极线对的第二线相连，并且该栅极与相应的一个字线相连。至少对于该多个存储器单元中的子集而言，与给定字线相连的每对相邻的存储器单元共用相同的位线或者相同的源极线。

Description

非易失存储器阵列和集成电路
技术领域
本发明一般性地涉及存储设备，具体来说涉及采用双极可编程电阻元件的非易失存储器结构。
背景技术
采用双极可编程电阻材料的存储元件为当前的非易失存储器提供了有潜力的换代产品，该非易失存储器包括但不限于闪存、单晶体管单电容器(1T1C)动态随机存取存储器(DRAM)以及静态随机存取存储器(SRAM)。采用双极可编程电阻存储元件的存储器设备通常依赖于各个设备中存储元件上施加的电压的极性反转，以便写入存储器设备的各个逻辑状态。这些非易失双极可编程电阻存储元件包括诸如“自旋切换”或者“自旋动量传递”磁性材料和/或可编程电阻过渡金属氧化物的材料，可以以低电压(例如小于约1.5伏(V))对该非易失双极可编程电阻存储元件进行编程，并且该非易失双极可编程电阻存储元件相较于DRAM或者SRAM能够实现高性能并且优于闪存。
由于可编程电阻存储元件的双极特性，在单晶体管单可编程电阻(1T1R)存储器单元配置中，每个存储器单元通常需要插入擦除操作，其包括在进行写入操作之前使用负电压。该插入擦除操作不希望地提高了存储器设备外围电路的复杂度，以便支持所采用的负电压的产生，并且因此妨碍了实现存储器设备的更高性能。尽管通过在位方向上提供双选择线能够实现无插入擦除操作的直接写入，但是这种方法会显著增加存储器单元的尺寸，以便容纳附加的选择线。因此，与存储器单元尺寸成正比的存储器单元的成本也会相应增加。因此，使存储器单元的尺寸和复杂度最小化是最为重要的。
因此，需要一种采用双极可编程电阻存储元件的非易失存储器结构，其不会受到常规的具有双极可编程存储元件的存储器设备所具有的一个或多个问题的影响。
发明内容
本发明通过在所示实施例中提供一种采用双极可编程电阻元件的非易失存储器阵列达到了上述要求，该非易失存储器阵列配置为能够进行直接写入操作，并且因此消除了对插入擦除操作的需要，并且不会提高与该存储器阵列相关的外围支持电路的复杂度。可以按照使该设备的覆盖面积最小化的方式制造利用这种存储器阵列的设备，从而实现有效的存储器阵列布置。
根据本发明的一个方面，非易失存储器阵列包括多个字线、多个位线、多个源极线(source line)和多个非易失存储器单元。该多个存储器单元的至少一个子集中的每一个存储器单元具有与多个字线之一相连的第一端子，与多个位线之一相连的第二端子以及与多个源极线之一相连的第三端子。至少一个存储器单元包括用于存储该存储器单元的逻辑状态的双极可编程存储元件，与相应的第一个位线和相应的第一个源极线之一相连的双极可编程存储元件的第一端子，以及包括第一和第二源极/漏极和栅极的金属氧化物半导体器件。所述第一源极/漏极与双极可编程存储元件的第二端子相连，第二源极/漏极适于与相应的第二个位线相连，所述栅极适于与相应的一个字线相连。对于该多个存储器单元的至少一个子集而言，沿着给定字线的每对相邻存储器单元共用相同的位线或者相同的源极线。
通过以下结合附图对于说明性的实施例的详细描述，将理解本发明的这些和其他特征和优点。
附图说明
图1A为表示根据本发明一个实施例形成的包括双极可编程电阻存储元件的示例性非易失存储器单元的示意图；
图1B为表示根据本发明的图1A所示存储器单元的示例性半导体布置的横截面图；
图2为表示过渡金属氧化物存储元件的示例性双极可编程电阻特性的图形表示；
图3A为表示根据本发明另一实施例的包括多个图1A所示的存储器单元的示例性共用字线存储器阵列的示意图；
图3B为表示根据本发明的图3A所示存储器阵列的示例性半导体布置的顶视平面图；
图4为表示根据本发明的图3A所示存储器阵列的示意图，其伴有施加到字线、位线和源极线的示例性偏置电压，以读取选定的一个存储器单元；
图5为表示根据本发明的图3A所示存储器阵列的示意图，其伴有施加到字线、位线和源极线的示例性偏置电压，以对选定的一个存储器单元进行写入。
具体实施方式
本文中将在说明性的非易失存储器单元和采用多个这种非易失存储器单元的存储器阵列的范围中描述本发明。然而，应当理解本发明不限于这些或任何其他特定的电路配置。而且，本发明更一般地应用于增强采用包括双极可编程电阻元件的存储器单元的非易失存储器阵列的编程性能的技术。尽管本文中具体参照金属氧化物半导体(MOS)场效应晶体管(FET)器件描述了本发明的实现方案，如可以利用互补金属氧化物半导体(CMOS)制造方法形成的器件，但是应当理解本发明不限于这些晶体管器件和/或这种制造方法，还可以类似地采用其他适当的设备，例如双极面结型晶体管(BJT)等，和/或其他制造方法(例如双极、BiCMOS等)，对于本领域技术人员而言是显而易见的。
图1A为表示适用于本发明的示例性非易失存储器单元100的示意图。所示存储器单元100包括与具有栅极(G)、源极(S)和漏极(D)的FET器件104串联的两端子双极可编程存储元件102。具体而言，可编程存储元件102的第一端子(1)与FET器件104的漏极相连。FET器件104的源极优选形成了存储器单元100的第一位触点，并且可编程存储元件102的第二端子(2)形成了存储器单元的第二位触点，其可以为互补位触点。本文中使用的术语“触点”本质上是指用于提供与器件、节点或者两个或多个导体和/或半导体的结点等的电连接的任意装置，并且可以包括本领域技术人员熟知的端子、引脚等等。FET器件104的栅极形成了字触点，其起到存储器单元100的选择栅极的作用。该字触点可以连接到采用多个这种存储器单元的存储器阵列(未示出)中的相应字线。同样，位触点可以连接到该存储器阵列中的相应位线/源极线对。尽管优选的是沿着相同方向延伸，但是可以在不同金属高度(metal level)(例如金属1和金属2)形成给定存储器单元的位线和源极线，以便减少存储器单元100的尺寸。
可以理解，因为MOS器件实质上是对称的，因此是双向的，所以MOS器件中源极和漏极名称的分配实质上是任意的。因此，本文中源极和漏极可以概括地分别称作第一和第二源极/漏极，而本文中的“源极/漏极”表示源极或者漏极。同样，图1A所示的位触点和互补位触点的名称可以反过来，本质上对于存储器单元100的工作没有影响。
在附图中，双极可编程存储元件102由具有与其相关的可变电阻元件的可编程电阻表示。在存储器单元100的写入操作中，该双极可编程存储元件102的电阻能够编程为至少两个不同电阻之一。双极可编程存储元件的实例包括但不限于前述的诸如“自旋切换(spin-switched)”或者“自旋动量传递(spin momentum transfer)”磁性材料以及可编程电阻过渡金属氧化物。
在“自旋切换”或者“自旋动量传递”存储器件中，通过使电流流过该器件中的磁隧道结(MTJ)来切换或写入该MTJ的逻辑状态。标准的MTJ包括由隧道势垒分开的存储(空闲)层和基准层。可以将存储层的磁化定位为平行或者反平行于基准层，从而表示逻辑“0”或“1”。当写入该MTJ时，MTJ中的隧道载流子对存储层施加“磁矩”，使其切换。用于写入MTJ的写入电流的极性初步确定了写入MTJ中的状态。类似的是，当读取MTJ的逻辑状态时，使读取电流通过MTJ，以确定其有效电阻，由此确定其相应的状态。写入电流必须比读取电流足够大，使得读取电流不会无意地干扰该单元的状态。
在包含过渡金属氧化物(TMO)材料作为存储元件的双极可编程存储器单元中，通过使电流Iset或者Ireset通过该TMO存储元件来写入TMO存储元件的逻辑状态或者对其进行编程。图2图示了这种情况，其示出了TMO材料的示例性双极可编程电阻(图201)和相应的编程/读取电流(图表200)。被表示为具有振幅1(任意单位)和正符号的电流Iset，可以用于将逻辑“1”写入TMO存储元件。同样，被表示为具有振幅1(任意单位)和负符号的电流Ireset可以用于将逻辑“0”写入TMO存储元件。读取电流Iread可以用于读取TMO存储元件的逻辑状态。在图200中，圆202表示编程电流，三角204表示逻辑“1”状态的读取电流，方块206表示逻辑“0”状态的读取电流。在图201中，三角208表示逻辑“1”状态下的TMO存储元件的电阻，方块210表示了逻辑“0”状态下的TMO存储元件的电阻。
为了编程，优选将偏置电压(例如约1.5V)施加到TMO存储元件，其持续时间大于给定时间(例如约100纳秒(ns))。用于写入TMO存储元件的多个偏置电压主要确定了写入存储器单元中的逻辑状态。如图2所示，存储元件的电阻能够改变，例如从大约100千欧(KΩ)变化到约1KΩ，分别表示了逻辑“0”和逻辑“1”。类似的是，当读取TMO存储元件的逻辑状态时，使读取电流(例如Iread)流过该TMO存储元件，以确定其有效电阻，由此确定其相应的状态。该读取电流应当比写入电流足够小，使得读取电流不会无意地干扰存储器单元的状态。如图2所示，用于读取逻辑“0”的电流比用于读取逻辑“1”的电流略小，这主要是由于两种逻辑状态下TMO存储元件的电阻差造成的。
适合用作本发明中的双极可编程存储元件102的TMO材料包括但不限于掺铬锶钛氧化物(Cr掺杂SrTiO3)。尤其是，利用锶钛氧化物(SrTiO3)、锶钡钛氧化物((Sr，Ba)TiO3)、镨钙锰氧化物((Pr，Ca)MnO3)、锶锆氧化物(SrZrO3)、镍氧化物(NiO)和其他过渡金属氧化物实现了进一步的适当结果。优选使用铬、锰或者钒掺杂该过渡金属氧化物。此外，于2004年11月9日授予Black等人专利权的美国专利No.6815744和于2001年3月20日授予Liu等人专利权的美国专利No.6204139中所述的材料适用于实现存储元件102，上述专利文献通过引用而引入本文。
在写入周期中，优选将与存储器单元100的字触点相连的字线驱动为高电平，从而接通FET104。根据将要写入该单元中的逻辑状态，优选将该单元的位触点驱动为高电平，而将该单元互补的另一位触点驱动为低电平，从而使电流从高位线到低源极线流过该双极可编程存储元件102。当写入需要使电流从FET104流到存储元件102的状态时，将减少过载(例如Vgs-Vt，其中Vgs为该FET的栅极-源极电压，Vt为该FET的阈值电压)，从而限制所述电流。将选定的字线提升到该存储器单元的正电压电源(可以为Vdd)以上的电压电势，就像DRAM环境中通常进行的一样，则能够提供附加的过载(和伴随的电流)以缓解这个问题。在读取周期中，将字线驱动为高电平，由此接通FET104，并且通过向存储器单元100的两个位触点施加适当的偏置电压来测量可编程存储元件的电阻。同时，将所述位触点之一，优选与FET104相连的位触点，保持在地电势，而将另一位触点驱动为希望的读取电压Vread。该读取电压优选低于用于写入存储器单元的逻辑状态的写入电压。然后检测流过该后一位触点的电流以确定该存储器单元100的状态。
在另一实施例中，可以利用与中级电压源Vmid的新连接取代与给定存储器单元的两个位触点相连的位线/源极线对中的位线或源极线，当所需的写入电压和电流足够小时可能是有益的。在这种情况下，在写入周期中，根据所要写入的状态，将另一个位线或者源极线驱动为高或低。在读取周期中，将所述新的连接驱动为中级电压加上或减去所希望的读取电压。和以前一样，在读取和写入周期中，均将字线驱动为高电平。由于消除了位线/源极线对中的一条线，所以该另一实施例具有实现更小的存储器单元尺寸的可能。
各种设计考虑都会归结到对消除哪条位线/源极线的选择(例如与FET104相连的位线/源极线，或者与双极可编程存储元件102相连的位线/源极线)以及选择以中级电压加上读取电压(Vmid+Vread)读取该单元还是以中级电压减去读取电压(Vmid-Vread)读取该单元。此外，为了补偿该存储器单元100中可能存在的其它不对称性，对于中级电压的理想选择可以不必为Vdd/2。
图1B为表示图1A所示的存储器单元100的至少一部分的示例性半导体版图的横截面图。从图中明显看到，该双极可编程存储元件102优选包括实质上直接形成在FET器件104上的MTJ和/或可编程电阻TMO，从而使该存储器单元100占据的半导体区域(覆盖面积)最小化。应当理解，本发明不限于该具体的半导体版图。
在包括多个图1A所示类型的存储器单元的存储器阵列中，各个存储器单元的字触点优选与该存储器阵列中的相应字线相连，各个位触点和互补位触点优选与存储器阵列中相应的位线和源极线相连。图3A为示出了根据本发明一个实施例形成的示例性非易失存储器阵列300的至少一部分的示意图。该存储器阵列300优选采用独特的共用字线结构，以下将更详细地描述该结构。
该存储器阵列300包括多个存储器单元302、304、306、308、310、312、314、316、318、320、322、324、326、328、330和332，它们能够与相应的字线W1、W2、W3和W4、相应的位线B1和B2，以及相应的源极线S1、S2和S3相连接。具体而言，对于该多个存储器单元中的至少一个子集中的每个存储器单元而言，该存储器单元的第一端子(例如字触点)与相应的一个字线相连，该存储器单元的第二端子(例如第一位触点)与相应的一个位线相连，并且该存储器单元的第三端子(例如第二位触点)与相应的一个源极线相连。因此，对于至少该存储器单元子集中的给定存储器单元而言，该给定存储器单元中的FET器件的栅极与相应的字线相连，并且当接通该FET器件(例如通过向FET器件施加适当的电压)时，该存储器单元中的双极可编程存储元件连接在相应的位线与相应的源极线之间，以选择性地读取和/或写入该存储器单元。
在该说明性实施例中，字线设置为实质上相互平行。同样，位线与源极线设置为实质上相互平行。优选按照交替的方式设置位线与源极线，由此源极线将相邻的位线分开，并且位线将相邻的源极线分开。此外，优选将字线定位为实质上垂直于位线和源极线。然而，应当理解，本发明不限于特定配置的字线、位线和/或源极线。例如，尽管未示出，但是可以相对于位线和源极线倾斜地设置字线。
图3B为表示根据本发明实施例的图3A所示的存储器阵列300的示例性半导体布置350的顶视平面图。从该图容易看到，该存储器阵列300的布置350与采用具有双极可编程存储元件的非易失存储器单元的常规存储器阵列相比，能够设置为提供实质上最小化的存储器单元覆盖面积。所生成的双极可编程存储器单元的覆盖面积可以类似于具有折叠位线结构的DRAM单元阵列的覆盖面积。在图3B的布置中，标记mi，j用于表示给定的存储器单元，其中i表示该存储器单元在存储器阵列中的水平(行)位置，j表示该存储器单元在该阵列中的垂直(列)位置。例如，图3B中的存储器单元m1，1对应于图3A中的存储器单元302。同样，m1，2对应于存储器单元304，m1，3对应于存储器单元306，m1，4对应于存储器单元308，m2，1对应于存储器单元310，m2，2对应于存储器单元312，m2，3对应于存储器单元314，m2，4对应于存储器单元316，m3，1对应于存储器单元318，m3，2对应于存储器单元320，m3，3对应于存储器单元322，m3，4对应于存储器单元324，m4，1对应于存储器单元326，m4，2对应于存储器单元328，m4，3对应于存储器单元330，并且m4，4对应于存储器单元332。
参照图3A和3B，位线B1和B2以及源极线S1、S2和S3设置为，对于所述多个存储器单元的至少一个子集而言，与给定字线相连的任意两个相邻存储器单元优选按照交替的方式共用相同的位线或者相同的源极线。例如，对于全都与字线W2相连的存储器单元310、312、314、316，相邻的存储器单元310和312优选共用位线B1，相邻的存储器单元312和314共用源极线S2，相邻的存储器单元314和316共用位线B2，存储器单元316和沿着字线W2的下一相邻存储器单元(未示出)共用源极线S3等等。此外，存储器单元的该子集优选配置为对应于一对相邻字线的四个相邻存储器单元全部共用相同的位线或者相同的源极线。例如，与字线W1相连的相邻存储器单元302和304以及与字线W2相连的相邻存储器单元310和312全部共用相同的位线B1，其中字线W2与字线W1相邻。类似的是，与字线W2相连的相邻存储器单元312和314以及与相邻字线W3相连的相邻存储器单元320和322全部共用相同的源极线S2。
在示例性存储器阵列300中，可以定义为位线与相应(多个)存储器单元之间的连接点的每个位线触点，被来自四个单独的相邻存储器单元的四个位触点共用。例如，位线B1上的位线触点352将存储器单元m2，1、m2，2、m3，1和m3，2的位触点相连，如图3B所示。此外，可以定义为源极线与相应的(多个)存储器单元之间的连接点的每个源极线触点被来自四个相邻存储器单元的四个互补位触点共用。例如源极线S2上的源极线触点354将存储器单元m1，2、m1，3、m2，2和m2，3的互补位触点相连。在这种配置中，类似于SRAM，通过向起到真正的和互补的位线作用的相应位线和源极线施加适当偏置电压，则能够利用一个激活的字线存取不只一个存储器单元。
存储器阵列300还包括用于选择性地存取存储器阵列中多个存储器单元中的一个或多个的读取和写入电路334。该读取和写入电路334优选包括例如在该存储器阵列中的读取和/或写入操作过程中该存储器阵列所使用的读出放大器、位/源极线解码器等等。以下将参照图4和5说明用于选择性地读取或写入给定(多个)存储器单元的读取和写入电路334的操作。应当理解，为了便于说明，在存储器阵列300中可以不示出其它电路，例如字线解码电路。然而，这并不意味着在实际的存储器阵列实现方案中省略了这种电路。
图4是一个示意图，示出了根据本发明一个方面的图3A所示的说明性存储器阵列300以及伴随的施加到字线、位线和源极线以读取该存储器阵列中的一个或多个选定存储器单元的示例性偏置电压。通过向字线(例如字线W2)施加逻辑高电平(例如约1.0V)，根据施加到对应于这些存储器单元的位线和源极线的偏置电压，能够选择与所述字线相连的存储器单元(例如m2，1、m2，2、m2，3和m2，4)。例如，通过同时将共用的字线W2驱动到逻辑高状态(例如1.0V)以及将共用的源极线S2驱动到逻辑低状态(例如0V)，能够同时地或者单独地分别通过位线B1和B2来读取该存储器阵列300中的存储器单元m2，2和m2，3(分别对应于存储器单元312和314)。在本实例中，优选将所有其它未选定的字线，字线W1、W3和W4保持在0V(例如接地)。在伴随的偏压表400中示出了施加到该图所示的位线(例如B1和B2)、源极线(例如S1到S3)和字线(例如W1到W4)中每一个的示例性偏压。
为了读取选定的存储器单元312，将例如约0.5V或更小的小读取电压施加到有效位线B1，并且将对应于选定存储器单元的有效源极线S2保持在0V。同时，在本例中使选定的字线W2以约1V偏置。同样，为了读取存储器单元314，将小读取电压施加到有效位线B2，并且将有效源S2保持在0V。如前所述，能够按照这种方式单独或同时读取存储器单元312和314。通过检测通过存储器单元312和314中的双极可编程存储元件的电流的振幅，能够确定电阻值，从而确定所存储的位的状态。
与保持在0V(未选定)的字线相关的存储器单元不能被读取或写入，因为无论施加到对应于这些未选定存储器单元的各个位线/源极线对的偏置电压如何，这些存储器单元中的FET器件被断开。类似的是，对于共用共同的选定字线(本例中为W2)的存储器单元，重要的是，将与存储器阵列中无需进行写入操作的每个存储器单元相对应的位线和源极线保持在实质上相同的电压电势，从而防止电流流过该存储器单元中的双极可编程存储元件。在图4的说明性情况中，由于字线W2为有效的，所以还可以读取未选定的存储器单元m2，1(图3A中的310)。因此，优选将对应于存储器单元m2，1的源极线S1保持在与也对应于存储器单元m2，1的位线B1实质上相同的电压电势(例如约0.5V)。
图5是一个示意图，示出了根据本发明一个方面的图3A所示的存储器阵列300以及伴随的施加到字线、位线和源极线以写入一个选定存储器单元的示例性偏置电压。从该图容易看到，通过激励字线W2，对应于存储器阵列300中的存储器单元312的存储器单元m2，2被选来进行编程。其余的字线W1、W3和W4全部保持在0V，由此断开各个存储器单元m1，1、m1，2、m1，3、m1，4、m3，1、m3，2、m3，3、m3，4、m4，1、m4，2、m4，3和m4，4中的各FET器件。根据所要写入的相应双极可编程存储元件的电阻值，并进而根据所述元件的状态，优选使对应于存储器单元312的位线B1和源极线S2偏置为相互互补。伴随的偏压表500中示出了该图所示的施加到位线(例如B1和B2)、源极线(例如S1到S3)和字线(例如W1到W4)中每一个的示例性偏压。在本实例中，将1.0V和0V用于使与选定的存储器单元312相关的位线/源极线对偏置，然而本发明不限于任何特定的电压电平。为了提高过载，由此为选定的存储器单元提供更高的编程电流，能够使激活的字线W2偏置到大于正电源的电势，例如对于约1.0V的电源电压而言，该偏置电势为1.5V。
尽管以上参照图4和5的说明公开了共用字线存储器阵列结构300中(多个)选定存储器单元的示例性读取和写入操作，但是依照本发明的另一方面，例如通过改变写入操作过程中施加到与给定存储器单元相关的位线、源极线和字线的电压电势的幅值，和/或在读取操作过程中利用多个检测基准，能够类似地实现多位应用。
本发明的至少一部分非易失存储器单元和/或存储器阵列可以在集成电路中实现。在形成集成电路过程中，通常在半导体晶片表面上制造多个相同的模决的重复图案。每个模块包括这里所描述的器件，并且可以包括其它结构和/或电路。将单独的模块从晶片上切割下来或切成小片，然后封装成集成电路。本领域技术人员知道如何切割晶片以及封装所述模块以生产集成电路。将如此制造的集成电路视为本发明的一部分。
尽管本文中已经参照附图描述了本发明的示例性实施例，但是应当理解本发明不限于这些精确的实施例，本领域技术人员可以不背离权利要求的范围而进行其它各种变化和修改。

Claims (20)

1.一种非易失存储器阵列，包括：
多个字线；
多个位线；
多个源极线；以及
多个非易失存储器单元，该多个存储器单元的至少一个子集中的每一个具有与所述多个字线之一相连的第一端子、与所述多个位线之一相连的第二端子以及与所述多个源极线之一相连的第三端子，至少一个所述存储器单元包括：
用于存储该存储器单元的逻辑状态的双极可编程存储元件，该双极可编程存储元件的第一端子与相应的位线/源极线对的第一线相连；以及
金属氧化物半导体器件，其包括第一和第二源极/漏极和栅极，该第一源极/漏极与所述双极可编程存储元件的第二端子相连，该第二源极/漏极与相应的位线/源极线对的第二线相连，并且该栅极与相应的一个所述字线相连；
其中该多个存储器单元中的至少一个子集包括与相同位线相连的相邻的至少四个存储器单元，其中至少两个相邻的存储器单元共用相同的字线，至少两个相邻的存储器单元共用相同的源极线。
2.根据权利要求1所述的存储器阵列，其中所述位线相互平行设置。
3.根据权利要求1所述的存储器阵列，其中所述字线相互平行设置。
4.根据权利要求1所述的存储器阵列，其中所述多个字线垂直于所述多个位线和所述多个源极线设置。
5.根据权利要求1所述的存储器阵列，其中该双极可编程存储元件包括磁隧道结器件。
6.根据权利要求1所述的存储器阵列，其中该多个非易失存储器单元中的至少一个中的所述双极可编程存储元件包括过渡金属氧化物。
7.根据权利要求6所述的存储器阵列，其中利用铬、锰和钒中的至少一种以规定的掺杂浓度对该过渡金属氧化物进行掺杂。
8.根据权利要求1所述的存储器阵列，其中通过同时向与给定存储器单元相连的相应字线施加逻辑高电压电势、向相应位线/源极线对的第一线施加逻辑高电压电势、向所述相应位线/源极线对的第二线施加逻辑低电压电势，以及向对应于与所述相应字线相连的其他存储器单元的每个位线/源极线对中的位线和源极线施加相同的电压电势，来写入该多个非易失存储器单元的给定一个单元中双极可编程存储元件的逻辑状态，所述相应位线/源极线对上的电压电势的极性表示将要写入该存储器单元的逻辑状态。
9.根据权利要求1所述的存储器阵列，其中通过同时向与该多个非易失存储器单元的给定存储器单元相连的相应字线施加逻辑高电压电势、向第一线施加逻辑低电压电势、向第二线施加读取电压电势并检测第二线上的电流，来读取该多个非易失存储器单元的所述给定的一个单元中的双极可编程存储元件的逻辑状态，该第一线是所述相应的位线/源极线对中的第一线，该第二线是所述相应的位线/源极线对中的第二线，检测到的电流的幅值表示该存储器单元的逻辑状态。
10.根据权利要求1所述的存储器阵列，其中该存储器阵列配置为使得能够同时地读取与相同字线相连的两个相邻存储器单元。
11.根据权利要求10所述的存储器阵列，其中通过向与所述相邻存储器单元相连的所述字线施加逻辑高电压电势，并且同时向与所述相邻存储器单元相对应的每个位线/源极线对的第一线施加逻辑低电压电势，并且向与所述相邻存储器单元相对应的所述位线/源极线的每个第二线施加读取电压电势，来同时读取所述两个相邻的存储器单元，该相邻的存储器单元共用该第一线。
12.根据权利要求1所述的存储器阵列，其中该多个非易失存储器单元的至少一个单元中的所述双极可编程存储元件包括铬掺杂锶钛氧化物、锶钛氧化物、锶钡钛氧化物、镨钙锰氧化物、锶锆氧化物和镍氧化物中的至少一种。
13.一种集成电路，包括至少一个非易失存储器阵列，该至少一个非易失存储器阵列包括：
多个字线；
多个位线；
多个源极线；和
多个非易失存储器单元，该多个存储器单元中至少一个子集中的每一个具有与所述多个字线之一相连的第一端子、与所述多个位线之一相连的第二端子以及与所述多个源极线之一相连的第三端子，至少一个所述存储器单元包括：
用于存储该存储器单元的逻辑状态的双极可编程存储元件，该双极可编程存储元件的第一端子与相应的位线/源极线对的第一线相连；以及
金属氧化物半导体器件，其包括第一和第二源极/漏极和栅极，该第一源极/漏极与所述双极可编程存储元件的第二端子相连，该第二源极/漏极与相应的位线/源极线对的第二线相连，并且该栅极与相应的一个字线相连；
其中该多个存储器单元中的至少一个子集包括与相同位线相连的相邻的至少四个存储器单元，其中至少两个相邻的存储器单元共用相同的字线，至少两个相邻的存储器单元共用相同的源极线。
14.根据权利要求13所述的集成电路，其中通过同时向与给定存储器单元相连的相应字线施加逻辑高电压电势、向相应位线/源极线对的第一线施加逻辑高电压电势、向相应位线/源极线对的第二线施加逻辑低电压电势，以及向对应于与所述相应字线相连的其他存储器单元的每个位线/源极线对中的位线和源极线施加相同的电压电势，来写入该多个非易失存储器单元的给定一个单元中双极可编程存储元件的逻辑状态，所述相应位线/源极线对上的电压电势的极性表示将要写入该存储器单元的逻辑状态。
15.根据权利要求13所述的集成电路，其中通过同时向与该多个非易失存储器单元的给定存储器单元相连的相应字线施加逻辑高电压电势、向第一线施加逻辑低电压电势、向第二线施加读取电压电势并检测第二线上的电流，来读取该多个非易失存储器单元的给定的一个单元中的双极可编程存储元件的逻辑状态，该第一线是相应的位线/源极线对的第一线，该第二线是所述相应的位线/源极线对中的第二线，检测到的电流的幅值表示该存储器单元的所述逻辑状态。
16.根据权利要求13所述的集成电路，其中该至少一个存储器阵列配置为使得能够同时地读取与相同字线相连的两个相邻存储器单元。
17.根据权利要求16所述的集成电路，其中通过向与所述相邻存储器单元相连的字线施加逻辑高电压电势，并且同时向与所述相邻存储器单元相对应的每个位线/源极线对的第一线施加逻辑低电压电势，并且向与所述相邻存储器单元相对应的所述位线/源极线的每个第二线施加读取电压电势，来同时读取所述两个相邻的存储器单元，该第一线由该相邻的存储器单元共用。
18.根据权利要求13所述的集成电路，其中该多个非易失存储器单元的至少一个单元中的双极可编程存储元件包括铬掺杂锶钛氧化物、锶钛氧化物、锶钡钛氧化物、镨钙锰氧化物、锶锆氧化物和镍氧化物中的至少一种。
19.根据权利要求13所述的集成电路，其中该多个字线配置为垂直于该多个位线和该多个源极线。
20.根据权利要求13所述的集成电路，其中该位线和该源极线设置为相互平行的。
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