CN103680604A - 阻变存储器 - Google Patents

Abstract

本发明公开了一种阻变存储器。在本发明的一个实施例中，存储单元包括具有第一端子和第二端子的第一阻变元件、和具有第一端子和第二端子的第二阻变元件。该存储器还包括三端子晶体管，其具有第一端子、第二端子、和第三端子。三端子晶体管的第一端子耦合至第一阻变元件的第一端子。三端子晶体管的第二端子耦合至第二阻变元件的第一端子。三端子晶体管的第三端子耦合至字线。

Description

阻变存储器

技术领域

本发明一般地涉及存储设备，且更特定地涉及阻变存储器。

背景技术

半导体产业依赖于器件按比例缩小来以更低的成本传递改进的性能。在当今市场上，闪存是主流非易失性存储器。然而，闪存具有一些限制，对于存储器技术的持续性发展提出了显著威胁。因此，该产业正在开发备选的存储器来替代闪存。未来存储器技术的竞争者包括磁性存储随机存取存储器（MRAM）、铁电RAM（FeRAM）、以及阻变存储器，诸如相变RAM（PCRAM）、金属氧化物基存储器、以及可编程金属化单元（PMC）或离子存储器。这些存储器也被称为即将出现的存储器。

为了切实可行，在诸如可量测性、性能、能效、导通/截止比、操作温度、CMOS兼容性、和可靠性之类的多于一个的技术度量方面，即将出现的存储器必须优于闪存。

存储器设计的各种挑战之一涉及单元界限。例如，开关元件，在第一状态和第二状态之间开关，必须在两个状态之间维持充分差异以使随后的读操作可辨别两者。如果两个状态之间的差异小于读取过程的敏感度，则存储单元可能丢失所存储的数据。

发明内容

根据本发明的一实施例，存储单元包括具有第一端子和第二端子的第一阻变元件、具有第一端子和第二端子的第二阻变元件、以及三端子晶体管。该三端子晶体管具有第一端子、第二端子、和第三端子。三端子晶体管的第一端子耦合至第一阻变元件的第一端子。三端子晶体管的第二端子耦合至第二阻变元件的第一端子。三端子晶体管的第三端子耦合至字线。

根据本发明的可选实施例，存储单元包括具有阴极端子和阳极端子的第一阻变元件，以及具有阴极端子和阳极端子的第二阻变元件。该存储单元还包括具有第一发射极/集电极、第二发射机/集电极、和基极的双极晶体管。该第一发射极/集电极耦合至第一阻变元件的阴极端子。该第二发射极/集电极耦合至第二阻变元件的阴极端子。基极耦合至字线。第一阻变元件的阴极端子耦合至位线对的第一位线。第二阻变元件的阳极端子耦合至该位线对的第二位线。存储单元配置为存储第一或第二存储器状态。

根据本发明的可选实施例，存储单元包括具有第一端子和第二端子的第一阻变元件、和具有第一端子和第二端子的第二阻变元件。该存储单元还包括具有第一源极/漏极和第二源极/漏极的晶体管。该第一源极/漏极耦合至第一阻变元件的第一端子，且该第二源极/漏极耦合至第二阻变元件的第一端子。

附图说明

为更透彻理解本发明及其优点，现参考连同附图进行的以下描述，其中：

图1示出根据本发明一实施例的差分存储单元阵列的示意性电路；

图2，包括图2A-2D，示出根据本发明一实施例的差分存储单元阵列的结构性实现，其中图2A示出俯视图而图2B和2C示出截面图且图2D示出在一个实施例中的阻变元件的放大图；

图3，包括图3A-3E，示出根据本发明各实施例的存储单元阵列的操作，其中图3A示出激活存储单元，其中图3B示出根据本发明一实施例的在写操作期间存储单元阵列的存储单元，其中图3C示出根据本发明一实施例的包括寄生效应的存储单元的操作，其中图3D示出根据本发明各实施例的存储单元的操作状态，且其中图3E示出根据本发明一实施例的在读操作期间存储单元阵列的存储单元；

图4，包括图4A-4E，示出根据本发明一可选实施例的存储单元阵列，其中图4B-4E示出根据本发明各实施例的图4A中所示的存储单元的结构性实现，其中图4B示出俯视图，其中图4C和4D示出截面图，而图4E示出阻变元件的放大的截面图；

图5示出根据本发明一实施例的具有NFET且具有阻塞二极管的差分存储单元阵列的又一个实施例；

图6示出根据本发明一实施例的具有PFET和阻塞二极管的差分存储单元阵列的又一个实施例；

图7，包括图7A-7C，示出实现本发明各实施例的存储设备；和

图8示出实现本发明各实施例的系统的示意性框图。

除非另有指出，不同附图中对应的标号和标记涉及对应的部件。绘制附图来清楚地示出各实施例的相关方面且并非严格按比例绘制。

具体实施方式

下文详细讨论各实施例的做出和使用。然而，应该理解，本发明提供很多可应用的创新概念，可在各种环境中实现。此处讨论的各实施例仅说明了少数做出和使用本发明的方式，且并非限制本发明范围。

此处将相对于特定环境中的各实施例来讨论本发明，即诸如可编程金属化单元（也称为导电桥接存储器、纳米桥存储器、或电解存储器）之类的离子存储器。然而，本发明还可被用于其他类型的存储器，特定地，可用于诸如两端子电阻存储器之类的任何电阻存储器。

本发明的各实施例描述了1T-2R（一个晶体管-两个电阻器）的差分存储单元。因此，在不显著增加单元大小的情况下，本发明的各实施例改进了单元界限。例如，在不丢失数据的情况下，存储单元的两个电阻器的电阻状态可显著漂移（至少大于1T-1R存储单元所允许的）。有利地，在各实施例下述的存储单元设计中，两个电阻元件可能必须完全丢失数据以便让存储单元停止数据保持。

在各实施例中，有利地，1T-2R存储单元的两个电阻存储元件可以在单个编程/擦除操作中被同时开关。换言之，在下述各实施例中，向单元的一侧写入数据就自动地向单元的另一侧写入相反的数据。这避免了相对于1T-1R存储单元的开关时间的显著增加。

本发明各实施例描述了单个晶体管差分存储单元，例如，在一些实施例中，该存储单元使用单个横向双极结型晶体管存取设备或场效应晶体管存取设备。因此，相比具有两个晶体管的常规双晶体管差分存储单元设计而言，减少了单元大小。例如，使用图1-4中描述的横向双极晶体管，具有8F²单元面积的存储单元是可能的，其中F是技术特征大小（图案线和/或空间），如F可以是50nm。可选地，使用如图5-6中所述的场效应晶体管可形成小于约12F²的单元大小。

图1示出根据本发明一实施例的差分存储单元阵列的示意性电路。

参看图1，存储单元阵列包括存储单元的阵列，例如，第一存储单元（CELL1）、第二存储单元（CELL2）、第三存储单元（CELL3）、和第四存储单元（CELL4）。在一个或多个实施例中，存储器阵列中的每一个存储单元可以是一个晶体管-两个电阻器（1T-2R）存储单元。

可使用多个电压轨来编程、擦除、读取该存储单元阵列。可通过多个字线WL、多个位线BL来连接该存储单元阵列。使用一对位线来操作每个单元，例如，对第一存储单元和第四存储单元使用第一位线对BL1和BL1#，对第二存储单元和第三存储单元使用第二位线对BL2和BL2#。该存储器阵列包括多个字线，例如，服务第一存储单元和第二存储单元的第一字线WL1、和服务第三存储单元和第四存储单元的第二字线WL2。

每一个存储单元包括第一阻变元件10、第二阻变元件20、和双极晶体管50。第一阻变元件10具有阴极11和阳极12。类似地，第二阻变元件20具有阴极21和阳极22。在一个或多个实施例中，第一阻变元件10和第二阻变元件20包括相同类型的开关元件。在一个或多个实施例中，第一阻变元件10和第二阻变元件20具有相似的特性，如，在截止和导通状态中的相似的电阻状态、和相似的阈值电压。可选地，第一阻变元件10和第二阻变元件20可不对称，如，第一阻变元件10相比第二阻变元件20可具有较低的截止态电阻，或第一阻变元件10相比第二阻变元件20可具有较低的开关阈值。开关阈值是阻变元件使电阻从高电阻状态变化至低电阻状态的电压（编程阈值，Vtp）、或从低电阻状态变化至高电阻状态的电压（擦除阈值，Vte）。编程和擦除阈值并不一定是相同的且可与施加编程或擦除电压的时间有关。

在各实施例中，第一和第二阻变存储元件10和20可包括基于热、电、和/或电磁效应来开关的阻变存储器。第一阻变元件10和第二阻变元件20被配置为由相对于阴极施加在阳极处的正电压所编程（高到低电阻状态），且由相对于阴极施加在阳极处的负电压所擦除（低到高电阻状态）。

如所示，第一阻变元件10的阳极12耦合至第一位线对之一BL1且第二阻变元件20的阳极22耦合至第一位线对的另一个BL1#。第一阻变元件10的阴极11耦合至双极晶体管50的第一发射极/集电极区121。类似地，第二阻变元件20的阴极21耦合至双极晶体管50的第二发射极/集电极区122。双极晶体管50的基极耦合至字线，例如，第一存储单元的双极晶体管50的基极耦合至第一字线WL1。

因此，如图3中进一步所述地，存储单元是使用第一阻变元件10和第二阻变元件20之间的电阻差来对存储状态进行存储。例如，差分存储单元的第一存储状态可对应于第一阻变元件10处的低电阻状态和第二阻变元件20处的高电阻状态。差分存储单元的第二存储状态可对应于第一阻变元件10处的高电阻状态和第二阻变元件20处的低电阻状态。

图2，包括图2A-2D，示出根据本发明一实施例的差分存储单元阵列的结构性实现。在一个实施例中，图2A示出俯视图，而图2B和2C示出截面图，且图2D示出阻变元件的放大图。图2可以是图1中所示的存储单元电路的实现。

参看图2A，在衬底100之内和/或之上部署多个字线，如，第一字线WL1、第二字线Wl2、第三字线WL3、和第四字线WL4。在各实施例中，多个字线可以是嵌入在衬底100内和/或内嵌衬底100的掺杂半导体（图2C）。通过隔离区（例如，沟槽隔离160）该多个字线可彼此绝缘。

如图2A的俯视图中所示，在衬底100上形成多个位线。参看图2B，在衬底100上形成阱区110。阱区110可具有第一掺杂类型（n-型或p-型），与衬底100的掺杂类型相反（注意，图2示出其中第一掺杂类型为n-型的情况）。因此，阱区110可执行多个字线的功能。因此，多个字线可被形成为衬底100内的掩埋扩散区。如图2C中所示，沟槽隔离26比阱区110的深度更深，且因此形成多个字线（WL1、WL2、WL3、WL4等）。

在阱区110的顶部表面上形成多个掺杂区120。多个掺杂区120具有第二掺杂类型，与阱区110的掺杂相反。因此，在多个掺杂区120和阱区110之间形成双极晶体管50（图1，2B）。如图2B中所示，多个掺杂区120的第一发射极/集电极区121、阱区110的基极区123、和第二发射极/集电极区122形成横向双极晶体管50。在各实施例中，如图2中所示，第一掺杂类型是n-型且第二掺杂类型是p-型。双极晶体管的基极区123是阱区110的一部分，且因此双极晶体管50的基极直接电耦合至形成阱区110的字线。

此外，使用这个结构形成寄生晶体管。例如，第一发射极/集电极区121、阱区110的一部分、和衬底100形成第一寄生双极晶体管51，而第二发射极/集电极区122、阱区110的另一部分、和衬底100形成第二寄生双极晶体管52。

多个掺杂区120，包括第一发射极/集电极区121和第二发射极/集电极区122，通过多个触片130被耦合。金属层内的多个阻变元件140被部署于多个触片130上。多个阻变元件140可被部署在衬底100上的任意金属化级（level）内。在各实施例中，可在一个或多个金属化级上形成多个阻变元件140。

在一个或多个实施例中，多个阻变元件140中的每一个可包括离子存储器。这样的离子存储器可涉及基于阴离子迁移或阳离子迁移的单元。离子存储器的示例包括导电桥接随机存取存储器。CBRAM可包括夹在惰性电极和电化学活性电极之间的固态电解层。在其他实施例中，多个阻变元件140中的每一个可包括金属氧化物存储器，基于电子效应（如，基于阻变金属氧化物）来开关。在可选实施例中，多个阻变元件140的每一个可基于热效应来进行开关，且在可选实施例中，多个阻变元件140的每一个可包括相变存储单元。

在各实施例中，如使用图3将描述地，多个阻变元件140的每一个可包括任何类型的存储器，相比编程电流可需要更低的擦除电流。

多个阻变元件140包括第一阻变元件10和第二阻变元件20（也如图1中所示）。为了易于理解，第一阻变元件10的阳极12和第一阻变元件10的阴极11、第二阻变元件20的阳极22和第二阻变元件20的阴极21也在图2B中示出。

参看图2B，在多个阻变元件140上部署多个位线触片150。多个位线触片150可耦合至部署在多个阻变元件140上的位线。在一个或多个实施例中，多个位线触片150可包括接触阻变元件140的顶部电极层和形成位线的金属线的通孔。

图2D示出根据本发明的实施例的阻变元件的放大图。

在一个实施例中，多个阻变元件140的每一个（如，第一阻变元件10）包括电解存储器。在各实施例中，多个阻变元件140的每一个，诸如第一阻变元件10，可包括阴极电极层15、开关层16、和阳极电极层17。阴极电极层15可以是惰性或活性（参与开关机制）电极，它形成阴极11，且可耦合至多个触片130（见图2B）。在各实施例中，可形成阴极电极层15作为阻变元件的底部电极。

在一个或多个实施例中，开关层16可包括能使传导性从相对低的导电率变化至相对高的导电率的层。在各实施例中，该层（开关层16）可包括硫属化物材料，诸如锗基硫属化物，如掺杂铜的GeS₂层。在可选实施例中，该层可包括掺杂银的GeS₂。在其他实施例中，该层可包括掺杂铜的WO₃、Cu/Cu₂S、Cu/Ta₂O₅、Cu/SiO₂、Ag/Zn_xCd1-xS、Cu/Zn_xCd_1-xS、Zn/Zn_xCd_1-xS、GeTe、GST、As-S、Zn_xCd_1-xS、TiO₂、ZrO₂、SiO₂。在一些实施例中，该层可包括多层且可包括诸如Ge_xSe_y/SiO_x,Ge_xSe_y/Ta₂O₅,Cu_xS/Cu_xO,Cu_xS/SiO₂、以及其组合的双层。

在一个实施例中，开关层16可包括过渡金属氧化物，该氧化物可由于形成带电点缺陷（诸如氧空位）、其他电荷复合体、或其他机制来改变导电率，从而增加或减小该层的导电率。在各实施例中，开关层16可包括金属氧化物，诸如氧化铪、氧化钆、和掺杂了铜、银、Te、或其他过渡金属的其他这样的材料。在其他示例中，基于金属氧化物的开关层16可包括NiO_x、TiO_x、Al₂O₃、Ta₂O₅、CuO_x、WO_x、CoO、Gd₂O₃、TiO_x、FeO_x、掺杂铬的钙钛矿氧化物（诸如SrZrO₃、(Ba,Sr)TiO₃、SrTiO₃）、掺杂铜的MoO_x、掺杂铜的Al₂O₃、掺杂铜的ZrO₂、掺杂铝的ZnO、Pr_0.7Ca_0.3MnO₃，作为示例。

在各实施例中，阳极电极层17，其形成阳极12，可包括电化学活性金属，诸如银、铜、锌、Ti、Ta、Cu和Te的合金或层叠结构、Ti和Te的合金或层叠结构、Ta和Te的合金或层叠结构、以及其他。在各实施例中，阳极电极层17还可具有诸如氮化钛或氮化钽（以及其他合适材料）之类的保护层。

图3，包括图3A-3E，示出根据本发明各实施例的存储单元阵列的操作。

在各实施例中，也如图2中所示，使用横向双极晶体管来实现阻塞二极管以及作为存储单元的读取设备。有利地，这样的实现简化了存储单元阵列的互连结构。如上实施例中所示，双极晶体管的基极直接电耦合至字线，该字线被形成为掩埋扩散区。

根据本发明的实施例，通过在第一位线BL1处施加正的写入电压+V_WRITE以及在另一个第一位线处施加负的写入电压-V_WRITE来激活第一存储单元。第一字线WL1被上拉至一个中间电压，例如，至0V。第二存储单元和第三存储单元被禁用，因为在位线对之间没有电位差。第二字线WL2（以及阵列中其余的字线）可被拉为高（正的写入电压+V_WRITE）来截止对应的双极晶体管。因此，通过在双极晶体管的基极上施加正电压来截止该双极晶体管，还禁用了第四存储单元。

图3B示出根据本发明一实施例的在写入期间存储单元阵列的存储单元。该图示使用了用于编程R1且擦除R2的示例。本领域普通技术人员可理解，使得各BL电压相反将擦除R1且编程R2。

如上所述，在写入操作期间，在第一位线BL1处施加正写入电压+V_WRITE且向另一个第一位线BL1#施加负写入电压-V_WRITE，且在第一字线WL1处施加中间电压（0V）。因此，编程电流IPR流过第一阻变元件10且擦除电流IER流过第二阻变元件20。因此，当第一阻变元件10从高电阻状态过渡至低电阻状态时，同时，第二阻变元件20从低电阻状态过渡至高电阻状态。

在第一和第二阻变元件10和20的状态切换之前，维持位线电压。双极晶体管50的第一发射极/集电极区121初始位于约0V，且基极电流（Ib）可忽略（漏电流）。位线的写入电压可通过第一阻变元件10的高电阻状态R1而耦合。因此，在施加位线电压后，第一阻变元件10的阳极12处的电压（Vbl）增加。

为了更好地理解存储单元的操作，下文描述流过每一个器件的电流。然而，这些式包括有关操作和设备物理的很多假设。如本领域技术人员而言已知地，通过结合实验数据和/或直接实验测量的详细建模，可获得更加准确的结果。因此，提供如下式是为了直观理解。

在第一阻变元件10的编程期间，在阳极12处的电压由下式给出

$\mathrm{Vbl}=\left(\frac{R1}{R1+\mathrm{Rl}}\right)*(+\mathrm{Vwrite}-\mathrm{Vbe})+\mathrm{Vbe}.$

Vbe是第一发射极集电极区121处的电位且约与第一阻变元件10的阴极11处的电位V1相等。Rl是源自编程/擦除控制电路和存储器阵列读取电路的+V_WRITE和Vbl之间的串联电阻。Rl相对于R1而言可较小。

通过第一发射极/集电极区121的发射极电流Ie，与编程电压IPR相同，可被写为

$\mathrm{Ie}=\frac{\mathrm{Vwrite}-\mathrm{Vbe}}{R1+\mathrm{Rl}}=\mathrm{Ipr}.$

因此，集电极电流Ic可被确定为

$\mathrm{Ic}=\left(\frac{\mathrm{\β}}{\mathrm{\β}+1}\right)*\left(\frac{\mathrm{Vwrite}-\mathrm{Vbe}}{R1+\mathrm{Rl}}\right).$

此处，β是由集电极电流Ic和基极电流Ib之比给出的共发射极电流增益。因此，发射极电流Ie的一部分流入第一字线WL作为基极电流Ib，且其余部分Ic流入第二阻变元件20。

因此，紧接在编程第一阻变元件10之后（期间），由于集电极电流Ic流入而擦除第二阻变元件20。然而，相比在第一阻变元件10的编程过程，在第二阻变元件20的擦除过程期间，较少电流流动。

然而，有利地，基于金属氧化物存储器和可编程金属单元存储器(诸如CBRAM)的很多存储系统相比编程电流而言要求较少的擦除电流。因此，本发明的各实施例可应用于这样的存储器。

在第二阻变元件20中的最大擦除电流，这是双极晶体管50的集电极电流，可被确定为

此处，R2是第二阻变元件20的低电阻状态。在第二阻变元件20的阴极21处的最大擦擦除电流V2由下式给出

$V2\max =\mathrm{Vbe}-\mathrm{Vce}\≅0.4V.$

因此，擦除操作期间的最大擦除电流由下式给出

图3C示出根据本发明实施例的包括寄生效应的存储单元的操作。

如相对图2所上述地，还可与横向双极晶体管50一起形成寄生垂直双极晶体管，例如第一寄生晶体管51和第二寄生晶体管52（图2B）。然而，差分电阻存储单元的编程、擦除、和读取操作与图3B中所述地类似。

类似于图3B，双极晶体管50的第一发射极/集电极区121初始位于约0V，且基极电流（Ib）可忽略（漏电流）。位线的写入电压可通过高电阻状态R1而耦合。因此，在施加位线电压后，第一阻变元件10的阳极12处的电压（Vb1）增加。在编程操作开始时，通过双极晶体管50的集电极电流Ica和通过第一寄生晶体管51的集电极电流Icp是可忽略的。一旦在另一个第一位线BL1#上施加负写入电压，在第二阻变元件20的阴极21处的电压电位被下拉至约负写入电压-V_WRITE。进一步，由于在第二发射极/集电极区122和第二寄生晶体管52的基极之间的寄生二极管处于反向偏压下，该第二寄生晶体管52处于截止状态。

在第一阻变元件10的编程期间，阳极12的电压由下式给出

$\mathrm{Vbl}=\left(\frac{R1}{R1+\mathrm{Rl}}\right)*(+\mathrm{Vwrite}-\mathrm{Vbe})+\mathrm{Vbe}.$

编程电流（IPR）与前述不考虑寄生晶体管时所述地一样。编程电流（IPR）与发射极电流Ie一样且由下式给出

$\mathrm{Ie}=\frac{\mathrm{Vwrite}-\mathrm{Vbe}}{R1+\mathrm{Rl}}=\mathrm{Ipr}.$

当发射极电流Ie的一部分流过第一寄生晶体管51时，通过双极晶体管50的集电极电流Ica被减少。因此，集电极电流Ica由下式给出

$\mathrm{Ica}=\left(\frac{\mathrm{\βa}}{\mathrm{\βa}+1}\right)\left(\frac{\mathrm{Vwrite}-\mathrm{Vbe}}{R1+\mathrm{Rl}}\right).$

通过第一寄生晶体管51的集电极电流Icp由下式给出

$\mathrm{Icp}=\left(\frac{\mathrm{\βp}}{\mathrm{\βp}+1}\right)\left(\frac{\mathrm{Vwrite}-\mathrm{Vbe}}{R1+\mathrm{Rl}}\right).$

在上述式中，βa是双极晶体管50的共发射极电流增益，而βp是第一寄生晶体管51的共发射极增益。

如上所述，通过第二阻变元件20的最大擦除电流是流过双极晶体管50的集电极电流Ica，且由下式给出

由于流过第一寄生晶体管51的电流，流过第二阻变元件20的最大擦除电流被减少。因此，最大擦除电流可被写为

因此，尽管由于寄生晶体管减少了流过第二阻变元件20的电流，但是该存储单元的操作类似于相对图3B上述地那样。在这两种情况下，流过第二阻变元件20的擦除电流小于流过第一阻变元件10的编程电流。由于寄生效应，进一步减少了擦除电流。然而，擦除电流的这个减少受控于βp，该βp部分地受控于寄生晶体管的基极宽度。增加110的结深度克服此缺陷。本领域普通技术人员已知的其他方法，也可减少寄生晶体管的电流增益。所得最大擦除电流应该足以合适地擦除存储单元。

图3D示出根据本发明各实施例的存储单元的操作状态。

参看图3D，差分存储单元具有第一状态（“I”）和第二状态（“II”）。通过将第一阻变元件10编程为低电阻状态（LO）同时将第二阻变元件20擦除至高电阻状态（HI）可达到第一状态。如各实施例上述，通过向另一个第一位线BL1施加正写入电压+V_WRITE同时向第一位线BL1#施加负写入电压-V_WRITE、且向第一字线WL1施加中间电压（如，0V），可实现这个第一状态。

为说明起见，假设高电阻状态为具有100kΩ的电阻率且假设低电阻状态为具有10kΩ的电阻率。

接着，通过向另一个第一位线BL1#施加正写入电压+V_WRITE同时向第一位线BL1#施加负写入电压-V_WRITE、且向第一字线WL1施加中间电压（如，0V），可编程该第二状态。

在该第二状态中，第一阻变元件10具有高电阻状态（HI）同时第二阻变元件20具有低电阻状态（LO）。

在常规存储单元中，由于该存储单元的设计，高电阻状态和低电阻状态之间的差异可相对较小，这可导致读取误差。

反之，在各实施例所描述的差分存储单元中，第一状态和第二状态之间的差异被放大。因此，即使高电阻状态漂移至较低电阻状态和/或如果低电阻状态漂移至较高电阻状态，存储单元的功能并没有被妨碍。

图3E示出根据本发明一实施例的在读取操作期间存储单元阵列的存储单元。

在一个或多个实施例中，可施加合适的读取电压用于读取差分存储单元的存储器状态。在一个实施例中，可通过在第一位线对BL1和BL1#两者处施加如正读取电压+V_READ、并且在双极晶体管50的基极区处施加较低电压（如，0V或-V_READ）来读取不同存储单元。在第一位线对BL1和BL1#中流动的电流的差异获得差分存储单元的存储器状态。与编程期间一样，通过在其余字线（如，在第二字线WL2上）上施加正读取电压+V_READ来禁用第四存储单元。测量通过第一位线对BL1和BL1#和第一字线WL1的电流就提供了第一和第二阻变元件10和20的电阻。

在一个实施例中，由选择线来激活B/L选择晶体管310。B/L选择晶体管310的器件大小被选为获得可接受的导通电阻。为电压V3和V4之间的差异(|V3-V4|)来选择电阻Rread与读取电压Vread相组合，从而为高电阻状态（HI）和低电阻状态（LO）的期望范围实现实际的数据感测。

如上所述，读取电压Vread高于Vbe，双极晶体管50的第一发射极集电极区121处的电压。在感测放大器320的第一输入节点处的第三电压V3由下式给出。

$V3=(\mathrm{Vread}-\mathrm{Vbe})*\frac{R1}{R1+\mathrm{Rread}}.$

在感测放大器320的第二输入节点处的第四电压V4由下式给出。

$V4=(\mathrm{Vread}-\mathrm{Vbe})*\frac{R2}{R2+\mathrm{Rread}}.$

此处，Vbe对低电阻状态（LO）可为约0.5V，且对高电阻状态（HI）可为约0V。

图4，包括图4A-4E，示出根据本发明可选实施例的存储单元阵列。

与之前的实施例不同，在这个实施例中，双极晶体管是NPN晶体管55。因此，第一阻变器件10和第二阻变器件20必须互换（换言之极性相反）。

参看图4A，该NPN晶体管55包括第一集电极/发射极区421、第二集电极/发射极区422、和基极区。如所示，第一阻变元件10的阴极11耦合至第一位线BL1且第二阻变元件10的阴极21耦合至另一个第一位线BL1#。类似地，第一阻变元件10的阳极12耦合至第一集电极/发射极区421，同时第二阻变元件20的阳极22耦合至第二集电极/发射极区422。NPN晶体管55的基极耦合至第一字线WL1。

通过在第一位线BL1处施加负写入电压-V_WRITE且在另一第一位线BL1#处写入正写入电压+V_WRITE、且在第一字线WL1处施加中间电压，可将存储单元编程为第一状态（在第一阻变元件10上为LO、且在第二阻变元件20上为HI）。类似地，通过在第一位线对之间使电压相反可将存储单元编程至第二状态。通过在诸如第一字线WL1之类的其余字线上施加负写入电压-V_WRITE，可禁用第四存储单元（以及第一位线对那列中的其他存储单元）。

图4B-4E示出根据本发明各实施例在图4A中所示的存储单元的结构性实现。图4B示出俯视图，图4C和4D示出截面图，而图4E示出阻变元件的放大的截面图。

参看图4C，如之前的实施例中所述地，形成包括多个字线和具有p-型掺杂的阱区110。在这个实施例中，在一个实施例中，衬底100可具有n-型掺杂。

可选地，可在双阱结构中形成包括多个字线的阱区110。换言之，可在可具有p-型掺杂的衬底100上形成n-型阱区111，且随后可在该n-型阱区111中形成包括多个字线的阱区110。

在包括多个字线的阱区110上形成多个掺杂区120。多个掺杂区120包括第一集电极/发射极区421和第二集电极/发射极区422。

如在之前实施例中一样，多个触片130将多个掺杂区120耦合至阻变层。如在之前实施例中一样，在多个触片130上形成多个阻变元件140，且在该多个阻变元件140上形成多个位线触片150。然而，与之前实施例不同，在这个实施例中反向了多个阻变元件140的各层。

图4E示出诸如根据本发明实施例的多个阻变元件140的第一阻变元件10之类的元件。如所示，阴极电极层15和阳极电极层17的位置被交换，从而形成阳极电极层17作为底部电极且形成阴极电极层15作为顶部电极。

图5示出根据本发明的可选实施例的具有NFET和阻塞二极管的存储单元阵列。

与之前的实施例不同，在这个实施例中，使用场效应晶体管替代双极晶体管。参看图5，在第一阻变元件10的阳极12和第二阻变元件20的阳极22之间耦合着场效应晶体管500（诸如第一NFET N1）。

场效应晶体管500的第一源/漏区耦合至第一阻变元件10的阳极12，且场效应晶体管500的第二源范围区耦合至第二阻变元件20的阳极22。场效应晶体管500的栅极耦合至诸如第一字线WL1之类的写入字线。

在从一个状态过渡至另一个状态的期间，场效应晶体管500在倒置操作，从而从源极到漏极的电流流过场效应晶体管500。在场效应晶体管500没有栅极偏压的情况下，场效应晶体管500切断编程/擦除/读取操作，但是漏电流可通过场效应晶体管500。

如图6中所述，该场效应晶体管500可以是n-沟道场效应晶体管（NFET）或p-沟道场效应晶体管（PFET）。

如之前实施例中所述，可将第一阻变元件10从高电阻状态切换至低电阻状态的同时使用流过场效应晶体管500的电流来将第二阻变元件20从低电阻状态切换至高电阻状态，反之亦然。

如进一步所示，每个存储单元具有耦合在第一阻变元件10的阳极12和第二阻变元件20的阳极22之间的第一二极管D1和另一个第一二极管D1#。类似地，第二存储单元具有第二二极管对D2和D2#、第三存储单元具有第三二极管对D3和D3#、且第四存储单元具有第四二极管对D4和D4#。

在这个所示实施例中，场效应晶体管是NFET，且因此每一个存储单元具有相关联的NFET（N1、N2、N3、和N4）。

如所示，第一阻变元件10的阳极12耦合至第一二极管D1的n-侧（即，二极管的阴极）且第二阻变元件20的阳极22也耦合至另一个第一二极管D1#的n-侧。因此，可通过衬底的半导体区形成第一二极管D1的阴极和NFET N1的第一源/漏区之间、以及另一个第一二极管D1#与NFET N1的第二源/漏区之间的互连510。类似地，第一二极管D1的p-侧和另一个第一二极管D1#的p-侧之间的连接可通过半导体区，即，第一二极管D1和D1#的p-侧可共享公用p-型区。

图6示出根据本发明一实施例的具有PFET和阻塞二极管的差分存储单元阵列的又一个实施例。

与图5中所示实施例不同，在这个实施例中，使用PFET提到NFET。因此，每一个存储单元具有相关联的PFET（P1、P2、P3、和P4）。

类似地，PFET的源/漏区与二极管D1和D1#一样是相同类型的掺杂。因此，可在半导体衬底内做出第一二极管D1的阳极与PFET P1的第一源/漏区之间的连接以及另一个第一二极管D1#的阳极与PFET P1的第二源/漏区之间的连接。

图7，包括图7A-7C，示出实现本发明各实施例的存储设备。

参看图7A，该存储设备包括存储单元阵列200（如，如前各实施例中所示地）、存取电路210、和编程/擦除电路220。存储单元阵列200可包括在图1-6中前述的多个存储单元（CELL1、CELL2、CELL3、CELL4）。存取电路210向存储单元阵列200提供电连接从而可编程、擦除、和读取这些存储单元。存取电路210可位于存储单元阵列200的一或多侧上。例如，存取电路210可位于相反侧上从而可跨存储单元而施加电位。作为示例，存取电路210可包括字线驱动器、位线驱动器。

编程和擦除电路220可向存取电路210提供编程和擦除信号（如，P/E1、P/E2），存取电路将这些信号施加至存储单元阵列200。峰值编程或擦除电压可高于或低于电源电压。编程和擦除电路可包括用于生成高于电源电压的电荷泵电路、或生成低于电源电压的降压调节器等。在一些实施例中，编程和擦除电路还可从外部电路中接收编程和擦除信号中的一个或多个。在一些实施例中，编程和擦除电路可包括与擦除电路物理地分离的编程电路。

参看图7B，可连接编程和擦除电路220和读取电路250，从而通过读取电路210维持这些电路中的一个，这可对于位线进行读取控制。

图7示出存储设备的又一个实施例。该存储设备包括如图7A和7B中所示的编程和擦除电路220和存储单元阵列200。读取电路可包括列解码器230和行解码器240。响应于地址数据，列和行解码器230和240可选择一组存储单元用于读取、编程、擦除。进一步，存储设备可包括与编程和擦除电路220分离的读取电路250。读取电路250可包括电流和/或电压感测放大器。存储设备可还包括寄存器260，用于存储来自存储单元阵列200的读取数据，或者存储将被写入存储单元阵列200的数据。在各实施例中，寄存器260可并行输入和输出数据（即，字节、字、和其他）。在一些实施例中，可通过串行数据路径来读取该寄存器260。

输入/输出（I/O）电路270可接收地址值并写入数据值、并输出读取数据值。可将所接收到的地址值施加至列和行解码器230和240来选择存储单元。来自寄存器260的读取数据可在I/O电路270上输出。类似地，可将I/O电路270上的写入数据存储在寄存器260内。命令解码器290可接收命令数据，这可被传送至控制逻辑280。控制逻辑280可提供信号来控制存储设备的各电路。

图8示出实现本发明各实施例的系统的示意性框图。

如图8中所示，该系统可包括存储设备400、处理器410、和输出设备420、输入设备430、以及任选的外设450。在一个或多个实施例中，存储设备400可被形成为如图7中所示，且可包括多个存储单元。

尽管参照示例性实施例对本发明进行了描述，但是该描述并不旨在以限制性的方式来解释。一旦参考该描述，所公开的实施例的各种变型和组合、以及本发明的其他实施例对于本领域技术人员而言是明显的。作为说明，在图1-6中所述的各实施例在各实施例中可彼此组合。因此，意在所附实施例包含了任何这样的修改或实施例。

虽然具体描述了本发明及其优点，应当理解的是，可在不背离由所附权利要求书所限定的本发明精神和范围的情况下对本文作出各种改变、替换和变更。例如，本领域技术人员易于理解，此处所述的很多特征、功能、过程、和材料可在本发明的范围内改变。

此外，本申请的范围无意被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例。如本领域的普通技术人员将容易从本发明的公开领会到的，可以利用根据本发明的现存或今后开发的与本文所描述的相应实施例执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。相应地，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。

Claims (24)

1.一种存储单元，包括：

具有第一端子和第二端子的第一阻变元件；

具有第一端子和第二端子的第二阻变元件；和

具有第一端子、第二端子和第三端子的三端子晶体管，所述三端子晶体管的第一端子耦合至所述第一阻变元件的第一端子、所述三端子晶体管的第二端子耦合至所述第二阻变元件的第一端子、所述三端子晶体管的第三端子耦合至字线。

2.如权利要求1所述的存储单元，其特征在于，所述三端子晶体管被配置为将所述第一阻变元件的第一端子和所述第二阻变元件的第一端子分流从而同时编程所述第一阻变元件和擦除所述第二阻变元件。

3.如权利要求1所述的存储单元，其特征在于，所述第一阻变元件的第二端子耦合至第一位线，其中所述第二阻变元件的第二端子耦合至第二位线。

4.如权利要求1所述的存储单元，其特征在于，所述第一阻变元件被配置为具有与所述第二阻变元件相反的电阻状态。

5.如权利要求1所述的存储单元，其特征在于，所述三端子晶体管是双极晶体管。

6.如权利要求5所述的存储单元，其特征在于，所述三端子晶体管的第一端子是第一发射极/集电极，其中所述三端子晶体管的第二端子是第二发射极/集电极，且其中所述三端子晶体管的第三端子是基极。

7.如权利要求5所述的存储单元，其特征在于，所述双极晶体管是PNP晶体管，其中所述第一阻变元件的第一端子是所述第一阻变元件的阴极端子，且其中所述第二阻变元件的第一端子是所述第二阻变元件的阴极端子。

8.如权利要求5所述的存储单元，其特征在于，所述双极晶体管是NPN晶体管，其中所述第一阻变元件的第一端子是所述第一阻变元件的阳极端子，且其中所述第二阻变元件的第一端子是所述第二阻变元件的阳极端子。

9.一种存储单元，包括：

具有阴极端子和阳极端子的第一阻变元件；

具有阴极端子和阳极端子的第二阻变元件；和

双极晶体管，其具有第一发射极/集电极、第二发射极/集电极、和基极，所述第一发射极/集电极耦合至所述第一阻变元件的阴极端子，所述第二发射极/集电极耦合至所述第二阻变元件的阴极端子，所述基极耦合至字线，所述第一阻变元件的阳极端子耦合至位线对的第一位线，所述第二阻变元件的阳极端子耦合至所述位线对的第二位线，所述存储单元配置为存储第一或第二存储状态。

10.如权利要求9所述的存储单元，其特征在于，所述双极晶体管是PNP晶体管。

11.如权利要求9所述的存储单元，其特征在于，所述双极晶体管是NPN晶体管。

12.如权利要求9所述的存储单元，其特征在于，所述第一阻变元件被配置为具有与所述第二阻变元件相反的电阻状态。

13.一种存储单元，包括：

具有第一端子和第二端子的第一阻变元件；

具有第一端子和第二端子的第二阻变元件；和

晶体管，其具有第一源极/漏极和第二源极/漏极，所述第一源极/漏极耦合至所述第一阻变元件的第一端子，所述第二源极/漏极耦合至所述第二阻变元件的第一端子。

14.如权利要求13所述的存储单元，其特征在于，所述晶体管包括浮体器件。

15.如权利要求13所述的存储单元，其特征在于，还包括：

具有第一端子和第二端子的第一二极管；和

具有第一端子和第二端子的第二二极管，其中所述第一源极/漏极耦合至所述第一二极管的第一端子，且其中所述第二源极/漏极耦合至所述第二二极管的第一端子。

16.如权利要求15所述的存储单元，其特征在于，所述第一源极/漏极与所述第一二极管的第一端子共享一公用区。

17.如权利要求15所述的存储单元，其特征在于，所述第一二极管的第一端子是阳极，且其中所述第二二极管的第一端子是阳极。

18.如权利要求17所述的存储单元，其特征在于，所述晶体管是n-沟道场效应晶体管（NFET）。

19.如权利要求15所述的存储单元，其特征在于，所述第一二极管的第二端子耦合至所述第二二极管的第二端子。

20.如权利要求19所述的存储单元，其特征在于，所述第一二极管的第二端子通过一半导体区而耦合至所述第二二极管的第二端子。

21.如权利要求15所述的存储单元，其特征在于，所述第一二极管的第一端子是阴极，且其中所述第二二极管的第一端子是阴极。

22.如权利要求21所述的存储单元，其特征在于，所述晶体管是p-沟道场效应晶体管（PFET）。

23.如权利要求13所述的存储单元，其特征在于，所述第一阻变元件的第二端子耦合至第一位线，且其中所述第二阻变元件的第二端子耦合至第二位线。

24.如权利要求23所述的存储单元，其特征在于，所述晶体管包括耦合至字线的栅极。

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