CN101814521A - 相变化存储器的多晶硅栓塞双极性晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种相变化存储器的多晶硅栓塞双极性晶体管及其制造方法。该相变化存储器的多晶硅栓塞双极性晶体管包括多个存储单元，且每个存储单元包括双极性结晶体管与存储元件。该双极性结晶体管是以共集极组态方式耦接，且包括射极，射极包括具有第一导电性的掺杂多晶硅，且与一条对应字线连接以定义出一pn结；双极性结晶体管亦包括基极与集极，其中基极利用位于该射极下方的该条对应字线一部分所形成，且集极包括位于基极下方的该单晶半导体衬底一部分。

Description

相变化存储器的多晶硅栓塞双极性晶体管及其制造方法
技术领域
本发明是关于一种使用相变化存储材料的高密度存储装置及其制造方法，其中，相变化存储材料可包括硫属化物材料及其它可编程电阻材料。
背景技术
相变化存储材料，如硫属化物材料及其它类似材料，在施加强度适用于集成电路的电流时，可于非晶态与晶态之间进行相变化。大致非晶态的电阻较大致晶态来得高，而此特性正可用于数据的表示。由于具备此种特性，业界致力研究如何将可编程电阻材料应用于可随机读写存取的非易失性存储电路。
由非晶态转变为晶态大致上属于低电流操作，而由晶态转变为非晶态(此处称为复位)则大致上属于高电流操作。复位过程是使用短暂的高电流密度脉冲来熔化或破坏晶体结构，之后相变化材料快速冷却，将熔融状态的相变化材料予以淬火，使至少部份相变化材料可稳定存在非晶态。
由于相变化是由加热所引发，欲提高相变化材料的温度并造成相变化，就必须提供相对高的电流。然而，因为场效晶体管是使用低电流来驱动，对于具有场效晶体管存取装置的相变化存储单元而言，如何取得需要的电流就成了问题。
虽然双极性结晶体管可提供较场效晶体管更大的电流驱动，但要将双极性结晶体管与CMOS周边电路进行整合并不容易，且会让设计及工艺变得非常复杂。
因此，有必要提供一种相变化存储单元，其具有与CMOS周边电路兼容的双极性结晶体管存取装置，且其设计整合与工艺相对容易。
发明内容
本发明提供的一种存储装置，包括一单晶半导体衬底及位于衬底内的多条字线，其中单晶半导体衬底具有第一导电性，且字线具有与第一导电性相异的第二导电性。存储装置包括多个存储单元，其中某些存储单元包括双极性结晶体管与存储元件。双极性结晶体管包括射极、基极以及集极，其中，射极包括具有第一导电性的掺杂多晶硅，且与对应字线连接以定义出pn结。基极利用位于射极下方的对应字线一部分所形成，集极包括位于该基极下方的单晶半导体衬底一部分。
此处所描述的存储装置制造方法包括形成一具有第一导电性的单晶半导体衬底，以及于该单晶半导体衬底内形成多个介电沟道。多条字线乃形成于单晶半导体衬底内，字线是具有与第一导电性相异的第二导电性，且相邻的字线是由介电沟道所分隔。该方法亦形成多个掺杂多晶硅栓塞、多个存储元件、上电极以及多条位线，其中，掺杂多晶硅栓塞具有该第一导电性，且与字线接触；存储元件是电性耦接至掺杂多晶硅栓塞；上电极位于存储元件上；位线位于上电极上，且耦接至上电极。
此处所描述的存储装置包括相变化存储单元，其不但具有与CMOS周边电路兼容的双极性结晶体管存取装置，且不需特别复杂的设计整合与工艺即可生产。
本发明的其它特色与优点可配合图式、实施方式及权利要求范围来了解。
附图说明
图1是部分存储单元阵列的示意图，其中存储单元包括具有多晶硅射极的双极性结晶体管。
图2A～图2B为阵列中第一实施例的存储单元部分剖面图。
图2C为阵列中第一实施例的存储单元的俯视图。
图3A～图3B为阵列中第二实施例的存储单元部分剖面图。
图4A～图4B为阵列中第三实施例的存储单元部分剖面图。
图5A～图5B为阵列中第四实施例的存储单元部分剖面图。
图6～图20依序为制造存储单元阵列的各步骤。
图21～图24为图7A～图7B所示制造字线步骤的另一实施例。
图25为集成电路的简化方块图，该集成电路的存储单元阵列内的存储单元包括前述具有多晶硅射极的双极性结晶体管。
【主要元件符号说明】
100                    存储单元阵列
110                    存储单元
115                    双极性结晶体管
120、120a、120b、120c、位线
120d、2520
125                    存储元件
126、400               存储元件厚度
127                    存储元件宽度
128                    主动区域
130、130a、130b、130c、字线
130d、2516
140                    导电材料
150、2514              字线译码器与驱动器
160、2518              位线译码器
165                    感应放大器/数据输入结构
200                    衬底
202                    阱
205                    第一掺杂区
210                    第二掺杂区
215、217、290          导电接触窗
220                    掺杂多晶硅栓塞
222                    pn结
230                    介电沟道
240                    导电覆盖层
250                    下电极
252                    下电极宽度
260、270、295          介电质
262                    二氧化硅层
264                    氮化硅层
266                    BPSG或PSG层
280                    上电极
300                    第一部分宽度
323                    第一部分
324                    第二部分
510                    侧壁导体
900、1400              介电质开口
1410                   开口宽度
1700                   上电极开口
1750                   接触窗开口
2000                   周边电路
2100                   侧壁表面
2510                   集成电路
2522、2526             总线
2524                   感应放大器与数据输入结构
2528                   数据输入线
2530                   其它电路
2532                   数据输出线
2534                   控制器
2536                   偏压调整供应电压与电流源
具体实施方式
以下揭露的内容大多需配合参考特定结构实施例及方法，然而，揭露内容的范围并不仅限于该多个特定结构实施例及方法，且揭露内容亦可透过其它特征、元件、方法及实例来实施。本发明所揭露的内容虽可透过较佳实施例来说明，但该多个实施例不可用来限制本发明的范围，本发明专利权的范围须以权利要求范围为准。本领域具有通常知识者于参考本发明揭露的内容后，应可了解其它可能的均等实施方式。此外，于后述的内容中，不同实施例的相同元件乃以相同元件符号表示。
图1是部分存储单元阵列100的示意图，其中存储单元包括具有多晶硅射极的双极性结晶体管。
如图1所示，阵列100中的各存储单元均包括双极性结晶体管存取装置及电性串连的存储元件，且存储元件可被设置成多种电阻状态之一，进而储存一个以上的数据位。
阵列100包括多条字线130，如字线130a、130b、130c、130d，其是于第一方向上平行延伸，并与字线译码器与驱动器150形成电性连接。字线130是耦接至阵列100的双极性存取晶体管的基极端。
多条位线120，如位线120a、120b、120c、120d，是于第二方向上平行延伸，并与位线译码器160形成电性连接。各双极性结晶体管的射极端是透过存储元件耦接至一条对应的位线120。
阵列100的存储单元乃以共集极组态方式耦接，也就是说，存储单元的集极端被耦接至参考电压，且其输入、输出分别为基极与射极端。因此，在操作过程中，位线120与字线130的电压，会诱发电流自位线120经由射极端与存储元件流至集极端或是反向亦然自集极端流至位线120。
于图1中，集极端是接地。无庸置疑地，集极端不一定要接地，其亦可耦接至可提供参考电压的电压源，举例来说，如图25的偏压调整供应电压、电流源2536。
以存储单元阵列100中的存储单元110为例，其包括双极性结晶体管115及电性连接的相变化存储元件125。双极性结晶体管115的基极端耦接至字线130b，而双极性结晶体管115的射极端则透过相变化存储元件125耦接至位线120b。
为读取或写入存储单元阵列100中的存储单元110，可施加适当大小的电压及/或电流至对应的字线130b与位线120b，以诱发流经特定存储单元110的电流。电压及/或电流的施加时间与强度是依所进行的操作而定，如读取操作或写入操作。
于存储单元110的复位(擦除)操作中，施加至字线130b与位线120b的复位脉冲会诱发流经存储元件125的电流，以使主动区域开始转变成非晶相，而将相变化材料的电阻设定在与复位状态相关的电阻值范围内。前述的复位脉冲属于相对高能量的脉冲，其至少可提高存储元件125的主动区域的温度，使之高于相变化材料的相变(结晶)温度外，也高于熔融温度，以至少让主动区域成为液态。之后，快速终止复位脉冲，使主动区域在一短暂的淬火时间内快速冷却至相变温度以下，并稳定形成一大致非晶相。
于存储单元110的设置(或编程)操作中，乃于适当的时间内施加适当大小的编程脉冲至字线130b与位线120b，以诱发流经存储单元110的电流，其可将部分主动区域的温度升高至相变温度以上，并使该部分主动区域产生由非晶相转变至结晶相的变化，而此变化会降低存储元件125的电阻，并将存储单元110设置在一特定状态。
于存储单元110内数据的读取(或感应)操作中，乃于适当的时间内施加适当大小的读取脉冲至字线130b与位线120b，以诱发不致使存储元件125的电阻状态发生改变的电流。由于流经存储单元110的该电流，其大小端视存储元件125的电阻与储存在存储单元110的数据而定。因此，可利用方块165的感应放大器来比较位线120b的电流与一稳定的参考电流，或以其它方式，来确定存储单元的数据状态。
图2A及图2B为阵列100中存储单元(包括存储单元110)部分的剖面图，前者是沿位线120进行剖面而得，而后者是沿字线130进行剖面而得。图2C则为阵列100的俯视图。
阵列包括衬底200，其包括具有第一导电性的阱202，且该阱202包括第一掺杂区205与第二掺杂区210，第二掺杂区210的掺杂浓度是较第一掺杂区205高。衬底200尚包括位于阱202内的字线130，字线130是沿贯穿图2A的第一方向延伸，且其导电性与第一导电性不同之处，除了第一掺杂区205、第二掺杂区210以及字线130外，衬底200更包括单晶半导体衬底。
存储单元110包括经掺杂的多晶硅栓塞220，其具有第一导电性，且被作为双极性结晶体管115的射极。此外，经掺杂的多晶硅栓塞220与对应的字线130b接触，以定义pn结222。
字线130b位于栓塞220下的部分被作为双极性结晶体管115的基极，而阱202位于字线130b下的部分则作为双极性结晶体管115的集极。
字线130是由位于阱202内包含介电材料的介电沟道230所分隔。导电接触窗215、217将阱202的第二掺杂区210耦接至与参考电压耦接的导电材料140。
于本例示实施例中，经掺杂的多晶硅栓塞220包括浓掺杂的N型(N++)多晶硅，字线130包括位于硅衬底200内的P型材料掺杂区域，第一掺杂区205包括位于硅衬底200内的N型材料掺杂区域，且第二掺杂区210包括位于硅衬底200内的浓掺杂N型(N+)材料区域，据此以形成npn双极性晶体管115。
于另一实施例中，经掺杂的多晶硅栓塞220包括浓掺杂的P型(P++)多晶硅，字线130包括位于硅衬底200内的N型材料掺杂区域，第一掺杂区205包括位于硅衬底200内的P型材料掺杂区域，且第二掺杂区210包括位于硅衬底200内的浓掺杂P型(P+)材料区域，据此以形成pnp双极性晶体管115。
存储单元110包括位于经掺杂的多晶硅栓塞220上的导电覆盖层240，于本实施例中，导电覆盖层240包括硅化物，如含有Ti、W、Co、Ni或Ta的硅化物。导电覆盖层240可提供介于经掺杂的多晶硅栓塞220与下电极250之间的低电阻接触，且经掺杂的多晶硅栓塞220与导电覆盖层240是贯穿介电质260。于本实施例中，介电质260包括二氧化硅层262、位于二氧化硅层262上的氮化硅层264以及位于氮化硅层264上的硼磷硅玻璃(BPSG)层或磷硅玻璃(PSG)层。在某些实施例中，则可以不需要氮化硅层264。
下电极250位于导电覆盖层240之上，且贯穿介电质270并与存储元件125的下表面接触，其中存储元件125可包括一种以上选自下列群组的材料：锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫、硅、氧、磷、砷、氮及金。
下电极250可以包括氮化钛或氮化钽，且不以此为限。氮化钛不但可与GST(容后详述)形成良好的接触，且是半导体工艺常用的材料，又能在GST相变的高温(通常介于600至700℃)提供良好的扩散势垒，因此，当存储元件125包括GST时，下电极的材料较佳为氮化钛。此外，下电极250也可以包括氮化铝钛或氮化铝钽，或包括一种以上选自下列群组的材料：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、氮、氧、钌或以上元素的组合。
上电极280位于存储元件125之上，且由导电接触窗290电性耦接至位线120b。上电极280与位线120可包括前述任一种下电极250所包括的材料，且不以此为限。
介电质295环绕于存储元件125、上电极280与导电接触窗290的四周，且于本实施例中，介电质295包括二氧化硅，而介电质270包括氮化硅。
于操作时，位线120b及字线130b的电压，会诱发电流自位线120b经由射极端与存储元件125流至衬底200或是反向亦然自衬底200流至位线120b。
主动区域128属于存储元件125的一部分，且位于主动区域128中的存储材料可被诱发而在至少两个固态相间进行相变化。本领域具有通常知识者应可了解，主动区域128可以非常小，如图2A所示，并可以此降低诱发相变化所需电流的大小。存储元件125的厚度126可通过薄膜沉积来建立，于某些实施例中，厚度126可小于100纳米，如介于10到100纳米之间。此外，存储元件125的宽度127大于下电极250的宽度252，且下电极250的宽度252较佳小于形成阵列100所采用工艺的最小特征尺寸，如光刻工艺。由于下电极250越小，就越能将其附近的部分存储元件125的电流集中，因此较小的下电极250将可降低诱发主动区域128产生相变化所需电流的大小。此外，由于介电质270还可提供主动区域128额外的隔热效果，产生相变化所需电流的大小亦可进一步降低。
如前所述，双极性结晶体管所能提供的电流驱动较场效晶体管来得大，此外，因为晶体管的射极包含掺杂多晶硅材料，而可以获得相对较大的电流增益，以以此降低字线130所需使存储元件产生相变化的电流。
图3A～图3B为阵列100中第二实施例的存储单元(包括存储单元110)部分剖面图，前者是沿位线120进行剖面而得，而后者是沿字线130进行剖面而得。
于此实施例中，存储元件125包括第一部分323与第二部分324。介电质270环绕于第一部分323四周，且第一部分323贯穿介电质270并与导电覆盖层240接触。第二部分324位于第一部分323之上，而存储元件125将导电覆盖层240耦接至上电极280。
本领域具有通常知识者应可了解，主动区域128可以非常小，如图3A～图3B所示，并可以此降低诱发相变化所需电流的大小。存储元件125第一部分323的宽度300小于导电覆盖层240的宽度，也小于存储元件125第二部分324的宽度。于较佳实施例中，第一部分323的宽度300小于形成阵列100所采用工艺的最小特征尺寸，如光刻工艺。由于存储元件125的第一部分323越小就越能将其电流集中，因此较小的第一部分323将可降低诱发主动区域128产生相变化所需电流的大小。此外，于较佳实施例中，介电质270可包括能提供主动区域128额外隔热效果的材料，以进一步降低产生相变化所需电流的大小。除此之外，存储元件125的第二部分324以及第一部分323的其它部分还可提供主动区域128一定的隔热效果，以隔绝来自上电极280的热能。
图4A～图4B为阵列100中第三实施例的存储单元(包括存储单元110)部分剖面图，前者是沿位线120进行剖面而得，而后者是沿字线130进行剖面而得。
于此实施例中，存储元件125包括存储材料柱，其贯穿介电质270并将导电覆盖层240耦接至上电极280，而介电质270环绕于存储元件125的四周。
本领域具有通常知识者应可了解，主动区域128可以非常小，以降低诱发相变化所需电流的大小。存储元件125的宽度400小于上电极280与导电覆盖层240的宽度，且较佳小于形成阵列100所采用工艺的最小特征尺寸，如光刻工艺。由于宽度的不同，电流将集中于此微小的柱状存储元件125，并可以此降低诱发主动区域128产生相变化所需电流的大小。此外，于较佳实施例中，介电质270可包括能提供主动区域128隔热效果的材料，以进一步降低产生相变化所需电流的大小。同时，可将主动区域128从导电覆盖层240及上电极280区隔开，让存储元件125的其它部分也可提供主动区域128一定的隔热效果。
图5A～图5B为阵列100中第四实施例的存储单元(包括存储单元110)部分剖面图，前者是沿位线120进行剖面而得，而后者是沿字线130进行剖面而得。
图5A～图5B所示的实施例与图2A～图2C所示者相似，在字线130的侧壁表面上有侧壁导体510。于此实施例中，侧壁导体510包括自我对准的硅化物(金属硅化物)，且其包括钛、钨、钴、镍、钽，但并不以此为限。侧壁导体510可增加字线130的导电性，进而降低其负载，并提升阵列的一致性。
存储单元的实施例包括了使用相变化存储材料(包含硫属化物材料与其它材料)的存储元件。硫属化物包括下列四元素的任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，其位于元素周期表的第VI族。硫属化物包括将一硫属元素与一更具正电性的元素或自由基结合而得。硫属化物合金包括将硫属化物与其它物质如过渡金属等结合。硫属化物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)。曾有研究员指出，最有用的合金是在沉积材料中所包含的平均碲浓度是远低于70％，典型地是低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳是介于48％至58％的碲含量。锗的浓度是高于约5％，且其在材料中的平均范围是从最低8％至最高30％，一般是低于50％，最佳地，锗的浓度范围是介于8％至40％。在此成分中所剩下的主要成分则为锑。其中百分比代表所组成元素的原子总数为100％时，各原子的百分比，请参考Ovshinky 5,687,112专利第10～11栏。由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4以及GeSb4Te7，请参考Noboru Yamada的文章″Potential of Ge-Sb-TePhase-Change Optical Disks for High-Data-Rate Recording″，SPIEv.3109，pp.28-37(1997)。更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)以及上述的混合物或合金，可与锗/锑/碲结合以形成一有可编程的电阻的相变化合金。可使用的存储材料的范例，是如Ovshinsky`112专利中第11-13栏所述，其范例在此被列入参考。
在某些实施例中，硫属化物以及其它相变化材料是掺杂有杂质，以修正其导电性、相变化温度、熔化温度以及其它使用掺杂硫属化物的存储元件的性质。用以掺杂硫属化物的代表性杂质包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛以及钛氧化物，请参见美国专利6800504号以及美国专利公开号2005/0029502号。
相变化合金可在此存储单元主动通道区域内，依其位置顺序于大致非晶态的第一结构状态与为大致结晶态的第二结构状态之间切换。这些合金至少为双稳定态。「非晶」是指相对较无次序的结构，其较单晶更无次序性，而带有可检测的特征，如较结晶态更高的电阻值。「结晶态」是指相对较有次序的结构，其较非晶态更有次序，因此包括可检测的特征例，如比非晶态更低的电阻值。典型地，相变化材料可电性切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特征包括原子次序、自由电子密度以及活化能。此材料可切换为不同的固态或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可通过电脉冲而从一种相态切换至另一相态。曾有研究人员指出，一较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大致非晶态。一较长、较低幅度的脉冲倾向于将相变化合金的相态改变成大致结晶态。由于较短、较大幅度脉冲中的能量够大，其足以破坏结晶结构的键能，同时时间够短，因此可以防止原子再次排列成结晶态。在无须过度实验的情形下，可利用实验方法决定适合特定相变化合金的适当脉冲量变曲线。在本说明书的后续部份，相变化材料乃以GST指称。此外，应了解的是，也可以使用其它类型的相变化材料。适用于PCRAM中的材料系为Ge2Sb2Te5。
其它可以使用于本发明其它实施例的可编程电阻存储材料包括利用不同晶体变化来决定电阻者，或是利用电脉冲来改变电阻状态者。举例来说，可使用电阻随机存取存储器(RRAM)的金属氧化物材料，如钨氧化物(WOx)、氧化镍、五氧化二铌、二氧化铜、五氧化二钽、三氧化二铝、氧化钴、三氧化二铁、二氧化铪、二氧化钛、钛酸锶、锆酸锶、钛酸锶钡。其它实施例则可包括用于磁阻随机存取存储器(MRAM)的材料，而磁阻随机存取存储器可以是旋转力矩转移随机存取存储器(STT MRAM)。举例来说，这些材料可以是以下群组至少一种：钴铁硼、铁、钴、镍、钆、镝、钴铁、镍铁、锰砷、锰铋、锰锑、二氧化铬、氧化锰三氧化二铁、氧化铁五氧化二铁、氧化镍三氧化二铁、氧化镁二铁、氧化铕及铁磁性氧化物钇铁石榴石(Y3Fe5O12)。此可参考美国专利公开号第2007/0176251号，其发明名称为”Magnetic Memory Device and Method of Fabricating the Same”，其中的内容乃并入本文作为参考。其它的例子还包括用于可编程金属存储单元(PMC)的固态电解质材料，或用于纳米离子存储单元的材料，如银掺杂的锗硫化物解质或铜掺杂的锗硫化物解质。此部分请参考N.E.Gilbert等人发表的文章”A macro model of programmable metallization cell devices”，Solid-State Electronics，49(2005)，1813-1819，且其内容乃并入本文作为参考。
用以形成硫属化物材料的例示方法利用PVD溅射或磁控溅射方式，其反应气体为氩气、氮气及/或氦气，压力为1mTorr至100mTorr。此沉积步骤一般是于室温下进行。一长宽比为1～5的准直器可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。另一方面，亦可同时合并使用直流偏压以及准直器。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。
图6～图20依序为制造存储单元阵列的各步骤。
图6A和图6B分别为剖面图与俯视图，其显示形成衬底200的第一步骤。衬底200包括阱202，其具有第一掺杂区205、第二掺杂区210以及介电沟道230，且阱202以垂直图面的方向延伸。第一掺杂区205与第二掺杂区210可利用注入法及活化退火的方式形成，该多个方法均为具有通常知识者所熟知。于本实施例中，第一掺杂区205包括位于硅衬底200内的N型材料掺杂区域，第二掺杂区210包括位于硅衬底200内的浓掺杂N型(N+)材料区域。于另一实施例中，第一掺杂区205包括位于硅衬底200内的P型材料掺杂区域，且第二掺杂区210包括位于硅衬底200内的浓掺杂P型(P+)材料区域。
接着，进行离子注入以于阱202内第一掺杂区205形成字线130，其中字线130的导电性与第一掺杂区205及第二掺杂区210相异。此外，如本实施例所示，于衬底内再进行第二次离子注入，以形成由衬底上表面延伸至第二掺杂区210的浓掺杂区域，以得到如图7A、图7B所示的结构。于本实施例中，字线130包括位于硅衬底200内的P型材料掺杂区域，于其它实施例中，字线130可包括位于硅衬底200内的N型材料掺杂区域。
接着，介电质260乃形成于图7A、图7B所示的结构上，以产生如图8A、图8B所示的结构。于本实施例中，形成介电质260的步骤于衬底200上沉积包括二氧化硅之层262、于层262上沉积包括氮化硅的层264以及于层264上沉积包括BPSG或PSG的层266，且在某些实施例中可以不需要层264。
接着，形成贯穿介电质260的开口900，以暴露出字线130并形成第9A、9B图所示的结构。欲形成开口900，可先利用层264作为刻蚀停止层来选择性刻蚀层266，再选择性刻蚀层264以露出层262，最后再利用如湿法刻蚀的方式刻蚀层262以露出字线130。欲在操作过程中产生较大的电流，必须在字线130与之后形成的经掺杂的多晶硅栓塞220之间形成未受损害的接口，因此，湿法刻蚀比较适合用来刻蚀层262，并避免损害到射极-基极间接口。此外，在其它实施例中，湿法刻蚀并不会移除全部的刻蚀层262。在字线130与之后形成的经掺杂的多晶硅栓塞220之间形成质量较佳的接口，可以选择性进行重新氧化步骤及/或高温退火步骤。
接着，经掺杂的多晶硅栓塞220乃形成于开口900内，以产生如图10A、图10B所示的结构。经掺杂的多晶硅栓塞220具有和字线130不同的导电性，且其与对应的字线130接触于两者间定义pn结222。欲形成经掺杂的多晶硅栓塞220，可先对图9A、图9B所示的结构进行沉积多晶硅材料，再进行如化学机械抛光CMP的平面化步骤。
之后，形成多个贯穿介电质260而与第二掺杂区210接触的导电接触窗215，以产生如图11A、图11B所示的结构，而于本实施例中，导电接触窗215包括钨。
接着，导电覆盖层240乃形成于经掺杂的多晶硅栓塞220上，如图12A、图12B所示。导电覆盖层240包括硅化物，且该硅化物可包含钛、钨、钴、镍、钽，且不以此为限。于某实施例中，导电覆盖层240包括钴的硅化物(CoSi)，且其形成方式是先沉积一层钴，再进行快速热处理工艺(RTP)，以使钴与栓塞220的硅反应，而形成导电覆盖层240。应了解的是，其它硅化物也可通过沉积钛、砷、经掺杂的镍或其合金，并透过类似前述的方法形成。
接着形成介电质270，而产生如图13A、图13B所示的结构。于本实施例中，介电质270包括氮化硅。
之后，形成贯穿介电质270的开口1400以暴露出导电覆盖层240的上表面，并产生如图14A、图14B所示的结构，且开口1400的宽度1410较佳是属于亚光刻等级。于本实施例中，开口1400具有圆形剖面，所以宽度1410正好等于圆形剖面的直径。然而，在其它实施例中，开口1400的剖面也可以是正方形、椭圆形、长方形或其它不规则形状，端视形成开口1400的方法而定。
具有亚光刻等级宽度1410的开口1400可利用美国专利申请案第11/855979号所揭露的方法、材料、步骤，该申请案的发明名称为”PhaseChange Memory Cell in Via Array with Self-Aligned，Self-Converged BottomElectrode and Method for Manufacturing”，申请日为2007年9月14日，其内容乃并入本文作参考。举例来说，隔离层先形成于介电质270上，而牺牲层再形成于隔离层上。之后，在牺牲层上形成具有大小约略等于屏蔽工艺最小特征尺寸的开口的屏蔽，而该多个开口正好覆盖于开口1400上。之后以屏蔽选择性刻蚀隔离层与牺牲层，以于隔离层与牺牲层内形成通孔，并暴露出介电质270的上表面。于移除屏蔽后，对通孔进行选择性下切刻蚀，而在不影响牺牲层与介电质270的情形下刻蚀隔离层。之后，在通孔内形成注入材料。由于采用了选择性下切刻蚀工艺，通孔内的注入材料将会形成自我对准孔洞。接着，非等向性刻蚀注入材料以暴露出孔洞，并继续刻蚀以使介电质270暴露于孔洞以下的区域，进而在各通孔内形成包括有注入材料的侧壁间隔物。由于侧壁间隔物具有大致由孔洞大小所决定的开口尺寸，因此其可小于光刻工艺的最小特征尺寸。之后，以侧壁间隔物为屏蔽对介电质270进行刻蚀，以形成宽度1410小于最小特征尺寸的开口1400。隔离层与牺牲层可利用如CMP的平面化工艺移除，以产生如图14A、图14B所示的结构。此外，隔离层与牺牲层也可在材料(如电极材料)形成于开口1400后再以平面化工艺移除。
接着在开口1400内形成，以产生如图15A、图15B所示的结构。于本实施例中，下电极250包括氮化钛，且下电极250的形成是先将下电极材料以CVD沉积于图14A、图14B所示的结构上，再进行如CMP的平面化步骤。于其它实施例中，如图14A、图14B或图5A、图5B所示的，可将相变化材料沉积于开口1400内。
之后，存储元件125乃形成于下电极250之上，而上电极280乃形成于之上，以产生如图16A、图16B所示的结构。欲形成存储元件125与上电极280，可将一层存储材料沉积于图15A、图15B所示的结构上，再将一层上电极材料沉积于上，并将一层图案化光刻胶形成于上电极材料层上，再刻蚀存储材料层与上电极材料层。于此种实施例中，存储元件与对应的上电极可形成多层堆栈。
于图14A、图14B某些开口1400注入有存储材料的实施例中，可以不需形成存储材料层。
于本实施例中，存储元件125与上电极280具有大致正方形的剖面。然而，在其它实施例中，存储元件125与上电极280的剖面也可以是圆形、椭圆形、长方形或其它不规则形状，端视形成存储元件125与上电极280的方法而定。
之后，介电质295乃形成于图16A、图16B所示的结构上，并形成暴露上电极280的开口1700与暴露接触窗215的开口1750，以产生如图17A、图17B所示的结构。
接着再将导电接触窗217形成于开口1750内，并将导电接触窗290形成于开口1700内，以产生如图18A、图18B所示的结构。
之后再形成与参考电压耦接的导电材料140及位线120，以产生如图19A、图19B所示的结构。
位线120延伸至包括CMOS装置的周边电路2000，如图20A、图20B所示。
图21～图24为图7A～图7B所示制造字线130a步骤的另一实施例。
如图21A与图21B所示，图6A～图6B中介电沟道230内的部分介电材料乃利用刻蚀方式移除，并暴露出介电沟道230之间的阱的第一掺杂区205的侧壁表面2100。
接着在侧壁表面2100上形成侧壁导体510，以产生如图22A、图22B所示的结构。侧壁导体510包括硅化物，其包含钛、钨、钴、镍、钽，但并不以此为限。于某实施例中，侧壁导体510包括钴的硅化物(CoSi)，且其形成方式是先沉积一层钴，再进行快速热处理工艺(RTP)，以使钴与第一掺杂区205的硅反应，而形成侧壁导体510。应了解的是，其它硅化物也可通过沉积钛、砷、经掺杂的镍或其合金，并透过类似前述的方法形成。
之后乃形成介电材料，以注入介电沟道230，并产生如他23A、图23B所示的结构。
接着，再进行离子注入来注入掺杂物，以形成字线130，并产生如图24A、图24B所示的结构，其中字线130的导电性与第一掺杂区205及第二掺杂区210相异。于本实施例中，字线130包括衬底200的经掺杂的P型材料。
图25是可应用本发明的集成电路2510的简化方块图。集成电路2510内的存储器阵列100的存储单元具有多晶硅射极的双极性结晶体管。具有读取、设置与重设功能的字线译码器2514被耦接至多条字线2516，其间并形成电性连接，且该字线译码器与驱动器2514是沿着存储器阵列100的列排列。位线(行)译码器2518被耦接并电性连接至多条沿着存储器阵列100的行排列的位线2520，以读取、设置或重设阵列100内的相变化存储单元(图未示)。地址是透过总线2522提供至字线译码器与驱动器2514及位线译码器2518。方块2524中的感应放大器与数据输入结构包括读取、设置与擦除模式的电压及/或电流源，是透过数据总线2526耦接至位线译码器2518。数据是由集成电路2510上的输入/输出端或其它内部或外部的数据来源，透过数据输入线2528传送至方块2524的数据输入结构。集成电路2500亦可包括其它电路2530，如一般用途的处理器、特定用途的应用电路或是可提供此阵列100所支持的系统单芯片功能的多个模块的组合。数据是由方块2524中的感应放大器，透过数据输出线2532，传送至集成电路2510上的输入/输出端或其它集成电路2510内或外的数据目的地。
于本实施例中，控制器2534是以偏压调整状态机构来控制偏压调整供应电压、电流源2536，如读取、编程、擦除、擦除验证及编程验证电压及/或电流。此外，控制器2534亦可利用技术领域中已知的特殊目的逻辑电路来实作。于其它实施方式中，控制器2534可包括一般用途的处理器以执行计算机程序来控制元件的操作，而该处理器可以实作于相同的集成电路上。于另外的实施方式中，控制器2534可利用特殊目的逻辑电路与一般用途的处理器的组合来实作。
虽然本发明已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，且其它替换方式及修改样式将为熟习此项技艺的人士所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式系意欲落在本发明于随附权利要求范围及其均等物所界定的范畴之中。

Claims (26)

1.一种存储装置，其特征在于，包括：
一单晶半导体衬底，具有一第一导电性；
多条字线，位于该单晶半导体衬底内，具有一与该第一导电性相异的第二导电性；
多个存储单元，每个存储单元包括双极性结晶体管与存储元件，该双极性结晶体管是以共集极组态方式耦接，且该双极性结晶体管包括：
一射极，包括具有该第一导电性的掺杂多晶硅，该射极与一条对应字线连接以定义出一pn结；
一基极，利用位于该射极下方的该条对应字线一部分所形成；以及
一集极，包括位于该基极下方的该单晶半导体衬底一部分。
2.根据权利要求1所述的存储装置，其特征在于，该单晶半导体衬底包括一第一掺杂区与一位于该第一掺杂区下方的第二掺杂区，该第二掺杂区的掺杂浓度高于该第一掺杂区。
3.根据权利要求1所述的存储装置，其特征在于，更包括导电接触窗，该导电接触窗与该单晶半导体衬底接触，并耦接至一参考电压。
4.根据权利要求1所述的存储装置，其特征在于，更包括具有硅化物的侧壁导体，该侧壁导体位于该多个字线的侧壁表面上。
5.根据权利要求1所述的存储装置，其特征在于，
该单晶半导体衬底包括n型掺杂的半导体材料；
该多个字线包括p型掺杂的半导体材料；且
每个存储单元的射极包括n型掺杂的多晶硅。
6.根据权利要求1所述的存储装置，其特征在于，
该单晶半导体衬底包括p型掺杂的半导体材料；
该多个字线包括n型掺杂的半导体材料；且
每个存储单元的射极包括p型掺杂的多晶硅。
7.根据权利要求1所述的存储装置，其特征在于，该存储单元更包括：
一导电覆盖层，包括硅化物，位于对应的双极性结晶体管上；
一下电极，位于该导电覆盖层与该存储元件之间，该下电极的宽度小于该存储元件的宽度；以及
一上电极，位于该存储元件之上。
8.根据权利要求1所述的存储装置，其特征在于，该存储单元更包括：
一导电覆盖层，包括硅化物，位于对应的双极性结晶体管上；以及
一上电极，透过该存储元件与该导电覆盖层电性耦接。
9.根据权利要求8所述的存储装置，其特征在于，该存储元件包括一存储材料柱，该存储材料柱是由一介电质所环绕，且该存储材料柱的宽度小于该导电覆盖层与该上电极的宽度。
10.根据权利要求8所述的存储装置，其特征在于，该存储元件包括：
一第一部分，位于该导电覆盖层之上，且由一介电质所环绕；
一第二部分，位于该第一部分之上，其中该第一部分的宽度小于该第二部分、该导电覆盖层以及该上电极的宽度。
11.一种制造一存储装置的方法，其特征在于，包括：
形成一具有一第一导电性的单晶半导体衬底；
于该单晶半导体衬底内形成多条字线，该多个字线具有一与该第一导电性相异的第二导电性；
形成多个存储单元，并使各存储单元包括双极性结晶体管与存储元件，该双极性结晶体管是以共集组态方式耦接，且该双极性结晶体管包括：
一射极，包括具有该第一导电性的经掺杂多晶硅，该射极与一条
对应字线接触以定义一pn结；
一基极，利用位于该射极下方的该条对应字线一部分所形成；以及
一集极，包括位于该基极下方的该单晶半导体衬底一部分。
12.根据权利要求11所述的方法，其特征在于，该单晶半导体衬底包括一第一掺杂区与一位于该第一掺杂区下方的第二掺杂区，该第二掺杂区的掺杂浓度高于该第一掺杂区。
13.根据权利要求11所述的方法，其特征在于，更包括形成导电接触窗，该导电接触窗与该单晶半导体衬底接触，并耦接至一参考电压。
14.根据权利要求11所述的方法，其特征在于，更包括形成具有硅化物的侧壁导体，该侧壁导体位于该多个字线的侧壁表面上。
15.根据权利要求11所述的方法，其特征在于，
该单晶半导体衬底包括n型掺杂的半导体材料；
该多个字线包括p型掺杂的半导体材料；且
每个存储单元的射极包括n型掺杂的多晶硅。
16.根据权利要求11所述的方法，其特征在于，
该单晶半导体衬底包括p型掺杂的半导体材料；
该多个字线包括n型掺杂的半导体材料；且
每个存储单元的射极包括p型掺杂的多晶硅。
17.根据权利要求11所述的方法，其特征在于，该形成多个存储单元的步骤更包括：
形成一导电覆盖层，包括硅化物，该导电覆盖层位于对应的双极性结晶体管上；
形成一下电极，该下电极位于该导电覆盖层与该存储元件之间，且该下电极的宽度小于该存储元件的宽度；以及
形成一上电极，该上电极位于该存储元件上。
18.根据权利要求11所述的方法，其特征在于，该形成多个存储单元的步骤更包括：
形成一导电覆盖层，包括硅化物，该导电覆盖层位于对应的双极性结晶体管上；以及
形成一上电极，该上电极透过该存储元件与该导电覆盖层电性耦接。
19.根据权利要求18所述的方法，其特征在于，该存储元件包括一存储材料柱，该存储材料柱是由一介电质所环绕，且该存储材料柱的宽度小于该导电覆盖层与该上电极的宽度。
20.根据权利要求18所述的方法，其特征在于，该存储元件包括：
一第一部分，位于该导电覆盖层上，且由一介电质所环绕；
一第二部分，位于该第一部分上，其中该第一部分的宽度小于该第二部分、该导电覆盖层以及该上电极的宽度。
21.一种制造一存储装置的方法，其特征在于，包括：
形成一具有一第一导电性的单晶半导体衬底；
于该单晶半导体衬底内形成多个介电沟道；
于该单晶半导体衬底内形成多条字线，该多个字线具有一与该第一导电性相异的第二导电性，且相邻的字线是由该介电沟道所分隔；
形成多个经掺杂的多晶硅栓塞，其具有该第一导电性，且与该多个字线接触；
形成多个存储元件，其电性耦接至该经掺杂的多晶硅栓塞；
于该存储元件上形成上电极；
于上电极之上形成多条位线，该多个位线耦接至该上电极。
22.根据权利要求21所述的方法，其特征在于，该形成单晶半导体衬底与该形成多条字线的步骤包括：
形成该单晶半导体衬底；
于该单晶半导体衬底内形成该介电沟道；
由该介电沟道移除一部分材料，以暴露该单晶半导体衬底的侧壁表面；
于该单晶半导体衬底的侧壁表面上形成侧壁导体，该侧壁导体包括硅化物；
以介电材料注入该介电沟道；以及
注入杂质于该介电沟道之间的该单晶半导体衬底内，以形成该多个字线。
23.根据权利要求21所述的方法，其特征在于，该形成多个经掺杂的多晶硅栓塞的步骤包括：
于该单晶半导体衬底上形成介电质，并形成多个贯穿该介电质的开口以暴露该多个字线；以及
于该开口内形成经掺杂的多晶硅栓塞。
24.根据权利要求21所述的方法，其特征在于，该形成多个存储元件以及该形成上电极的步骤包括：
于该经掺杂的多晶硅栓塞之上形成导电覆盖层，该导电覆盖层包括硅化物；
于该导电覆盖层之上形成下电极，该下电极的宽度小于该导电覆盖层的宽度；
于该下电极之上形成一层存储材料，并于该层存储材料之上形成一层上电极材料；以及
图案化该层存储材料与该层上电极材料。
25.根据权利要求24所述的方法，其特征在于，该于该导电覆盖层之上形成下电极的步骤包括：
于该导电覆盖层之上形成一介电层；
形成贯穿该介电层的开口以暴露该导电覆盖层之上表面；以及
于该开口内形成该下电极。
26.根据权利要求21所述的方法，其特征在于，该形成多个存储元件与该形成上电极的步骤包括：
于该经掺杂的多晶硅栓塞之上形成导电覆盖层，该导电覆盖层包括硅化物；
形成与该导电覆盖层接触之该存储元件；以及
于该存储元件之上形成该上电极。
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