CN101236985B - 一种具有共平面电极表面的存储单元装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有共平面电极表面的存储单元装置及其制造方法。该装置包含多个第一电极，而每一第一电极具有与该位线的该顶表面共平面的顶表面，该第一电极延伸穿过在该位线内对应的过孔。绝缘构件在每一过孔之内，以及其为具有厚度的环形，而该绝缘构件介于该对应的第一电极与作为第二电极的该位线的部位之间。一层存储材料延伸穿过该绝缘构件以接触该位线及该第一电极的该顶表面。

Description

一种具有共平面电极表面的存储单元装置及其制造方法
相关申请的交叉引用
本案有关于主张美国临时专利申请案的优先权，其申请号为第60/887,959号，申请日期为2007年2月2日，发明名称为“MEMORYCELL DEVICE WITH COPLANAR ELECTRODE SURFACE ANDMETHOD”。
联合研究合约的当事人
纽约国际商业机械公司、台湾旺宏国际股份有限公司及德国英飞凌技术公司(Infineon Technologies A.G.)为联合研究合约的当事人。
技术领域
本发明涉及使用存储材料的高密度存储装置，例如相变化存储器(PCM)装置，本发明还涉及制造此等装置的方法。通过施加电能，该存储材料可在不同的电性状态之间切换。该存储材料可为相变化存储材料，包括硫属化物与其他材料等。
背景技术
相变化存储材料广泛地用于读写光碟中。这些材料包括有至少两种固态相，包括如一大部分为非晶态的固态相，以及一大体上为结晶态的固态相。激光脉冲用于读写光碟片中，以在二种相中切换，并读取该种材料在相变化之后的光学性质。
如硫属化物及类似材料的此等相变化存储材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相变化。一般而言，非晶态的特征是其电阻高于结晶态，该电阻值可轻易测量得到而用以作为指示。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等兴趣，该电路可用于随机存取读写。
从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下称为重置(reset))一般为高电流步骤，其包括短暂的高电流密度脉冲以融化或破坏结晶结构，其后该相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。理想状态下，致使相变化材料从结晶态转变至非晶态的重置电流幅度应越低越好。欲降低重置所需的重置电流幅度，可通过减少在存储器中的相变化材料元件的尺寸、以及减少电极与该相变化材料的接触面积而达成，因此可针对该相变化材料元件施加较小的绝对电流值而达成较高的电流密度。
该领域发展的一种方法致力于在集成电路结构上形成微小孔洞，并使用微量可编程的电阻材料填充这些微小孔洞。致力于此等微小孔洞的专利包括：在1997年11月11日公告的美国专利第5,687,112号“Multibit Single Cell Memory Element Having Tapered Contact”、发明人为Ovshinky；在1998年8月4日公告的美国专利第5,789,277号“Method of Making Chalogenide[sic] Memory Device”、发明人为Zahorik等；在2000年11月21日公告的美国专利第6,150,253号“Controllable Ovonic Phase-Change Semiconductor Memory Device andMethods of Fabricating the Same”、发明人为Doan等。
在相变化存储器中，通过施加电流而致使相变化材料在非晶态与结晶态之间切换而储存数据。电流会加热该材料并致使在各状态之间转换。从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下指称为重置(reset))一般为高电流步骤。优选的是将用以导致相变化材料进行转换(从结晶态转换至非晶态)的重置电流幅度最小化。重置所需要的重置电流幅度可以通过将存储单元中的主动相变化材料元件的尺寸减少而降低。相变化存储装置的问题之一在于，重置操作所需要的电流幅度，会随着相变化材料中需要进行相变化的体积大小而改变。因此，使用标准集成电路工艺所制造的单元，将会受到工艺设备的最小特征尺寸所限制。因此，必须研发可提供亚光刻尺寸的技术以制造存储单元，在大尺寸高密度存储装置中，通常缺少均一性与可靠性。
一种用以在相变化单元中控制主动区域尺寸的方式，其是设计非常小的电极以将电流传送至一相变化材料体中。该微小电极结构将在相变化材料的类似蕈状小区域中诱发相变化，亦即接触部位。请参照2002/8/22发证给Wicker的美国专利6,429,064号“Reduced ContactAreas of Sidewall Conductor”、2002/10/8发证给Gilgen的美国专利6,462,353“Method for Fabricating a Small Area of Contact BetweenElectrodes”、2002/12/31发证给Lowrey的美国专利6,501,111号“Three-Dimensional(3D)Programmable Device”、以及2003/7/1发证给Harshfield的美国专利6,563,156号“Memory Elements and Methodsfor Making same”。
因此，需要一种存储单元的制造方法与结构，使存储单元的结构可具有微小的可编程电阻材料主动区域，使用可靠且可重复的工艺技术制造。
发明内容
本发明公开了一种包含具有顶表面及多个过孔的位线的存储装置。该装置包含多个第一电极，而每一第一电极具有与该位线的该顶表面共平面的顶表面，该第一电极延伸穿过在该位线内对应的过孔。绝缘构件在每一过孔之内，以及其为具有厚度的环形，而该绝缘构件介于该对应的第一电极与作为第二电极的该位线的部位之间。一层存储材料延伸穿过该绝缘构件以接触该位线及该第一电极的该顶表面。
一种用来制造存储装置的方法，而该方法包含提供多个存储单元的存取电路，而该存取电路具有导电接点阵列的顶表面。在该存取电路的该顶表面上形成多个第一电极，其中在该多个第一电极的该第一电极连接对应的导电接点。在该第一电极及该存取电路的顶表面上，形成顺形介电材料层。在该介电材料层上形成导电材料层。平坦化该介电材料层及该导电材料层以露出该第一电极的顶表面，而该第一电极的该顶表面与该导电材料层的顶表面共平面，因此在该导电层内形成多个过孔及由该介电材料层形成多个绝缘构件，其中该第一电极延伸穿过该导电材料层内对应的过孔，以及在对应过孔内该绝缘构件为具有厚度的环形，而该绝缘构件介于该对应的第一电极及该导电材料层之间。在该导电材料层的该顶表面、绝缘构件、及该第一电极的该顶表面上形成存储材料层。图案化该导电材料层及该存储材料层以形成包含导电材料及多个存储材料条的多个位线，而每一存储材料条覆盖在对应的位线之上。
本发明公开了一种用来制造存储装置的方法，包含提供多个存储单元的存取电路，而该存取电路具有导电接点阵列的顶表面。形成第一介电材料层在该存取电路的该顶表面。形成导电材料层在该第一介电材料层上。形成多个过孔在该导电材料层及该第一介电材料层内，因此露出该导电接点的顶表面。形成第二介电材料层在该导电材料层上及在该多个过孔之内，该第二介电材料层定义在该过孔内的第一开口。非等向蚀刻该第二介电材料层以形成多个绝缘构件，该绝缘构件在对应的过孔内及定义延伸至对应的导电接点的顶表面的第二开口。形成第一电极在该第二开口之内，而该第一电极具有与该导电材料层的顶表面共平面的个别顶表面。形成存储材料层在该导电材料层的该顶表面、绝缘构件、及该第一电极的该顶表面上；以及图案化该导电材料层及该存储材料层以形成包含导电材料及多个存储材料条的多个位线，而每一存储材料条覆盖在对应的位线之上。
本发明公开了一种在存储元件中可以制造的非常小的主动区域，因此降低了引起相变化所需要电流。该存储元件存储材料的该厚度可以使用在该第一电极及第二电极的顶表面上的存储材料的薄膜沉积技术。更者，该第一电极具有宽度(在一些实施例中是一直径)，该宽度优选低于用来形成该存储单元的工艺(通常为光刻工艺)上的最小特征尺寸。该较小的第一电极集中电流密度在该存储材料层的该部位邻近于该第一电极，因此降低该所需电流的大小来引起相变化并使得该主动区域具有“蕈状”外型。此外，绝缘构件提供与该主动区域的热隔绝，如此亦可降低引起相变化时所需要的电流。
通过下面对附图、实施方式及权利要求的说明，可以充分理解本发明的所有特征、目的及优点等。
附图说明
图1示出了具有共平面顶表面的第一电极及第二电极的存储单元的剖面图；
图2至图3是图1所示存储单元的顶视图；
图4至图10示出了本发明所公开的制造存储单元的制造流程图；
图11是示出了集成电路简明方块图，而该集成电路包含具有共平面顶表面的第一电极及第二电极的存储单元的存储阵列；
图12是示出了本发明所公开的具有存储单元的存储阵列的一部位的概要图；以及
图13至图18示出了本发明图4至图7所公开的制造存储单元的替代制造流程图。
具体实施方式
后续的发明说明将参照特定结构实施例与方法。可以理解的是，本发明的保护范围并非限制于特定所公开的实施例，且本发明可利用其他特征、元件、方法与实施例进行实施。对优选实施例进行描述以了解本发明，而非用以限制本发明的保护范围，本发明的保护范围由权利要求限定。本领域技术人员可以根据后续的叙述而了解本发明的均等变化。在各实施例中的类似元件将以类似附图标记表示。
图1示出了具有第一电极110及作为第二电极用的位线120的存储单元剖面图，该第一电极110及该位线120分别具有共平面的顶表面112及122。图2及图3是图1的存储单元100分别沿着附图标记2至附图标记2，及附图标记3至附图标记3的顶视图。
参照图1至图3。介电绝缘构件130位于该位线120中一过孔之内，并且为具有厚度132的环形，该绝缘构件130介于该第一电极110的外表面114及该位线120中一过孔内的内表面134之间。存储材料层140延伸穿过该介电绝缘构件130以接触该第一电极110及该位线120的该顶表面112及122。该存储材料层140包含选自于以下群组中的一个或多个的结合：锗、锑、碲、硒、铟、镓、铋、锡、铜、钯、铅、硫、硅、氧、磷、砷、氮及金。
该第一电极110延伸穿过在该位线中的该过孔至导电栓塞150以耦接该存储材料层140。该第一电极可包含例如氮化钛或氮化钽。氮化钛为优选的，因为其与存储材料层140的GST有良好的接触(如上所述)，其为半导体工艺中常用的材料，且在GST转换的高温(典型地介于600至700℃)下可提供良好的扩散障碍。替代地，该第一电极110可为氮化铝钛或氮化铝钽或更包含例如，一个以上选自下列群组中的元素：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、氧和钌及其组合。
该导电栓塞150延伸穿过层间介电质160至下方的存取电路(未示)，该导电栓塞优选地包含顽固金属，例如钨。其他亦可使用的金属包含钛、钼、铝、钽、铜、铂、铱、镧、镍和钌。也可使用其他栓塞结构和材料。
该层间介电质160包含该绝缘构件130包括选自下列群组中的一个以上元素：硅、钛、铝、钽、氮、氧、与碳。而优选地该绝缘构件130具有低导热性，小于0.014J/cm*K*sec。在其他优选实施例中，该绝缘构件130的导热性低于该存储材料层140的非晶态的导热性，或者对于包含有GST的相变化材料而言、低于约0.003J/cm*K*sec。代表性的绝热材料包括由硅、碳、氧、氟、与氢所组成的复合材料。可使用在绝缘构件130的热绝缘材料的范例，包括二氧化硅、SiCOH、聚亚酰胺、聚酰胺、以及氟碳聚合物。
举例来说，该位线120可包含上述所讨论该第一电极110可参考使用的任何材料。
在操作上，在该栓塞150和该位线120的电压可引导电流由该栓塞150流至该位线120或反之亦然，而穿过该第一电极110及该位线120。
该主动区域142是该存储材料层140中存储材料所引起在至少两种固相状态转变的该区域。该主动区域142可在示出的结构中制造的非常地小，因此来降低引起相变化所需电流大小。欲达成该存储材料层140的该厚度144可以在该第一电极110及该位线120的该顶表面112、122之上，使用存储材料的薄膜沉积技术。在一些实施例中，该厚度144小于或等于约100nm，例如约在1nm至100nm之间。更者，该第一电极110具有宽度116(在所示实施例中是一直径)，该宽度优选低于用来形成该存储单元100的工艺(通常为光刻工艺)上的最小特征尺寸。该较小的第一电极110集中电流密度在该存储材料层140的该部位邻近于该第一电极110，因此降低该所需电流的大小来引起相变化并使得该主动区域具有如图1所示的“蕈状”外型。该第一电极110的宽度116可低于65nm，例如约在10nm至50nm之间。此外，介电质160包含该绝缘构件130提供与该主动区域142的热隔绝，如此亦可降低引起相变化时所需要的电流大小。
该共平面的顶表面112、122将造成电流路径由该第一电极110横向转向至该第二位线120，因此集中该电流密度在邻接于该第一电极110的该存储材料层140的该部位，并降低在该主动区域142中引起相变化所需电流的大小。
该存储单元100的实施例，包括存储材料层140的相变化存储材料，包括硫属化物材料与其他材料。硫属化物包括下列四元素中的任一种：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VIA族的部分。硫属化物包括将硫属元素与更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其他物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第IVA族的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述在技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。该成分可以由下列特征式表示：TeaGebSb100-(a+b)，其中a与b代表了所组成元素的原子总数为100％时，各原子的百分比。一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最优介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般低于50％。最优地，锗的浓度范围介于8％至40％。在该成分中所剩下的主要成分则为锑。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，“Potential of Ge-Sb-Te Phase-changeOptical Disks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变化合金其包括有可编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky‘112专利中栏11-13所述，其范例在此列入参考。
在一些实施例中，硫属化物及其他相变化材料掺杂杂质来修饰导电性、转换温度、熔点及使用在掺杂硫属化物存储元件的其他特性。使用在掺杂硫属化物代表性的杂质包含氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛、氧化钛。可参见美国专利第6,800,504号专利及美国专利申请号第2005/0029502号专利。
相变化材料可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键结，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可以利用实验方法决定特别适用于特定相变化材料及装置结构。
代表的硫属化物材料可整理如下：GexSbyTez，其中x∶y∶z＝2∶2∶5。其他成分为x：0～5；y：0～5；z：0～10。以氮、硅、钛或其他元素掺杂的GeSbTe亦可被使用。可以利用PVD溅镀或磁控(Magnetron)溅镀方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。该沉积步骤一般在室温下进行。长宽比为1～5的准直器(collimater)可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。有时需要在真空中或氮气环境中进行沉积后退火处理，以改良硫属化物材料的结晶态。该退火处理的温度典型地介于100℃至400℃，而退火时间则少于30分钟。
图4至图10示出了用来制造本发明所述的存储单元的制造程序。
图4示出了制造流程中形成存储单元结构第一步骤的剖视图，该结构包含第一电极110阵列，其连接在具有顶表面460的存储单元存取层400中的对应栓塞150。可以使用现有技术中所熟知的标准工艺来形成该存储存取层400，并且包含字线440，其以平行的方向延伸于图4所示的横截面。该字线440覆盖基板410并形成该存取晶体管的栅极。该存储存取层400也包含通用源极线450，其连接掺杂区域430作为该存取晶体管的该源极区域之用。在其他实施例中，可借助于在该基板410中一掺杂区域来实施该共同源极线450。该栓塞150连接在该基板410中对应的掺杂区域420来作为该存取晶体管的漏极区域。
该第一电极110具有外表面114及直径116，而其优选小于用来制造该存储存取层400的工艺的最小特征尺寸，而该工艺通常为光刻工艺。
举例来说，使用2007年6月18日申请，以“Method forManufacturing a Phase Change Memory Device with Pillar BottomElectrode”为题的美国专利申请号第11/764,678号专利所公开的方法、材料和工艺，可以形成具有亚光刻直径116的该第一电极110，而该篇专利在此引用为参考文献。举例来说，在该存储存取层400的该顶表面460之上可以形成电极材料层，接着使用标准光刻技术来图案化在该电极层上的光刻胶层，以形成覆盖于该第一电极110位置上的光刻胶幕罩。接着使用例如氧电浆来剪裁该光刻胶幕罩以形成具有亚光刻尺寸且覆盖在该底电极110位置上的幕罩结构。接着，使用该剪裁的光刻胶幕罩来蚀刻该电极材料层，因此形成具有亚光刻尺寸116的该第一电极110。
接着，在图4所示的结构上形成顺形介电材料层500，如图5所示的结构。该顺形介电材料层500可通过介电材料的化学气相沉积CVD来形成，举例来说，该顺形介电材料层500包含在图1至图3中该绝缘构件130所有在上述所讨论中可使用的材料。
接着，在图5所示的结构上形成导电材料层600，如图6所示的结构。举例来说，该导电材料层600包含在图1至图3中该位线120所有在上述所讨论中可使用的材料。    
接着平坦化该介电材料层500及该导电材料层600以露出该第一电极110的顶表面112，如图7所示的具有该导电材料层600的顶表面700与该第一电极110的该顶表面112共平面的结构。如在图中可见，在该导电材料层600之内形成具有内表面610的过孔，以及由该介电材料层500形成该绝缘构件130。该第一电极110延伸穿过在该导电材料层600内对应的过孔，以及在该过孔内该绝缘构件130具有厚度132的环形，而该绝缘构件130介于该对应的第一电极110及该导电材料层600之间。
接着，在图7所示的结构上形成存储材料层800，如图8所示的结构。
接着图案化该导电材料层600及该存储材料层800以形成被浅沟槽900及存储材料条920所分隔的位线910，如分别由图9A及图9B所示的剖视图及顶视图的结构。每一存储材料条920覆盖对应的位线910。
借助于形成在该存储材料层800上的保护介电层(未示)、图案化在该保护介电层上的光刻胶层可以形成该位线910及该存储材料条920，使用该图案化的光刻胶作为蚀刻幕罩来蚀刻该保护介电层、该存储材料层800及该导电材料层600，接着移除该光刻胶层。该存储材料条920隔开该第一电极且隔开该主动区域以移除存储材料。这样会使得该存储单元一小块的主动区域不至于被蚀刻工艺所损坏。
接着，利用现有技术所公知的后段工艺来形成图9A及图9B所示的结构，如图10所示的具有介电层1000及导线1010的结构。
如图11所示，示出了本发明所述具有共平面顶表面的第一电极及第二电极的相变化存储单元阵列的集成电路10的简化方块图。字线解码器14电性连接至多个字线16。位线或行解码器18电性连接至多个位线20，以在阵列中的相变化存储单元读取数据，以及读取数据至阵列12中的相变化存储单元。位址经由总线22而提供至字线解码器14与位线解码器18。在方块中的感应放大器与数据输入结构24，经由数据总线26而耦接至位线解码器18。数据来自集成电路10的输入/输出端口、或集成电路内部与外部的其他数据来源，而经由数据输入线28以将数据传输至方块24中的数据输入结构。其他电路30包括在该集成电路10中，例如通用处理器或专用电路、或可提供单芯片系统功能的模块组合其由系统在单芯片的存储阵列12所支援。数据从方块24中的感应放大器、经由数据输出线32、而传输至集成电路10的输入/输出端口或其他位于集成电路10内部或外部的数据目的地。
在本实施例中所使用的控制器34，使用了偏压调整状态机构，并控制了偏压调整供应电压36的应用，例如读取、编程、抹除、抹除确认与编程确认电压。控制器34可利用特殊目的逻辑电路而应用，如本领域技术人员所知的。在替代实施例中，控制器34包括通用处理器，其可使用于同一集成电路，以执行计算机程序而控制装置的操作。在又一实施例中，控制器34由特殊目的逻辑电路与通用处理器组合而成。
如图12所示，在该型存储单元阵列12中，每个存储单元1530、1532、1534、1536包括了一个存取晶体管(或其他存取装置，例如二极管)，其中四个存取晶体管在图上是以附图标记38、40、42、44表示，以及相变化元件，以附图标记46、48、50、52表示。每个存取晶体管38、40、42、44的源极共同连接至源极线54，而其终结于源极线终端55。在另一实施例中，这些选择元件的源极线并未电连接，而是可独立控制的。多个字线包含字线56、58，其沿着第一方向平行地延伸。字线56、58与字线解码器14电性连接。存取晶体管38、42的栅极连接至共同字线，例如字线56，而存取晶体管40、44的栅极共同连接至字线58。多个位线包含位线60、62，其沿着第二方向平行地延伸，并与该相变化元件的一端连接，例如该相变化元件46、48与该位线60连接。特别是相变化元件46连接介于该存取晶体管38的漏极及该位线60之间。类似地，相变化元件50连接介于该存取晶体管42的漏极及该位线62之间，相变化元件52连接介于该存取晶体管44的漏极及该位线62之间。需要注意的是，在图中为了方便起见，仅示出了四个存储单元，在实际中，该阵列12包含数千至数百万的此等存储单元。同时亦可使用其他阵列结构，例如该相变化存储元件连接至存取晶体管的该源极。
图13至图18是示出在图4至图7用来形成该第一电极及该绝缘构件制造流程的替代步骤。
图13示出了形成一结构的该制造流程第一步骤的剖面图，该结构包含形成介电层1300在该存储存取层400的该顶表面460上，以及形成导电材料层1310在该介电层1300上。
接着，穿过该介电层1300及该导电材料层1310形成该过孔1400以露出该存储存取层400的该导电栓塞150。举例来说，可以通过图案化在该导电材料层1310的光刻胶层以及具有覆盖在该过孔1400的该位置上的开口来形成该过孔1400，以及接着使用该图案化的光刻胶层作为蚀刻幕罩来进行蚀刻。
接着在图14所示的该结构上形成顺形介电材料层1500，如图15所示的结构。该介电材料层1500定义在该过孔1400内的开口1500，并可包含，例如所有在上述所讨论中所有图1至图3的该绝缘构件130可使用的材料。
接着，实施非等向蚀刻在图15的该介电材料层1500上以露出该导电材料层1310的该栓塞150，因此形成该绝缘构件130定义开口1600，如图16所示的结构。
接着，在图16所示的该结构上及开口1600内形成导电材料层1700，如图17所示的结构。该导电材料层1700可包含例如所有在上述所讨论中所有图1至图3的该第一电极110可使用的材料。
接着，在图17所示的结构上实施平坦化工艺，例如化学机械研磨法CMP，因此形成第一电极110。
在另一替代实施例中，形成介电层在该存取电路400的该顶表面460上，接着依序形成导电材料层及牺牲层。接着，在该牺牲层之上，形成具有接近或等于用来制造幕罩工艺的该最小特征尺寸的幕罩，该开口覆盖该导电栓塞150。接着，使用该幕罩选择地蚀刻该导电材料层及该牺牲层，因此在该导电材料层及该牺牲层中形成过孔并露出该介电层的顶表面。在移除该幕罩后，在该过孔上实施选择的下切蚀刻(undercutting etch)，使得该导电材料层被蚀刻，并留下该牺牲层及该介电层。接着，在该过孔内形成填充材料，而其使用该选择的下切蚀刻工艺产生自动对准空孔，并在每一过孔内形成该填充材料。接着，实施非等向蚀刻工艺在该填充材料上以打开该空孔，因此在每一过孔内形成包含填充材料的侧壁子。该侧壁子具有一开口尺寸，而该开口尺寸实质上由该空孔的尺寸决定，因此可以比光刻工艺的该最小特征尺寸还来的小。接着，使用该侧壁子作为蚀刻幕罩来蚀刻该介电层，因此在该介电层内形成具有直径小于该最小特征尺寸的开口。接着在该介电层及侧壁子的开口内形成第一电极材料层。接着，使用诸如化学机械研磨CMP的平坦化工艺，然后移除该牺牲层及形成该第一电极。在该平坦化工艺后形成存储材料层，接着图案化该导电材料层及该存储材料层以形成位线及覆盖在该位线上的存储材料条。
虽然已经参照优选实施例描述了本发明，但是本领域技术人员应该理解，本发明的创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，并且其他替换方式及修改样式将为本领域技术人员所思及。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式都将落在本发明在所附权利要求及其等价物所界定的保护范围之中。
任何在前文中提及的专利申请案以及印刷文本，均列为本案的参考。

Claims (15)

1.一种存储装置，包含：
具有顶表面及多个过孔的位线；
具有个别的顶表面的多个第一电极，而该个别的顶表面与该位线的该顶表面共平面，而该第一电极延伸穿过在该位线中对应的过孔；
多个绝缘构件，而该些绝缘构件位于对应的过孔内并为具有厚度的环形，而该绝缘构件介于该对应的第一电极与作为第二电极的该位线的部位之间；以及
存储材料层延伸穿过该绝缘构件以接触该位线及该第一电极的该些顶表面。
2.如权利要求1所述的存储装置，更包含：
在该位线下方的多个存储单元的存取电路，该存取电路包含导电接点阵列，其中在该多个第一电极中的该第一电极与在该导电接点阵列中对应的导电接点电性耦接。
3.如权利要求1所述的存储装置，其中每一该第一电极具有小于用来形成该存储装置的光刻工艺的最小特征尺寸的宽度。
4.如权利要求1所述的存储装置，其中该存储材料包含选自于以下群组中的一个或多个的结合：锗、锑、碲、硒、铟、镓、铋、锡、铜、钯、铅、硫、硅、氧、磷、砷、氮及金。
5.如权利要求1所述的存储装置，其中每一该第一电极及该位线包含选自以下群组中的元素：钛、钨、钼、铝、铜、铂、铱、镧、镍、氮、氧和钌及其结合。    
6.如权利要求1所述的存储装置，其中每一该第一电极及该位线包含钛及氮。
7.如权利要求1所述的存储装置，其中该存储材料层具有介于约1nm至100nm的厚度。
8.一种用来制造存储装置的方法，而该方法包含：
形成具有顶表面及多个过孔的位线；
形成具有个别的顶表面的多个第一电极，而该个别的顶表面与该位线的该顶表面共平面，而该第一电极延伸穿过在该位线中所对应的过孔；
形成多个绝缘构件，而该绝缘构件位于对应的过孔内，并为具有厚度的环形，而该绝缘构件介于该对应的第一电极与作为第二电极的该位线的部位之间；以及
形成一层存储材料延伸穿过该绝缘构件以接触该位线及该第一电极的该顶表面。
9.如权利要求8所述的方法，更包含：
在该位线下方，形成多个存储单元的存取电路，该存取电路包含导电接点阵列，其中在该多个第一电极的该第一电极与在该导电接点阵列中对应的导电接点电性耦接。
10.如权利要求8所述的方法，其中每一该第一电极具有小于用来形成该存储装置的光刻工艺的最小特征尺寸的宽度。
11.如权利要求8所述的方法，其中该存储材料包含选自于以下群组中的一个或多个的结合：锗、锑、碲、硒、铟、镓、铋、锡、铜、钯、铅、硫、硅、氧、磷、砷、氮及金。
12.如权利要求8所述的方法，其中每一该第一电极及该位线包含选自以下群组中的元素：钛、钨、钼、铝、铜、铂、铱、镧、镍、氮、氧和钌及其结合。
13.如权利要求8所述的方法，其中该存储材料层具有介于约1nm至100nm的厚度。
14.一种用来制造存储装置的方法，而该方法包含：
提供多个存储单元的存取电路，而该存取电路具有导电接点阵列的顶表面；
形成多个第一电极在该存取电路的该顶表面上，其中在该多个第一电极中的该第一电极连接对应的导电接点；
形成顺形介电材料层在该第一电极及该存取电路的顶表面上；
形成导电材料层在该顺形介电材料层上；
平坦化该介电材料层及该导电材料层以露出该第一电极的顶表面，而该第一电极的该顶表面与该导电材料层的顶表面共平面，因此在该导电材料层内形成多个过孔及由该介电材料层形成多个绝缘构件，其中该第一电极延伸穿过该导电材料层内对应的过孔，以及位于对应过孔内的该绝缘构件为具有厚度的环形，而该绝缘构件介于该对应的第一电极及该导电材料层之间；以及
形成存储材料层在该导电材料层的该顶表面、绝缘构件、及该第一电极的该顶表面上；以及
图案化该导电材料层及该存储材料层以形成包含导电材料及多个存储材料条的多个位线，而每一存储材料条覆盖在对应的位线之上。
15.一种用来制造存储装置的方法，而该方法包含：
提供多个存储单元的存取电路，而该存取电路具有导电接点阵列的顶表面；
形成第一介电材料层在该存取电路的该顶表面；
形成导电材料层在该第一介电材料层上；
形成多个过孔在该导电材料层及该第一介电材料层内，因此露出该导电接点的顶表面；
形成第二介电材料层在该导电材料层上及在该多个过孔之内，该第二介电材料层定义在该过孔内的第一开口；
非等向蚀刻该第二介电材料层以形成多个绝缘构件，该绝缘构件在对应的过孔内及定义延伸至对应的导电接点的顶表面的第二开口；
形成第一电极在该第二开口之内，而该第一电极具有与该导电材料层的顶表面共平面的个别顶表面；
形成存储材料层在该导电材料层的该顶表面、绝缘构件、及该第一电极的该顶表面上；以及
图案化该导电材料层及该存储材料层以形成包含导电材料及多个存储材料条的多个位线，而每一存储材料条覆盖在对应的位线之上。
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