CN101924062B - 一种存储器装置及用于制造一集成电路装置的方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及用于制造一集成电路装置的方法。该方法包含：形成包含硅的一半导体主体，并在此半导体主体内形成多个沟道以定义半导体线，其具有硅且位于相邻沟道之间，且此半导体线具有侧壁。接着一硅化物先驱物被沉积于此沟道内至接触此半导体线的此侧壁，且一部份的此硅化物先驱物被移除以暴露出此侧壁的上半部并沿着此侧壁留下残留的硅化物先驱物长带。然后，硅化物先驱物的此长带与此半导体线的硅之间的反应被引发，并形成硅化物导体。

Description

一种存储器装置及用于制造一集成电路装置的方法
技术领域
本发明系揭露一种高密度集成电路装置，其包含埋藏的硅化物导体，尤其是一种存储器装置及用于制造一集成电路装置的方法。
背景技术
对于如何连接集成电路上的各部份，一种常使用的技术为利用埋藏扩散线，其包含被注入相对高浓度掺杂物的线，故这些线可作为衬底内的电性导体。
因为它们具有相对高的电阻，使用埋藏扩散线将会造成负载效应的问题。操作上，注入的掺杂物和金属相比具有相对高的电阻，会造成功率消秏的增加以及此装置操作速度的降低。故而，有各种不同的技术被提出用于降低这些埋藏扩散线的负载效应。
其中一种技术是利用增加掺杂浓度来降低这些线的电阻。然而，增加掺杂的浓度亦会增加扩散至衬底的掺杂物，造成注入过程更加难以控制。这将使得线无法形成所要的布局，并且会限制线与线的间距。
另一种降低此负载效应的技术是提供平行于此埋藏扩散线的低电阻金属线。通常此金属线是在一层覆盖于此埋藏扩散线上的介电层上形成。序列的金属接点为间或地沿着一埋藏扩散线，延伸过此介电层，而和一相对应的金属线建立接点。虽然平行的金属线有助于降低埋藏扩散线的负载效应，金属线及其接点却会限制装置的密度并增加设计及制造的复杂度。
硅化物亦通常用于集成电路的制造，以增加掺杂线或成份的导电率。一种常用的材料被称作准硅化物(salicide)，为硅化物的英文”silicide”的变形，改变其前两个字母为”sa”，以寓指用于在芯片上形成此材料的自我校准技术。用于形成硅化物的自我校准工艺包含沉积一层硅化物先驱物于衬底上，此衬底包含硅的暴露区域，并对此硅化物先驱物进行退火以在此暴露区域形成一硅化物。接着衬底上剩余的硅化物先驱物将被移除，留下自我对准的硅化物元件。通常硅化物先驱物包含金属或合金，例如钴、钛、镍、钼、钨、钽或铂。又，硅化物先驱物可能包含金属氮化物或其它的金属化合物。硅化物在集成电路制作上代表性的应用可见于美国专利第7365385、7129538、7081377、6891235、6815298、6737675、6653733、6649976及6011272号，及美国专利公开号2001/0055838及2006//0017088号文件。亦可见于美国专利申请号12/349903、12/349874号文件，其中此二申请案均为本申请案的申请人所有。
对于制造高密度的存储器而言，集成电路上每单位面积的信息量是一个决定性的因素。因此，有许多技术已被提出来用于叠层反扩散存储器(anti-fuse memory)的多个阵列。例如，Cleeves的美国专利第7081377号，其标题为”Three-Dimensional Memory”，或是Johnson等人于2003年11月在IEEE J of Solid-State Circuits期刊第38章第11篇所发表的”512-MbPROM with a Three-Dimensional Array of Diode/Anti-fuse Memory Cells”。
在Cleeves及Johnson等人所提出的设计中，一个p型高掺杂的多晶硅阳极及一个n多晶硅阴极是由反扩散材料分隔以提供一个一次可编程(OTP)存储器。此OTP存储器的编程是利用施加一个电压在此反扩散材料上，且此电压足够引起此反扩散材料击穿，以造成此材料的电阻永久性的改变。
由于所储存的信息可被多次地写入及擦除，电性可擦除及可再编程的非易失性存储器相对于OTP存储器而言可提供更高的弹性。
因此，最好是能够提供制造装置的方法，其可以解决掺杂的半导体线所衍生负载效应的问题。另外，使用这些方法亦可能可以轻易地提供高密度叠层的电性可擦除及可再编程存储器结构。
发明内容
有鉴于此，本发明的主要目的在于提供一种用于制造一集成电路装置的方法，其包含：形成包含硅的一半导体主体，并在此半导体主体内形成多个沟道以定义半导体线，其具有硅且位于相邻沟道之间，且此半导体线具有侧壁。接着一硅化物先驱物被沉积于此沟道内至接触此半导体线的此侧壁，且一部份的此硅化物先驱物被移除以暴露出此侧壁的上半部并沿着此侧壁留下残留的硅化物先驱物长带。然后，硅化物先驱物的此长带与此半导体线的硅之间的反应被引发，并形成硅化物导体。
此硅化物导体和此半导体线的硅材料相比具有较高的导电率。此硅化物线的高导电率可以降低此半导体线的硅材料的负载效应。
在某些实施例中，硅化物导体的形成是消秏此半导体线的硅直到此硅化物导体延伸至此多个沟道的相邻沟道之间为止。或是，硅化物导体的形成是沿着相对应的半导体线的第一侧壁形成第一硅化物导体，并沿着此相对应半导体线的第二侧壁形成第二硅化物导体。此第一及第二硅化物导体是由此相对应的半导体线所残留的硅分隔。
利用一种不在此硅层上表面之上形成硅化物的技术，此硅化物导体形成于此半导体线的硅层上表面之下。故而，在接续的工艺步骤中，此硅材料的上表面可以被利用形成高密度的叠层结构。例如，此硅材料可被利用作垂直的读取装置，例如存储器阵列的二极管及晶体管。
本发明还提供了一种存储器装置，其包含：位于第二存储单元阵列之下的第一存储单元阵列，此第一及第二存储单元阵列是由绝缘层所分隔。此第一存储单元阵列包含多条字线，其包含掺杂物的硅材料，以及在此掺杂的硅材料的上表面之下的硅化物导体。在此字线之上的多个位线，以及在此位线及字线之间的多个存储单元。在此多个存储单元内的存储单元包含二极管，以及可编程电阻存储器元件，其可编程至多个电阻状态，此二极管及存储器元件是在相对应的字线及相对应的位线之间被布置成电性相联的序列。
此第二存储单元阵列被覆盖于此第一存储单元阵列，且包含多条字线，其具有掺杂的硅材料及在此掺杂的硅材料的上表面之下的硅化物导体。在此字线之上的多个位线，以及多个存储单元是被放置于此位线及字线之间。在此多个存储单元之间的存储单元包含一个二极管及一个可编程电阻存储器元件，其可编程至多个电阻状态，此二极管及存储器元件是在相对应的字线及相对应的位线之间被布置成电性相联的序列。
此存储器装置更包含偏压电路，其用以施加调整偏压通过特定存储器阵列。此调整偏压包括：一个第一调整偏压以将此被选取的存储单元的此存储器元件的此电阻状态自此第一电阻状态改变至此第二电阻状态，以及一个第二调整偏压以将此电阻状态自此第二电阻状态改变至此第一电阻状态。
本发明其它的目的及优点可见于以下图示、实施方式及权利要求范围所述。
附图说明
图1至图5A～图5B是依据制造顺序描述制造埋藏硅化物线以降低掺杂硅材料的负载效应的步骤实施例。
图6A和图6B描述相对于图5A和图5B所述不同的实施例。
图7描述图1至图5A～图5B所示用于形成一叠层结构的步骤的剖面图。
图8至图16A～图16B描述依制造顺序的步骤的实施例，其用于制造具有埋藏硅化物线的叠层存储器阵列。
图16C和图16D描述相对于图16A和图16B的另一个实施例。
图17描述图16的叠层式存储单元阵列的一个概化的图示。
图18A～图18B至图23A～图23B描述相对于图1至图5A～图5B用于制造埋藏硅化物线的另一个实施例。
图24A和图24B描述相对于图23A和图23B的另一个实施例。
图25描述利用图18A～图18B至图23A～图23B的步骤形成一个叠层结构的剖面图。
图26至图28A～图28B描述依据制作顺序的一个实施例，其是用于制作具有埋藏硅化物线的一个叠层式存储器阵列。
图29为一个简化的方块图示，其描述一个具有一个存储器阵列的集成电路，其是使用多个存储单元阵列实施，如同在此所述。
【主要元件符号说明】
100：半导体主体
102-1：第一存储单元阵列
102-2：第二存储单元阵列
110：绝缘层
110-2：绝缘层
115-1：存储单元
115-2：存储单元
120：掺杂硅层
122：下半部
124：上半部
130：保护层
132-1：第二端
135-1：字线
135-1a：字线
135-1b：字线
135-1c：字线
135-2b：字线
140-1：二极管
140-2：二极管
142-1：第一端
145-1：位线
145-1b：位线
145-2b：位线
145-2c：位线
160-1：存储器元件
160-2：存储器元件
162-1：主动区域
162-2：主动区域
200：沟道
210：半导体线
212：侧壁
220：线
250：电极
250-1：电极
250-2：电极
300：硅化物先驱物层
400：长带
410：宽度
500：埋藏的硅化物线
520：线
700：绝缘体
710：绝缘层
720：第二层结构
800：半导体主体
1100：刻蚀屏蔽
1200：沟道
1300：绝缘层
1300-2：绝缘层
1310：开孔
1312：亚显影宽度
1320：绝缘材料
250-1：电极
1500：长带
1500-2：长带
1520：绝缘材料
1600：叠层式存储单元阵列
1810：沟道
1815：半导体线
1817：侧壁
1820：底部
1830：顶部
1900：绝缘材料
2100：硅化物先驱物层
2110：厚度
2120：厚度
2300：埋藏硅化物线
2500：绝缘体
2520：第二层结构
2910：集成电路
2912：存储器阵列
2914：字线译码器
2916：多条字线
2918：位线译码器
2922：总线
2924：方块
2928：数据输入线
2930：电路
2932：数据输出线
2934：控制器
2936：电流源
3412：存储器阵列
具体实施方式
图1至图5是依据工艺顺序描述用于制作埋藏硅化物线的步骤的一个实施例，其用于降低掺杂的硅材料所产生的负载效应。
图1是以剖面图描述形成半导体主体100的步骤，其是在绝缘层110上形成一层掺杂的硅120，并在此硅层120上方形成保护层130。此硅层120可使用，例如绝缘层上硅(SOI)技术等，形成于此绝缘层上110。在此所描述的实施例中，此绝缘层110包含二氧化硅。
此保护层130可充作后续工艺中的刻蚀阻挡层。在此描述的实施例中，此保护层130包含氮化硅。或是，亦可使用其它的材料。
接着，多个沟道200被形成且穿透此保护层130及硅层120以暴露出位于下方部份的绝缘层110，而形成如同图2A及2B的剖面图及俯视图所示的结构。此沟道200的形成是利用形成一层屏蔽(例如图案化的光刻胶)于此保护层130上，然后接着利用此屏蔽作为刻蚀屏蔽以刻蚀穿透过此些层130及120。
此沟道200被定义包含此层的硅材料且具有侧壁212的半导体线210，且线220包含位于此半导体线210上方保护层130所含的材料。
然后，一层硅化物先驱物300被形成于如图2A及图2B所示的结构上，而形成分别由图3A及图3B的俯视图及剖面图所示的结构。如同图3A所示，此层硅化物先驱物300是顺形于此沟道200故而接触此半导体线210的侧壁212。
此层硅化物先驱物300可使用，例如溅射工艺、化学气相沉积(CVD)或原子层沉积(ALD)来形成。在某些实施例中，最好是使用CVD或ALD来形成此层300。
在此所述的实施例中，此层300包含钴。或是，可以使用其它的硅化物先驱物。与例来说，所使用的硅化物先驱物可包含钛、钨、镍、钼、铂、或钽。
然后，此层硅化物先驱物300是被非等向性地刻蚀以暴露出此半导体线210的此侧壁212的上半部，并在此沟道200内沿着此侧壁212留下残留的硅化物先驱物长带400。故而形成分别由图4A及图4B的俯视图及剖面图所示的结构。此硅化物先驱物的长带400具有宽度410。
此非等向的刻蚀工艺可以使用，例如，适用所选取的先驱物的反应式离子刻蚀(RIE)。会在以下如图21A及图21B所示及其所对应的详细描述，在另外的实施例中，此层300是以一非顺形的方式沉积，且可能是利用湿刻蚀工艺来实现。
然后，一个快速热退火是被执行以引发硅化物先驱物的此长带400与此半导体线210的硅之间的反应，而形成埋藏的硅化物线500，故而形成分别由图5A及图5B的俯视图及剖面图所示的结构。在此所描述的实施例中，此硅化物先驱物包含钴，故而此硅化物线500包含硅化钴。
此埋藏的硅化物线500及此半导体线210所残留掺杂的硅定义在此绝缘层110上的线520。此硅化物线500和此半导体线210的掺杂的硅材料相比具有较高的导电率。硅化物线500的较高导电率可以增加线520的导电率，故而降低此半导体线210的掺杂的硅材料所引发的负载效应。
由于此硅化物线500并不会消秏此半导体线210的上表面，此半导体线210的硅材料的上表面仍可在接续的工艺步骤中被利用作形成高密度的叠层结构。
例如，此硅材料可被利用作为垂直存取装置，例如在存储器阵列内的二极管及晶体管，以及其它的垂直装置结构。
在图5A及图5B所描述的实施例中，此埋藏硅化物线500的形成造成各自在此半导体线210内的两个埋藏硅化物线500，其各自沿着侧壁212且由线210所残留的硅材料所分隔。
图6A及6B是描述另一个实施例，在此实施例中硅化物线500的形成是消秏此半导体线210的硅直到此硅化物导体500延伸至相邻的沟道200之间为止。在此实施例中，此硅化物先驱物的宽度410(请见图4A及图4B)是足够造成所形成的硅化物穿过半导体线210至少一半的宽度，故而成长至线210内且在二侧壁212上的硅化物，是连接至此半导体线210的残留的硅化物材料之下。宽度410的选择是决定于所选取的硅化物，以及成长至线210内的硅化物的深度。
通常，典型的硅化物成长为成长约为此先驱物2.5倍厚度的硅化物，且成长至硅内约为此先驱物1.5倍的厚度。
以上所述用于形成此埋藏硅化物线500可被重复操作以形成埋藏硅化物线500的叠层结构。例如，在图5A及图5B所示结构中的沟道200内可先形成绝缘层700，并在此结构上形成绝缘层710。图1至图5A～图5B所述的步骤也可再重复地操作以形成第二层结构720，其结构如同图7的剖面图所示。
图1至图5A～图5B及其说明的形成此埋藏硅化物线500的方法可被用于形成具有二极管存取装置的叠层式可再编程存储单元阵列，如同下图8至图16A～图16B及其说明所述。
图8描述利用在一层绝缘层110上形成一层掺杂的硅120，以及在掺杂的硅层120上形成一保护层130，所形成的半导体主体800的剖面图。在此描述的实施例中，此层掺杂的硅120包含下半部122及上半部124。
此下半部122具有不同于上半部124的导电型态。例如，当掺杂的硅层120的下半部122具有p型的导电型态且有足够的浓度以形成一个二极管结构的阳极，此上半部将是被注入为n型的掺杂且具有足够形成二极管结构的阴极的能量和浓度。
接着图2A～图2B至图5A～图5B所述工艺可被执行于图8所示的结构上，形成分别于图9A及图9B的剖面图及俯视图所示具有埋藏硅化物线500的结构。
如同图9A所示的剖面图，此半导体线210包含在硅层120的下半部122材料上的上半部124材料。刻蚀此硅化物先驱物的工艺被留下，位于此硅层120的此下半部122上表面之下的此残留的硅化物先驱物长带。故而，在接续的快速热退火过程(RTP)中此埋藏硅化物线500是在此下半部122内形成，如同图9A所示。
此埋藏的硅化物线500及半导体线残留的掺杂硅定义了在绝缘层110上的线520。此硅化物线500和此半导体线210的掺杂的硅材料相比具有较高的导电率。硅化物线500的较高导电率可以增加线520的导电率，故而降低此半导体线210的掺杂的硅材料所引发的负载效应。
在图9A及9B所描述的实施例中，此埋藏硅化物线500的形成造成各自在此半导体线210内的两个埋藏硅化物线500，其各自沿着侧壁212且由线210所残留的硅材料所分隔。
图9C及图9D是描述另一个实施例，在此实施例中硅化物线500的形成是消秏此半导体线210的硅直到此硅化物导体500延伸至相邻的沟道200之间为止。在此实施例中，此硅化物先驱物的宽度410(请见图4A及图4B)是足够造成硅化物形成为穿过半导体线210至少一半的宽度，故而成长至线210内且在二侧壁212上的硅化物，是连接至此半导体线210的残留的硅化物材料之下。宽度410的选择是决定于所选取的硅化物，以及成长至线210内的硅化物的深度。
参照上述图9A及图9B的结构，接着沟道200是被填入绝缘材料1000，且包含保护层130的材料的线220被移除，形成分别于图10A及图10B的俯视图及剖视图所示的结构。
在图9A及图9B所示的结构上，此沟道200可利用沉积绝缘材料1000被填充，接着再用例如化学机械抛光(CMP)的平坦化工艺来移除线220。
接着，刻蚀屏蔽1100是被布局于图10A～图10B所示的结构上，形成分别由图11A及图11B的俯视图及剖视图所示的结构。在此描述的实施例中，此刻蚀屏蔽1100包含一层图案化的光刻胶。
在某些实施例中，一个硅化物工艺是在形成刻蚀屏蔽1100之前被执行以形成导电线。导电线包含在半导体线210的上半部124之上的硅化物。此导电线可能包含，例如，含有钛(Ti)、钨(W)、钴(Co)、镍(Ni)、钽(Ta)的硅化物。此导电体线可在上半部124与接着形成的电极之间提供低电阻的接触点(请参见图14A～图14B的元件250)。
接着，利用刻蚀屏蔽1110刻蚀图11A～图11B的结构以形成沟道1200，其延伸至半导体线120的下半部122的上表面以下，以形成字线135-1，最后形成分别由图12A及图12C的剖面图及图12B的俯视图所示的结构。字线135-1包含半导体线120的下半部122所残留的材料，以及埋藏硅化物线500。
如同由图12A及图12C的剖面图所示，其延伸至半导体线122的下半部122的上表面以下，以定义沿着字线135-1的二极管140-1。此二极管140-1的第一端142-1包含上半部124的残留材料，且第二端132-1包含在第一端142-1下的字线135-1的下半部122的材料。
接着，沟道1200是被填入绝缘材料1320，并形成具有开孔1310的绝缘层1300以暴露出二极管140-1的第一端142-1的一部份，最后形成分别于图13A及图13B的俯视图及剖视图所示的结构。
形成具有亚显影宽度1312的开孔1310的步骤可能是利用，例如，在绝缘层1300上形成一层绝缘层并在绝缘层上形成一层牺牲层。接着，具有开孔的屏蔽是在此牺牲层上形成，其开孔具有相当或接近于用于制作屏蔽的工艺所能提供最小的特征尺寸，其中开孔是覆盖在开孔1310的位置上。接续的步骤是利用此屏蔽分别地刻蚀此绝缘层及此牺牲层，故而在此绝缘层及牺牲层内形成介层孔，并且暴露出绝缘层1300的上表面。在移除此屏蔽后，介层孔上是被施行一选择性切除的刻蚀步骤，故而刻蚀此绝缘层而留下完好的牺牲层及绝缘层1300。接着，因为此选择性切刻刻蚀工艺，造成了将在各个介层孔内所形成的填充材料内的自我对准孔洞，填充材料将在各个介层孔内形成。接着的步骤是在此填充材料上执行一等向刻蚀工艺以打开这此孔洞，且继续刻蚀直到绝缘层1300在此介层孔下的区域中被暴露出。此侧壁间隔物具有一开孔，其尺寸是大致由孔洞的尺寸决定，故而可小于光刻工艺中最小的特征尺寸。接着，绝缘层1300是利用此侧壁间隔物作为一刻蚀屏蔽，故开孔可形成具有小于光刻最小特征尺寸的宽度。此绝缘层及牺牲层可用例如CMP的平坦化工艺移除。其范例可见于美国专利第7351648号及美国专利申请号11/855979的文件，其在此作为参考之用。
接着，电极250-1是在开孔1310内形成，最后形成如图14A及图14B的剖面图所示结构。电极250-1可以是利用，例如，使用化学气相沉积在绝缘材料1300内的开孔1310内部沉积电极材料，再接着进行一平坦化步骤，例如CMP。在上述的利用一绝缘层及一牺牲层形成开孔的实施例外，其它的实施例中电极材料可能是沉积在此开孔内且在此牺牲层与绝缘层之上。接着可用例如为CMP的平坦化步骤移除此牺牲层与绝缘层。
电极250-1可能包含，例如氮化钛或氮化钽。对于后续形成包含GST(如下所述)的存储器材料的实施例中，较适合使用氮化钛，因为其具有和GST较好的接触特性。氮化钛是在半导体工艺中常用的材料，且可在GST转换时的高温下，通常是在摄氏600-700度下，提供良好的扩散势垒。另外，此底部电极可能是氮化钛铝(TiAlN)或氮化钽铝(TaAlN)，或包含，例如，选自钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、钌(Ru)、氮(N)、氧(O)或其它金属元素及其合金的导电材料。
接着，在电极250-1上是形成一存储器材料层，且在此存储器材料层上是形成导电位线材料。此存储器材料层可能包含，例如，选自一种或多种由元素锗、锑、硒、铜、钯、铋、铅、锡、钛、砷、硅、磷、镓、铟、氧、氮及银组成的群组。
在接续的步骤中，此存储器材料层及此位线材料是被图案化以形成存储器材料的长带1500及在长带1500上的位线145-1。接着绝缘材料1520是被形成于长带1500及位线145-1之间，而形成了一个具有多个存储单元的第一存储单元阵列102-1，如同图15A及图15B的剖面图所示。位线145-1包含导电材料，例如参考之前所述电极250-1的一种或一种以上的材料。
接着，绝缘层110-2被形成于如图15A及图15B所示结构之上，且图8-15所示的步骤可以用来形成第二存储单元阵列102-2，其覆盖在第一存储单元阵列102-1上，形成如同图16A及图16B的剖面图所示叠层存储单元阵列1600。
存储单元115-1代表第一阵列102-1的存储单元且被布置于位线145-1b与字线135-1b交叉点的位置上。存储单元115-1包含串联排列的二极管140-1及存储元件160-1。底部电极250-1是穿透绝缘层1300延伸以耦合二极管140-1至存储器元件160，其包含位于位线145-1b下的部份的存储器材料长带1500。
操作上，在字线135-1b及位线145-1b上的电压可以引发流经存储器元件160-1、电极250-1以及二极管140-1的电流。主动区162-1是指存储器元件160-1的一个区域，在此区域存储器储器材料可在至少二个固态相之间被诱发变换。
存储单元115-2覆盖在存储单元115-1之上且代表第二阵列102-2的存储单元。存储单元115-2被布置于位线145-2b与字线135-2b交叉点的位置上。存储单元115-2包含串联排列的二极管140-2及存储器元件160-2。底部电极250-2延伸并穿透过绝缘层1300-2以耦合二极管140-2至存储器元件160-2，其包含位于位线145-2b下的部份的存储器材料长带1500-2。
操作上，在字线135-2b及位线145-2b上的电压可以引发流经存储器元件160-2、电极250-2以及二极管140-1的电流。主动区162-2是指存储器元件160-2的一个区域，在此区域存储器储器材料可在至少二个固态相之间被诱发变换。
于图16A～图16B中，存储器元件的主动区域在靠近下方的电极处具有磨菇的形状，因此存储器元件及电极250的组态通常也被称被蘑菇状组态。或是，亦可使用其它种类的组态。
在图16A～图16B所描述的实施例，字线135各包含两个埋藏硅化物线500。图16C～图16B描述另一个实施例，其是使用图9C～图9D所示的工艺制作，其中字线135各包含一个单一的埋藏硅化物线500，其延伸字线135的宽度。
图17是描述图16内叠层的存储单元阵列1600的一个简要示意图。
阵列1600包含多个阵列102，其包含在第二存储单元阵列102-2底下的第一存储单元阵列102-1。
如同图17所示，阵列1600的各个存储单元包含一个二极管存取装置以及一个存储器元件(在此图中用可变电阻代表)，其可用来被编程至多个电阻状态之一，故而可以储存一个或多个数据位。
各个阵列102的字线135及位线145是被布置为使得一个给定的字线135及一个给定的位线145相互交叉但又不实际地接触，且存储单元是被布置于字线135及位线145交叉点的位置。
第一阵列102-1包含字线135-1，其包含字线135-1a、135-1b、135-1c，其沿着一个第一方向平行地延伸，以及位线145-1，其包含145-1a、145-1b、145-1c，覆盖在字线135-1上并沿着一个垂直第一方向的一个第二方向平行地延伸。
第二阵列102-2包含字线135-2，其包含字线135-2a、135-2b、135-2c，其沿着此第一方向平行地延伸，以及位线145-2，其包含145-2a、145-2b、145-2c，覆盖在字线135-1上并沿着此第二方向平行地延伸。
阵列600的存储单元的读取或写入步骤可通过施加适当的电压及/或电流到相对应的字线135及位线145以引发电流流过被选取的存储单元。所施加的电流/电压的强度及时间是取决于所执行的操作，例如，读取操作或写入操作。在此范例中，存储单元115-1为此被选取的存储单元。
具有存储器元件160-1的存储单元115-1，其中存储器元件160-1包含相变化材料，其复位(或擦除)操作时，复位调整偏压是被施加至相对应的字线135-1b及位线145-1b以引发此相变化材料的主动区域从晶相变换成非晶相，故而设定此相变化材料至一电阻值，其电阻值范围相对于此复位状态。此复位调整偏压为一个相对高的能量脉冲，其足以提高至少此存储器元件160的主动区域的温度高于此相变化材料的变换(晶化)温度，且亦高于至少可使此主动区域变成液相的熔点。接着，此复位调整偏压很快地就被终止，造成此主动区域快速地冷却至转换温度以下，即一个相对快的退火时间，故而此主动区域可稳定至一个非晶相。
在存储单元115-1的设定(或编程)操作中，其中此存储单元115-1具有包含相变化材料的存储器元件160-1，一个适当强度及时间的编程调整偏压被施加至相对应的字线135-1b及位线145-1b以引发足够的电流，其可提升至少部份的主动区域的温度高过此变换温度，并使得至少部份的主动区域自非晶相转换至晶相，此转换降低了存储器元件160-1的电阻，且设定此存储单元115-1至所欲的状态。
在数据值的读取(或感应)操作中，其中此数据值被储存于具有存储器元件160-1的存储单元115-1，且存储器元件160-1又含有相变化材料，适当强度及时间的读取调整偏压系施加至相对应的字线130b及位线120b，以引发电流流动，但此电流并不会造成存储器元件160-1经历电阻状态的转换。流经存储单元115-1的电流取决于存储器元件160-1的电阻值，即储存于存储单元115-1的数据值。
图1至图5A～图5B中，此埋藏硅化物线是在一绝缘层上的一硅层内形成。
图18A～图18B至图23A～图23B描述不同于图1至图5A～图5B中所述的另一个实施例，其是用于制造埋藏硅化物线以降低掺杂的硅化物材料的负载效应。
图18A～图18B分别为剖面图及俯视图，其描述在硅衬底800上形成保护层130，以及穿透保护层130并至硅衬底1800内形成多个沟道1810的步骤。此硅衬底1800可，例如，利用磊晶工艺来形成。硅衬底1800亦可能为一单晶硅。
沟道1810具有侧壁1817且定义了包含硅衬底1800的硅材料的半导体线1815。
接着，沟道1810被填入绝缘材料1900，形成分别由图19A及图19B的剖面图及俯视图所示的结构。此绝缘材料1900可能是利用，例如，高密度等离子体(HDP)沉积工艺，接着使用化学机械抛光(CMP)的方式进行平坦化工艺。在此描述的实施例此绝缘材料1900包含二氧化硅。
接着，进行一刻蚀步骤以自沟道1810移除部份的绝缘材料1900，故而暴露出半导体线1815的侧壁表面1817，且形成分别由图20A及图20B的剖面图及俯视图所示的结构。此刻蚀步骤可能是利用，例如，HDP刻蚀工艺。
接着，一层硅化物先驱物2100被形成于图20A～图20B的结构上，形成分别由图21A及图21B的剖面图及俯视图所示的结构上。如同图21A所示，是使用非顺形式的沉积工艺，使得在侧壁1817上硅化物先驱物2100的厚度可以小于在沟道1810内绝缘材料上的先驱物2100的厚度。此工艺可以使用低压溅射工艺来执行。
接着，此层硅化物先驱物2100是使用湿法刻蚀工艺来刻蚀，以暴露出半导体线1815的侧壁1817的上半部，并在沟道1810内沿着侧壁1817留下残留的长带2200，形成分别由图22A及图22B的剖面图及俯视图所示的结构。
此湿法刻蚀工艺可以利用，例如，稀释的HCL化学刻蚀。
接着，RTP退火被执行，以利用硅化物先驱物的长带2200与半导体线1815的硅反应，以诱发埋藏硅化物线2300的形成，并且，残留的硅化物先驱物2100被移除，形成分别由图23A及图23B的剖面图及俯视图所示的结构。
如同图23A及图23B所示的实施例，埋藏硅化物线2300的形成可产生位于各个半导体线1815内的二个埋藏硅化物线2300，各沿着侧壁1817且由线1815的残留的硅材料所分隔。
图24A及图24B描述另一个实施例，其中此硅化物线的形成消秏半导体线1815的硅，直到硅化物线2300延伸至相邻的沟道1810之间为止。
上述形成此埋藏硅化物线2300的工艺可被重复进行以形成埋藏硅化物线2300的叠层结构。例如，绝缘层2500可在图23A及图23B所示结构内被形成，且绝缘层2510可以在此形成的结构上被形成。图18至图23A～图23B及上述的工艺可被重复地执行以形成第二层结构2520，形成图25所示的剖面图。
图18A～图18B至图23A～图23B及以上所述形成此埋藏硅化物线2300的方法可被用于形成叠层的存储单元阵列，其具有二极管存取装置，如同图26至图28A～图28B及以下所述。
图26为一剖面图，形描述形成一半导体衬底1800，其具有为第一导电型态的阱1810，在此阱之上且具有和第一导电型态不同的第二导电型态的下半部1820，以及在此下半部1820之上且具有此第一导电型态的上半部1830。例如，若阱1810及上半部1830具有n型导电型态，此下半部具有p型导电型态。
接着，图18A～图18B至图23A～图23B的步骤可被执行于图26所述的结构，形成具有埋藏硅化物线2300的结构，如同图27A及图27B的剖面图及俯视图所示。
图10A～图10B至图15A～图15B及以上所述的工艺可接着被施行于图27A～图27B的结构上，故而形成具有多个存储单元阵列的第一阵列102-1，其如同图28A及图28B的剖面图所示。图26至图28A～图28B所述的步骤可重复地执行以形成包含多个此阵列的叠层结构。
图29为一简要示意图，其描述集成电路2910，其具有利用在此所述的多个阵列所实现的存储器阵列3412。具有读取、设定及复位模式的字线译码器2914，是被耦合至且电性连接于多条字线2916，其具有沿着存储单元阵列2912布置的多条字线2916。一位线(行)译码器2918被电性相连至多个位线2920，其沿着阵列2912内的行布置，以用于读取、设定以及复位阵列2912内的此相变化存储单元(在此未显示)。地址是在总线2922上提供至字线译码器及驱动器2914以及位线译码器2918。感应放大器及数据入结构位于方块2924内，其包含用于读取、设定以及复位模式的电压及/或电流源，其是经由数据总线2926被耦合至位线译码器2918。数据是经由数据入线2928，自集成电路2910上的输入/输出端，或自其它位于集成电路2910内部或外部的数据源，提供至方块2924内的数据入结构。其它的电路2930可能包含在集成电路2910上，例如一通用处理器或专用应用电路，或是提供可由阵列支持系统单芯片功能的模块。数据是经由数据出线2932自位于方块2924内的感应放大器提供至集成电路2910上的输入/输出端，或是至其它在集成电路2910内部或外部的数据目的端。
在此范例中所实施的控制器2934，其利用调整偏压状态机构，控制调整偏压的应用提供电压及电流源2936，例如读取、编程、擦除、擦除确认以及编程确认电压及/或电流。控制器2934可能可利用本发明领域已知的专用逻辑电路实施。在另一实施例中，控制器2934包含一个广用的处理器，其可能在相同的集成电路上实施以执行一个计算机程序以控制此装置的操作。在另一个实施例中，可利用专用逻辑电路及一个广用处理器的组合来实现控制器2934。
对于此存储器元件的可编程电阻式材料在此所描述的实施例中，包含相变化基础的存储器元件，包含硫属(chalcogenide)化物为基础的材料或其它的材料。硫属元件是任意选自由四种元件氧(O)、硫(S)、硒(Se)及碲(Te)组成的群，形成周期表VIA族的群。硫属化物包含硫属与更具有阳电性元件或自由基(radical)的化合物。硫属合金包含硫属与其它材料，例如转换金属，的组成。硬属合金通常包含一个或多个选自元件周期表IVA族的元件，例如锗或锡。通常，硫属合金包含至少一种选自锑、镓、铟、银的组合物。许多相变化基础的存储器材料已被描述于技术文献中，包含Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te，Sn/Sb/Te，In/Sb/Ge，Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S。在Ge/Sb/Te合金的家族中，可适用的合金组成范围相当的广。此组成可以被定义为TeaGebSb100-(a+b)。某一学者提出了最适用的合金为在沉积的材料中Te的平均浓度低于70％，通常是低于60％，且范围通常是介于23％至58％之间，最好是介于48％至58％之间。在此材料中，Ge的浓度是高于约5％且平均范围由8％至30％上下的浓度。剩余的主要组成元件为Sb。这些百分比为原子百分比，其构成100％组成元件的原子。请见Ovshinsky所提出的美国专利5687112案号第10-11栏。由其它学者所提出的合金包含Ge2Sb2Te5、GeSb2Te4、GeSb4Te7。请参考Noboru Yamada于1997年在SPIEv.3109第28/97页所提出的”Potential of Ge-Sb-Te Phase-Change OpticalDisks for High-Data-Rate Recording”。通常，转换金属，例如铬、铁、镍、铌、钯、铂或上述的组合可以和Ge/Sb/Te组合以形成具有可编程电阻式特征的相变化合金。适用的存储器材料可见于Ovshinsky于11-13栏的112，其在此作为参考的范例。
硫属化物以及其它的相变化材料在某些的实施例中是被掺杂杂质以调整导电率、转换温度、熔点以及其它利用杂的硫属化物的存储器元件的其它特征。用于掺杂硫属化物的代表性杂质包含氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽及以氧化钛。请见，例如，美国专利第6800504号以及美国专利申请公开号2005/0029502号文件。
相变化合金能够在一个第一结构状态以及一个第二结构状态之间变换，其中第一结构状态系指材料大致为非晶的固态，第二结构状态是指材料在此单元的主动通道区域内的其局部状态是在一个大致晶化的固态。这些合金至少是半稳态(bistable)的。此特指的非晶相是指一个相对不规则的结构，或比单一晶相更不规则的结构，其具有可测得的特性，例如比此晶相更高的电阻率。此特指的晶相是指一个相对规则的结构，其比非晶结构更有规则，其具有可测得的特性，例如具有比此非晶相更低的电阻率。通常，相变化材料可在不同可测得的局部规则的状态之间作电性切换，这些状态是在完全非晶相及完全晶相状态之间的范围内。其它在非晶相与晶相之间变换时受到影响的材料特性包含原子排列，自由电子浓度以及活化能量。此材料可能转换至不同的固态相或二个以上的固态相的组合，以在完美的非晶相以及完美的晶相之间提供灰阶。在此材料中的电性特性亦可能随着改变。
相变化合金可能通过电子脉冲的应用自某一相改变至另一相。目前已知较短且较高强度的脉冲容易将此相变化材料改变至一个大致的非晶相状态。而较长且较低强度的脉冲容易将此相变化材料改变至一个大致的晶相状态。对于较短且较强的脉冲，其具有足够高的能量而能让晶体结构的键能断裂，且其是足够短而能避免原子重新排列而成为晶相状态。适当的脉冲数据不需过度的实验即可专用地调整用于特定的相变化合金。在以下所揭露的部份，此相变化材料是以GST代表，且可推论出其它种类的相变化材料亦可被采用。对于PCRAM的应用，在此的说明是以Ge2Sb2Te5为例作为适当的材料。
其它的可编程电阻式存储器材料可被用于本发明的其它的实施例中，包含其它使用晶体相变化以决定电阻的材料，或是其它使用电子脉冲以改变电阻状态的存储器材料。这些范例包含用于电阻式随机存取存储器(RRAM)的材料，例如金属氧化物包含WOX、NiO、Nb2O5、CuO2、Ta2O5、Al2O3、CoO、Fe2O3、HfO2、TiO2、SrTiO3、SrZrO3、(BaSr)TiO3。在此之外的范例还包含用于磁阻式随机存取存储器(MRAM)的材料，包含例如以下至少一种材料：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O5、NiOFe2O3、MgOFe2、EuO、Y3Fe5O12。其范例请见，例如，美国专利公开号第2007/0176251号，标题为”Magnetic Memory Device and Method of Fabricating the Ssame”，其是在此作为参考之用。另外的范例包含固态的电解质材料，其是用于可编程金属化单元(PMC)存储器，或纳米存储器，例如银掺杂的硫化锗以及铜掺杂的硫化锗电解质。请参阅，例如，N.E.Gilbert等人于Solid-State Electronics49(2005)1813-1819所发表的”A macro model of programmable metallizationcell devices”一文，其系在此作为参考之用。
用于形成硫属材料的方法的范例可在，使用Ar、N2、及/或He等气体，且在1mTorr至100mTorr的压力下使用PVD溅射或磁电管溅射方法。且此沉积工艺通常是在室温下完成。纵横比为1至5的准直器可被用于改善此注入表现。为了改善此注入表现，可使用数十伏至数百伏的直流偏压。另一方面，可同时使用此直流偏压及准直器的组合。
用于形成硫属化物材料的方法的范例是使用化学气相沉积CVD，可见于例如美国专利公开号2006/0172067号，其标题为”Chemical VaporDeposition of Chalcogenide Materials”的文献，其在此是做参考之用。
在真空中或N2的氛围下的后退火处理可选择性地执行以改善此硫属材料的晶化状态。此退火温度通常是在摄氏100至400度的范围内，且退火时间小于30分钟。
虽然本发明是参照较佳实施例及范例来加以描述，应了解这些范例是用于说明而非限缩之用。对于依据本发明的精神及权利要求范围内的修改及组合，将为本领域技术人员显而易知。

Claims (11)

1.一种用于制造一集成电路装置的方法，其特征在于，该方法包含：
形成包含硅的一半导体主体；
在该半导体主体内形成多个沟道以定义半导体线，其具有硅且位于相邻沟道之间，且该半导体线具有侧壁；
沉积一硅化物先驱物于该沟道内至接触该半导体线的该侧壁；
移除一部份的该硅化物先驱物以暴露出该侧壁的上半部并沿着该侧壁留下残留的硅化物先驱物长带；且
利用引发硅化物先驱物的该长带与该半导体线的硅之间的反应，消耗该半导体线的硅直到该硅化物导体延伸至该多个沟道的相邻沟道之间为止，并进行退火以形成硅化物导体。
2.根据权利要求1所述的方法，其特征在于，所述形成硅化物导体的步骤是沿着一相对应的半导体线的一第一侧壁形成一第一硅化物导体，并沿着该相对应半导体线的一第二侧壁形成一第二硅化物导体，该第一及第二硅化物导体是由该相对应半导体线所残留的硅分隔。
3.根据权利要求1所述的方法，其特征在于：
形成该半导体主体的步骤是形成一绝缘层、一硅层于该绝缘层上以及形成一保护层于该硅层上；
形成该多个沟道的步骤是以刻蚀穿透该保护层及该硅层以暴露出位于下方的该绝缘层的部份；及
沉积一硅化物先驱物的步骤包含在该保护层及该绝缘层暴露的部份上沉积该硅化物先驱物。
4.根据权利要求3所述的方法，其特征在于：
形成该硅层的步骤是形成该硅层的一下半部，其具有一第一导电型态，且形成该硅层的一上半部于该下半部上，其具有不同于该第一导电型态的一第二导电型态；
移除该硅化物先驱物的一部份的步骤是，留下位于该硅层的该下半部的一上表面之下的该残留的硅化物先驱物长带；且 
该形成硅化物导体的步骤是在该硅层的该下半部内形成该硅化物导体。
5.根据权利要求4所述的方法，其特征在于，形成该硅层的该上半部及该下半部的步骤包含注入掺杂物于该硅层内；该方法更包含：
将该沟道内填入一绝缘材料，且移除该保护层以暴露该硅层的该上半部的上表面；且
形成多个第二沟道，其延伸至该硅层的该下半部的该上表面以下，以定义沿着该半导体线的多个二极管，该二极管具有一第一端，其包含该硅层的该上半部的残留材料，且具有一第二端，其包含在该第一端之下的该硅层的该下半部的材料。
6.根据权利要求5所述的方法，其特征在于，更包含：
形成多个存储器元件，其耦合至该多个二极管中各自的二极管；且
形成多个存取线，其耦合至该多个存储器元件内的存储器元件并位于其上。
7.根据权利要求6所述的方法，其特征在于，更包含：
形成在该多个存取线之上的一第二绝缘层；
在该第二绝缘层上形成一第二硅层；
于该第二硅层内形成多个第三沟道以定义第二半导体线，其具有硅且位于相邻的第三沟道之间，且该第二半导体线具有侧壁；
沉积一第二硅化物先驱物于该第三沟道内至接触该第二半导体线的该侧壁；
移除一部份的该硅化物先驱物以暴露出该第二半导体线的该侧壁的上半部并留下第二残留的硅化物先驱物长带；且
利用引发该第二硅化物先驱物的该长带与该第二半导体线的硅之间的反应，形成该第二硅化物导体。
8.根据权利要求1所述的方法，其特征在于：
形成该半导体主体的步骤是形成一硅衬底，并在该硅衬底上形成一保护层；且
形成该多个沟道的步骤包含：
形成穿过该保护层且进入到该硅衬底的该多个沟道； 
在该多个沟道的一底部上沉积一绝缘材料以覆盖在该多个沟道之下的该硅衬底，其中该半导体线的该侧壁的一部份被暴露出；
沉积一半导体先驱物的步骤包含在该被暴露出的侧壁及该绝缘材料上沉积该硅化物先驱物。
9.根据权利要求8所述的方法，其特征在于，该硅衬底包含单晶硅；该沉积一绝缘材料的步骤包含：
将该绝缘材料填入该多个沟道；且
自该多个沟道中移除一部份的该绝缘材料以暴露出该半导体线的该侧壁的一部份。
10.根据权利要求8所述的方法，其特征在于：
形成该半导体衬底的步骤包含形成该硅衬底的一下半部，其具有一第一导电型态，并形成该硅衬底的一上半部，其具有不同于该第一导电型态的一第二导电型态；
移除该硅化物先驱物的一部份的步骤是，留下位于该硅衬底的该下半部的一上表面之下的该残留的硅化物先驱物长带；且
该形成该硅化物导体的步骤是在该硅衬底的该下半部内形成该硅化物导体。
11.根据权利要求10所述的方法，其特征在于，更包含：
将一第二绝缘材料填入该多个沟道中，且移除该保护层以暴露出该硅衬底的该上半部的上表面；且
形成多个第二沟道，其延伸到该硅衬底的该下半部的该上表面以下，以定义沿着该半导体线的多个二极管，该二极管具有包含该硅衬底的该上半部的剩余材料的一第一端，以及具有在该第一端之下的该硅衬底的该下半部材料的一第二端。 
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