CN107967929A - 一种存储单元及其存储阵列结构、操作方法 - Google Patents

一种存储单元及其存储阵列结构、操作方法 Download PDF

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Abstract

本发明公开了一种存储单元及其存储阵列结构、操作方法，所述存储单元为一种NMOS型编程选择二极管熔断电阻存储单元，其等效为一个用作编程的二极管和熔丝电阻，通过本发明，可解决现有技术中EFUSE存储单元版图面积大的问题。

Description

一种存储单元及其存储阵列结构、操作方法
技术领域
本发明涉及一种存储单元及其存储阵列结构、操作方法，特别是涉及一种EFUSE存储单元及其存储阵列结构、操作方法。
背景技术
图1为现有技术EFUSE存储单元电路结构图。该电路结构由一个EFUSE熔丝电阻R1和一个沟道宽度大的编程驱动NMOS管NM1组成。在编程动作方面，当EFUSE熔丝进行编程动作时，EFUSE熔丝电阻R1阳极(Anode)端施加编程电压VFS，然后与行地址对应的字线WL为高电平时选中其中的某一行打开EFUSE编程驱动NMOS管NM1，通过热断裂(thermal rupture)或者电迁移(EM)现象改变EFUSE熔丝电阻R1的物理结构，由未被编程之前的低阻抗状态变成高阻抗状态，实现对EFUSE熔丝电阻R1的编程。
基于HL55LP工艺平台，采用传统技术，搭建了EFUSE存储单元电路结构(即一个EFUSE熔丝电阻和一个NMOS编程选择驱动管)，其中NMOS管子采用N12_LP管子，管子尺寸宽长比为W/L＝70u/60n，EFUSE存储单元版图如图2所示，版图面积为20.92um×1.54um＝32.22um2。利用现有技术的存储单元结构，搭建存储阵列的具体实施方式，如图3所示。
(1)当该存储阵列进行编程动作时，行地址译码电路(WL driver)通过行地址译码后，字线WL<i>(i＝0,1,……,m)信号至高电平选中其中的某一行打开编程驱动NMOS管NM<i,j>，同时列译码编程选择电路(BL Programming Select)电路通过译码后编程列选择信号线SL<j>(j＝0,1,……,n)输出低电平打开列选电路PMOS管PM<j>，通过编程电压VPGM(VFS)产生的大电流，利用电迁移或热断裂机理，改变EFUSE熔丝电阻R<i,j>的物理结构，由未被编程的的低阻抗状态变成高阻抗状态，实现对EFUSE熔丝的编程。
(2)当该存储阵列进行读操作状态时，列译码编程选择电路(BL ProgrammingSelect)之输出编程列选择信号SL<0>、SL<1>、……、SL<n>全部输出高电平从而关闭列选电路PMOS管PM<0>、PM<1>、……、PM<n>。在EFUSE存储阵列中，选中行的字线WL<i>信号通过地址译码变为高电平，打开编程驱动NMOS管NM<i>，在EFUSE熔丝电阻已被编程的条件下，读取端点位线BL<j>会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读取端点位线BL<j>上的电压值会等于参考接地电压GND，列译码电路选中对应列并将对应行i(i＝0,1,……,m)和对应列j(j＝0,1,……,n)的读取端点位线BL<j>电压传输至读出放大器。
由于在现有技术中对EFUSE存储单元电路结构进行编程操作时往往需要提供大的编程电流(6mA-10mA)才能将EFUSE熔丝结构熔断，这就需要一个相对比较大的编程驱动管(NMOS管NM1)，从而也就造成了存储单元版图面积大的缺点。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种存储单元及其存储阵列结构、操作方法，以用DNW(Deep N-well)里面构建小尺寸NMOS管的P-Well中的p+diffusion和小尺寸NMOS管的源极的n+diffusion寄生形成的NMOS型编程选择二极管取代现有技术中大尺寸的NMOS编程选择驱动管，用于解决现有技术中EFUSE存储单元版图面积大的问题。
为达上述及其它目的，本发明提出一种存储单元，所述存储单元为一种NMOS型编程选择二极管熔断电阻存储单元，其等效为一个用作编程的二极管和EFUSE熔丝电阻。
进一步地，所述存储单元包括NMOS型编程选择二极管与熔丝电阻，所述NMOS型编程选择二极管由形成小尺寸读出NMOS管NM1的P阱里的P型掺杂和小尺寸读出NMOS管NM1的源极寄生组成，编程列选择信号线SL连接至形成小尺寸读出NMOS管NM1的P阱里的P型掺杂，位线BL连接至小尺寸读出NMOS管NM1的漏极，小尺寸读出NMOS管NM1的源极与熔丝电阻相连组成节点N1，熔丝电阻的另一端连接至编程字线互补信号PGM_WLB，读出字线选择信号RD_WL连接至小尺寸读出NMOS管NM1的栅极。
进一步地，所述存储单元包括：
P型衬底(70)；
置于P型衬底(70)上部的深N阱(60)；
置于深N阱(60)上部的P阱P(50)，用作所述小尺寸读出NMOS管的衬底；
置于P阱(50)左上部的P型掺杂(10)，用作所述NMOS型编程选择二极管的阳极；
置于P阱(50)中上部的N型掺杂(20)，用作所述NMOS型编程选择二极管的阴极和小尺寸读出NMOS管的源极；
置于P阱(50)右上部的n型掺杂(40)，用作小尺寸读出NMOS管的漏极；
置于N型掺杂(20)、n型掺杂(40)的上部的栅极(30)。
进一步地，所述编程列选择信号线SL连接至P型掺杂(10)，位线BL连接至n型掺杂(40)，熔丝电阻的一端连接至N型掺杂(20)，编程字线互补信号PGM_WLB连接至熔丝电阻的另一端，读出字线选择信号RD_WL连接至栅极(30)。
进一步地，当存储单元处于编程操作状态时，所述编程列选择信号线SL和编程字线互补信号PGM_WLB信号分别为编程电压VPGM和VSS电压，此时，编程电压(VPGM)产生的编程电流为由小尺寸NMOS管NM1的衬底里面的P型掺杂(10)端经过小尺寸NMOS管的源极流过寄生形成的NMOS型编程选择二极管，再通过熔丝电阻R1到达VSS端,通过热断裂或者电迁移现象改变熔丝电阻的物理结构，由未被编程之前的低阻抗状态变成高阻抗状态，实现对熔丝电阻的编程。
进一步地，当存储单元为读操作状态，所述读出字线选择信号RD_WL信号为电源电压VCC，编程字线互补信号PGM_WLB信号为VSS电压，通过电位的切换，NMOS管NM1管子变为正常的读/写选择驱动管，在熔丝电阻有被编程的条件下，读取端点BL会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读取端点BL上的电压值会等于参考接地电压。
进一步地，所述P阱(50)与小尺寸读出NMOS管的源极的距离满足最小版图设计规则。
为达到上述目的，本发明还提供一种存储单元阵列结构，包括：行地址译码电路、列地址译码电路以及存储单元阵列，其中，所述存储单元阵列包括m×n个存储单元，编程列选择信号线SL<j>连接至第j列存储单元的NMOS型编程选择二极管的阳极，位线BL<j>连接至第j列小尺寸读出NMOS管NM<0,j>、NM<1,j>、……、NM<m,j>的漏极，读出字线选择信号RD_WL<i>连接至第i行小尺寸读出NMOS管NM<i,0>、NM<i,1>、……、NM<i,n>的栅极，小尺寸读出NMOS管NM<i,j>的源极连接至EFUSE熔丝电阻R<i,j>的一端，编程字线互补信号PGM_WLB<i>连接至第i行EFUSE熔丝电阻R<i,0>、R<i,1>、……、R<i,n>的另一端，所述行地址译码电路的输出分别连接至读出字线选择信号RD_WL<i>、编程字线互补信号PGM_WLB<i>，所述列地址译码电路的输出分别连接至编程列选择信号线SL<j>。
为达到上述目的，本发明还提供一种存储单元阵列结构的操作方法，当该存储阵列进行编程动作时，在行地址译码电路中，所有行的读出字线选择信号RD_WL<m：0>为低电平，当某个存储单元被选中时，选中行的编程字线互补信号PGM_WLB信号为低电平，非选中行的编程字线互补信号PGM_WLB信号为高电平；而在列地址译码电路中，选中列的编程列选择信号线SL信号通过列地址译码电路电路将编程电压传输到SL端，再通过寄生等效二极管正向导通将编程电流流经到VSS端，利用电迁移或热断裂机理，改变熔断电阻熔丝的物理结构，由未被编程的的低阻抗状态变成高阻抗状态，实现对EFUSE熔丝的编程。
为达到上述目的，本发明还提供一种存储单元阵列结构的操作方法，当该存储阵列进行读操作动作时，行地址译码电路输出编程字线互补信号PGM_WLB<m>、……、PGM_WLB<0>全为低电平，其中选中行的读出字线选择信号RD_WL<i>为高电平打开第i行编程驱动管NM<i,0>、NM<i,1>、……、NM<i,n>，列地址译码电路输出SL<0>、……、SL<n>信号全为低电平，在熔丝电阻有被编程的条件下，读取端点BL<j>会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读取端点BL<j>上的电压值会等于参考接地电压GND。
现有技术相比，本发明一种存储单元及其存储阵列结构、操作方法通过利用DNW(Deep N-well)中构建小尺寸NMOS管的P-Well中的p+diffusion和小尺寸NMOS管的源极(source/drain端，由于NMOS具有对称性，为叙述方便，接较低电压的一端当作源极)的n+diffusion寄生形成的NMOS型编程选择二级管取代现有技术中大尺寸的NMOS编程选择驱动管，以解决现有技术中EFUSE存储单元版图面积大的问题。
附图说明
图1为传统EFUSE存储单元电路结构图；
图2为传统存储单元版图结构；
图3为传统存储阵列的结构示意图；
图4(a)为本发明之存储单元结构的概念图；
图4(b)为本发明之存储单元电路的电路图；
图5(a)、(b)分别为本发明之NMOS型编程选择二极管的断面图和存储单元结构的工程断面图；
图6为本发明之存储阵列的结构示意图；
图7为本发明具体实施例中列地址译码电路的结构示意图；
图8为本发明具体实施例中行地址译码电路的结构示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图4(a)为本发明之存储单元结构的概念图，图4(b)为本发明之存储单元电路的电路图。如图4(a)和图4(b)所示，本发明之存储单元为一种NMOS型编程选择二极管EFUSE存储单元，其等效为一个用作编程的二极管和EFUSE熔丝电阻组成，其实际电路等效为一个小尺寸读出NMOS管NM1和一个EFUSE熔丝电阻R1，NMOS型编程选择二极管由形成小尺寸读出NMOS管NM1的P阱PW里的P型掺杂p+diffusion和小尺寸读出NMOS管NM1的源极(N型掺杂n+diffusion)寄生组成，编程列选择信号线SL连接至形成小尺寸读出NMOS管NM1的P阱PW里的P型掺杂p+diffusion，位线BL连接至小尺寸读出NMOS管NM1的漏极，小尺寸读出NMOS管NM1的源极与EFUSE熔丝电阻R1相连组成节点N1，EFUSE熔丝电阻R1的另一端连接至编程字线互补信号PGM_WLB，读出字线选择信号RD_WL连接至小尺寸读出NMOS管NM1的栅极。
图5(a)、(b)分别为本发明NMOS型编程选择二极管的断面图和存储单元结构的工程断面图。其中二极管的形成方式是由p+polysilicon与n+polysilicon型半导体相互接触形成的。图5(b)NMOS型编程选择二极管的阳极和阴极端分别是由P阱PW里面的p+diffusion和小尺寸读出NMOS管的源极(source端)的n+diffusion组成。本发明之存储单元结构是由一个沟道宽度窄的小尺寸读出NMOS管的NM1(宽度Width＝5u)和一个E-Fuse熔丝组成。其中为了减少寄生NMOS型编程选择二极管PN节寄生电阻，在版图设计上，应尽量将P阱PW(P-Well)与小尺寸读出NMOS管的源极(source端)的距离满足最小版图设计规则。经实验，本发明基于HL55LP工艺平台，搭建了EFUSE存储单元电路版图，版图面积为3.2um6.8um＝21.76um2，相比传统结构的存储单元相比，版图面积较少了32.5％。
具体地，如图5(b)所示，本发明之存储单元结构包括P型衬底P-substrate70、深N阱DNW 60、P阱PW 50、P型掺杂p+diffusion 10、N型掺杂n+diffusion20、栅极30、n型掺杂n+diffusion 40。其中，P型衬底P-substrate 70为生产集成电路的基材，深N阱DNW 60置于P型衬底P-substrate 70上部，用于隔离其他单元电路，P阱PW 50置于深N阱DNW 60上部，用作小尺寸读出NMOS管的衬底，P型掺杂p+diffusion 10置于P阱PW 50的左上部，用作NMOS型编程选择二极管的阳极，N型掺杂n+diffusion 20置于P阱PW 50的中上部，用作NMOS型编程选择二极管的阴极和小尺寸读出NMOS管的源极，n型掺杂n+diffusion 40置于P阱PW 50的右上部，用作小尺寸读出NMOS管的漏极，栅极30置于N型掺杂n+diffusion 20、n型掺杂n+diffusion 40的上部。编程列选择信号线SL连接至P型掺杂p+diffusion 10，位线BL连接至n型掺杂n+diffusion40，EFUSE熔丝电阻R1(结构中未示出)的一端N1连接至N型掺杂n+diffusion20，编程字线互补信号PGM_WLB连接至EFUSE熔丝电阻R1(结构中未示出)的另一端，读出字线选择信号RD_WL连接至栅极30。
本发明存储单元电路的偏置条件如表1、表2所示：
(1)当存储单元处于编程操作状态，如表1：
表1
编程列选择信号线SL和编程字线互补信号PGM_WLB信号分别为编程电压(VCC)和VSS电压。此时，编程电压(VCC)产生的编程电流是由小尺寸NMOS管NM1的衬底(PW)里面的p+diffusion 10端经过N1节点端的n+diffusion(小尺寸NMOS管的源极)流过寄生形成的NMOS型编程选择二极管，再通过EFUSE熔丝电阻R1到达VSS端,通过热断裂(thermal rupture)或者电迁移(EM)现象改变EFUSE熔丝电阻R1的物理结构，由未被编程之前的低阻抗状态变成高阻抗状态，实现对EFUSE熔丝电阻R1的编程。其中，选中熔丝电阻对应行的PGM_WLB为低电平，未选中熔丝电阻对应行的PGM_WLB为高电平；选中列需要(Program‘1’)的熔丝电阻对应的SL为VCC,选中需要Program‘0’的熔丝电阻对应列的SL为0，未选中的熔丝电阻对应列的SL始终为0。在这里，为了有效地降低PW里面的p+diffusion和小尺寸NMOS管的源极的n+diffusion寄生形成的NW电阻，在版图上应尽可能的将P-Well中p+与n+满足Design rule的最小space，从而有效地降低NW寄生电阻。
(2)当E-Fuse处于读操作状态，如表2：
表2
RD_WL信号为VCC，PGM_WLB信号为VSS。通过电位的切换，NM1管子变为正常的读/写选择驱动管，在EFUSE熔丝电阻有被编程的条件下，读取端点BL会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读取端点BL上的电压值会等于参考接地电压GND。其中选中行的RD_WL信号为高低平，未选中行的RD_WL为低电平。在读操作状态，使用正常的NMOS晶体管特性而不是使用二极管的特性的理由是因为可以消除由于二极管的接触电压(contactvoltage)导致的在读出数据(read data)’0’时sensing不良的问题。
利用本发明之存储单元结构，搭建成存储阵列的具体实施方式如图6所示。该电路包括行地址译码电路WL Driver，列地址译码电路SL driver，以及存储单元阵列组成，其中，存储单元阵列包括m×n个存储单元，编程列选择信号线SL<j>连接至第j列存储单元的NMOS型编程选择二极管的阳极，位线BL<j>连接至第j列小尺寸读出NMOS管NM<0,j>、NM<1,j>、……、NM<m,j>的漏极，读出字线选择信号RD_WL<i>连接至第i行小尺寸读出NMOS管NM<i,0>、NM<i,1>、……、NM<i,n>的栅极，小尺寸读出NMOS管NM<i,j>的源极连接至EFUSE熔丝电阻R<i,j>的一端，编程字线互补信号PGM_WLB<i>连接至第i行EFUSE熔丝电阻R<i,0>、R<i,1>、……、R<i,n>的另一端，行地址译码电路(WL driver)的输出分别连接至读出字线选择信号RD_WL<i>、编程字线互补信号PGM_WLB<i>，列地址译码电路(SL driver)的输出分别连接至编程列选择信号线SL<j>。读出时读出译码电路的输出连接至位线BL<j>。
图7、图8分别为本发明具体实施例中列地址译码电路和行地址译码电路的结构示意图。如图7所示，列地址译码电路(SL Driver)由第一与非门NAND1<j>、第二与非门NAND2<j>、非门INV<j>、PMOS管PM<j>、NMOs管NM<j>组成，如图8所示，行地址译码电路(WL Driver)由第三与非门NAND3<j>、第四与非门NAND4<j>、第二至第四非门组成，由于该结构为常见结构，在此不予赘述。
以下将配合6说明本发明一种存储阵列的操作方法，具体如下：当该存储阵列进行编程动作时，在行地址译码电路WL Driver中，所有行的RD_WL<m：0>为低电平，当某个存储单元被选中时，选中行的PGM_WLB信号为低电平，非选中行的PGM_WLB信号为高电平；而在列地址译码电路SL driver中，选中列的SL信号通过列地址译码电路(SL driver)电路里PMOS管将编程电压(VPRG)传输到SL端，再通过寄生等效二极管正向导通将编程电流流经到VSS端，利用电迁移或热断裂机理，改变EFUSE熔丝的物理结构，由未被编程的的低阻抗状态变成高阻抗状态，实现对EFUSE熔丝的编程。其中未选中的存储单元寄生等效二极管处于反相截止状态。
当该存储阵列进行读操作动作时，行地址译码电路输出PGM_WLB<m>、……、PGM_WLB<0>全为低电平，其中选中行的读出字线选择信号RD_WL<i>为高电平打开第i行编程驱动管NM<i,0>、NM<i,1>、……、NM<i,n>，列译码电路SL Driver输出SL<0>、……、SL<n>信号全为低电平，在EFUSE熔丝电阻有被编程的条件下，读取端点BL<j>会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读取端点BL<j>上的电压值会等于参考接地电压GND。
综上所述，本发明一种存储单元及其存储阵列结构、操作方法通过利用DNW(DeepN-well)中构建小尺寸NMOS管的P-Well中的p+diffusion和小尺寸NMOS管的源极(source/drain端，由于NMOS具有对称性，为叙述方便，接较低电压的一端当作源极)的n+diffusion寄生形成的NMOS型编程选择二级管取代现有技术中大尺寸的NMOS编程选择驱动管，以解决现有技术中EFUSE存储单元版图面积大的问题。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种存储单元，其特征在于：所述存储单元为一种NMOS型编程选择二极管熔断电阻存储单元，其等效为一个用作编程的二极管和熔丝电阻。
2.如权利要求1所述的一种存储单元，其特征在于：所述存储单元包括NMOS型编程选择二极管与熔丝电阻，所述NMOS型编程选择二极管由形成小尺寸读出NMOS管NM1的P阱里的P型掺杂和小尺寸读出NMOS管NM1的源极寄生组成，编程列选择信号线SL连接至形成小尺寸读出NMOS管NM1的P阱里的P型掺杂，位线BL连接至小尺寸读出NMOS管NM1的漏极，小尺寸读出NMOS管NM1的源极与熔丝电阻相连组成节点N1，熔丝电阻的另一端连接至编程字线互补信号PGM_WLB，读出字线选择信号RD_WL连接至小尺寸读出NMOS管NM1的栅极。
3.如权利要求2所述的一种存储单元，其特征在于：所述存储单元包括：
P型衬底(70)；
置于P型衬底(70)上部的深N阱(60)；
置于深N阱(60)上部的P阱P(50)，用作所述小尺寸读出NMOS管的衬底；
置于P阱(50)左上部的P型掺杂(10)，用作所述NMOS型编程选择二极管的阳极；
置于P阱(50)中上部的N型掺杂(20)，用作所述NMOS型编程选择二极管的阴极和小尺寸读出NMOS管的源极；
置于P阱(50)右上部的n型掺杂(40)，用作小尺寸读出NMOS管的漏极；
置于N型掺杂(20)、n型掺杂(40)的上部的栅极(30)。
4.如权利要求3所述的一种存储单元，其特征在于：所述编程列选择信号线SL连接至P型掺杂(10)，位线BL连接至n型掺杂(40)，熔丝电阻的一端连接至N型掺杂(20)，编程字线互补信号PGM_WLB连接至熔丝电阻的另一端，读出字线选择信号RD_WL连接至栅极(30)。
5.如权利要求4所述的一种存储单元，其特征在于：当存储单元处于编程操作状态时，所述编程列选择信号线SL和编程字线互补信号PGM_WLB信号分别为编程电压VPGM和VSS电压，此时，编程电压(VPGM)产生的编程电流为由小尺寸NMOS管NM1的衬底里面的P型掺杂(10)端经过小尺寸NMOS管的源极流过寄生形成的NMOS型编程选择二极管，再通过熔丝电阻R1到达VSS端,通过热断裂或者电迁移现象改变熔丝电阻的物理结构，由未被编程之前的低阻抗状态变成高阻抗状态，实现对熔丝电阻的编程。
6.如权利要求4所述的一种存储单元，其特征在于：当存储单元为读操作状态，所述读出字线选择信号RD_WL信号为电源电压VCC，编程字线互补信号PGM_WLB信号为VSS电压，通过电位的切换，NMOS管NM1管子变为正常的读/写选择驱动管，在熔丝电阻有被编程的条件下，读取端点BL会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读取端点BL上的电压值会等于参考接地电压。
7.如权利要求4所述的一种存储单元，其特征在于：所述P阱(50)与小尺寸读出NMOS管的源极的距离满足最小版图设计规则。
8.一种存储单元阵列结构，包括：行地址译码电路、列地址译码电路以及存储单元阵列，其中，所述存储单元阵列包括m×n个存储单元，编程列选择信号线SL<j>连接至第j列存储单元的NMOS型编程选择二极管的阳极，位线BL<j>连接至第j列小尺寸读出NMOS管NM<0,j>、NM<1,j>、……、NM<m,j>的漏极，读出字线选择信号RD_WL<i>连接至第i行小尺寸读出NMOS管NM<i,0>、NM<i,1>、……、NM<i,n>的栅极，小尺寸读出NMOS管NM<i,j>的源极连接至EFUSE熔丝电阻R<i,j>的一端，编程字线互补信号PGM_WLB<i>连接至第i行EFUSE熔丝电阻R<i,0>、R<i,1>、……、R<i,n>的另一端，所述行地址译码电路的输出分别连接至读出字线选择信号RD_WL<i>、编程字线互补信号PGM_WLB<i>，所述列地址译码电路的输出分别连接至编程列选择信号线SL<j>。
9.一种存储单元阵列结构的操作方法，其特征在于：当该存储阵列进行编程动作时，在行地址译码电路中，所有行的读出字线选择信号RD_WL<m：0>为低电平，当某个存储单元被选中时，选中行的编程字线互补信号PGM_WLB信号为低电平，非选中行的编程字线互补信号PGM_WLB信号为高电平；而在列地址译码电路中，选中列的编程列选择信号线SL信号通过列地址译码电路电路将编程电压传输到SL端，再通过寄生等效二极管正向导通将编程电流流经到VSS端，利用电迁移或热断裂机理，改变熔断电阻熔丝的物理结构，由未被编程的的低阻抗状态变成高阻抗状态，实现对EFUSE熔丝的编程。
10.一种存储单元阵列结构的操作方法，其特征在于：该存储阵列进行读操作动作时，行地址译码电路输出编程字线互补信号PGM_WLB<m>、……、PGM_WLB<0>全为低电平，其中选中行的读出字线选择信号RD_WL<i>为高电平打开第i行编程驱动管NM<i,0>、NM<i,1>、……、NM<i,n>，列地址译码电路输出SL<0>、……、SL<n>信号全为低电平，在熔丝电阻有被编程的条件下，读取端点BL<j>会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读取端点BL<j>上的电压值会等于参考接地电压GND。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111489781A (zh) * 2020-04-07 2020-08-04 上海华力微电子有限公司 一种一次性可编程存储器及其操作方法
WO2023142575A1 (zh) * 2022-01-29 2023-08-03 华为技术有限公司 一种电源开关电路和一次性可编程存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936880A (en) * 1997-11-13 1999-08-10 Vlsi Technology, Inc. Bi-layer programmable resistor memory
CN101896977A (zh) * 2007-12-10 2010-11-24 株式会社东芝 半导体存储器器件和存储器基元电压施加方法
US20150129829A1 (en) * 2013-11-13 2015-05-14 Crossbar, Inc. One time programmable and multi-level, two-terminal memory cell
CN106133841A (zh) * 2013-09-21 2016-11-16 庄建祥 单次可编程记忆体、电子系统、操作单次可编程记忆体方法及编程单次可编程记忆体方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936880A (en) * 1997-11-13 1999-08-10 Vlsi Technology, Inc. Bi-layer programmable resistor memory
CN101896977A (zh) * 2007-12-10 2010-11-24 株式会社东芝 半导体存储器器件和存储器基元电压施加方法
CN106133841A (zh) * 2013-09-21 2016-11-16 庄建祥 单次可编程记忆体、电子系统、操作单次可编程记忆体方法及编程单次可编程记忆体方法
US20150129829A1 (en) * 2013-11-13 2015-05-14 Crossbar, Inc. One time programmable and multi-level, two-terminal memory cell

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111489781A (zh) * 2020-04-07 2020-08-04 上海华力微电子有限公司 一种一次性可编程存储器及其操作方法
WO2023142575A1 (zh) * 2022-01-29 2023-08-03 华为技术有限公司 一种电源开关电路和一次性可编程存储器

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