CN110277390A - 集成电路结构及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了集成电路结构及其形成方法。集成电路结构包括：形成在第一金属层中的第一熔丝线；形成在第一金属层中的第二熔丝线；形成在第一金属层中且位于第一熔丝线的第一端的相对两侧上的第一对熔丝翼；形成在第一金属层中且位于第二熔丝线的第一端的相对两侧上的第二对熔丝翼；形成在第一金属层中且位于第一熔丝线的第二端的相对两侧上的第三对熔丝翼；以及形成在第一金属层中且位于第二熔丝线的第二端的相对两侧上的第四对熔丝翼。第一对熔丝翼和第二对熔丝翼共用第一共用熔丝翼并且第三对熔丝翼和第四对熔丝翼共用第二共用熔丝翼。

Description

集成电路结构及其形成方法
技术领域
本发明的实施例总体涉及电子电路领域，更具体地，涉及集成电路结构及其形成方法。
背景技术
电熔丝(eFuse)用于对集成电路芯片重新编程，诸如计算机芯片。例如，电熔丝可以用于提供片内性能调整。例如，如果子系统故障，则可以熔断电熔丝来改变行为或切换到备份系统。芯片可以提供有电熔丝单元阵列。申请人已知的方法是1T1R电熔丝架构，其中，每个电熔丝单元均包括NMOS编程晶体管(1T)和熔丝元件(1R)。1T1R电熔丝单元结构的布局使得减小电熔丝阵列的总体面积非常困难。例如，具有该架构的熔丝元件位于集成电路的金属2(M2)层中，该金属2(M2)层受到严格的设计规则检查(DRC)以及其它规则约束，设计规则检查(DRC)限定例如限定所有金属线的最小和最大宽度以及金属线间隔。这些约束意味着电熔丝面积不能简单地通过减小熔丝尺寸(即，金属线宽度)或间隔(即，熔丝线之间)来减小。此外，在电熔丝阵列内，同一列熔丝单元中的所有电熔丝均连接至并且共用提供编程电流的同一位线。这种布置导致编程路径中具有较大电阻，这减小了编程电流。
发明内容
根据本发明的一个方面，提供了一种集成电路结构，包括：第一熔丝线，形成在第一金属层中；第二熔丝线，形成在所述第一金属层中；第一对熔丝翼，形成在所述第一金属层中且位于所述第一熔丝线的第一端的相对两侧；第二对熔丝翼，形成在所述第一金属层中且位于所述第二熔丝线的第一端的相对两侧；第三对熔丝翼，形成在所述第一金属层中且位于所述第一熔丝线的第二端的相对两侧；以及第四对熔丝翼，形成在所述第一金属层中且位于所述第二熔丝线的第二端的相对两侧，其中，所述第一对熔丝翼和所述第二对熔丝翼共用第一共用熔丝翼并且所述第三对熔丝翼和所述第四对熔丝翼共用第二共用熔丝翼。
根据本发明的另一个方面，提供了一种集成电路结构，包括：电熔丝单元阵列，布置为电熔丝单元的多行和多列，每个所述电熔丝单元均包括连接至相应的字线的相应的选择晶体管和形成在金属层中的相应的熔丝元件，所述熔丝元件在所述熔丝元件的第一端处连接至相应的位线并且在所述熔丝元件的第二端处连接至所述选择晶体管；所述熔丝元件包括熔丝线、形成在所述熔丝线的第一端的相对两侧的第一对熔丝翼和形成在所述熔丝线的第二端的相对两侧的第二对熔丝翼；以及其中，每个所述熔丝元件均与其所在电熔丝单元列中的相邻电熔丝单元的所述熔丝元件共用来自所述第一对熔丝翼的熔丝翼和来自所述第二对熔丝翼的熔丝翼。
根据本发明的又一个方面，提供了一种形成经过编程的集成电路器件的方法，包括：形成包括多对相邻的电熔丝单元对的电熔丝单元阵列，每个所述电熔丝单元对均包括：第一熔丝线，形成在第一金属层中；第二熔丝线，形成在所述第一金属层中；第一对熔丝翼，形成在所述第一金属层中且位于所述第一熔丝线的第一端的相对两侧；第二对熔丝翼，形成在所述第一金属层中且位于所述第二熔丝线的第一端的相对两侧；第三对熔丝翼，形成在所述第一金属层中且位于所述第一熔丝线的第二端的相对两侧；以及第四对熔丝翼，形成在所述第一金属层中且位于所述第二熔丝线的第二端的相对两侧，其中，所述第一对熔丝翼和所述第二对熔丝翼共用第一共用熔丝翼，并且所述第三对熔丝翼和所述第四对熔丝翼共用第二共用熔丝翼；以及对所述电熔丝单元阵列中的一个或多个单元编程。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的来自形成在集成电路结构中的电熔丝单元阵列的电熔丝单元的读取路径和编程路径。
图2A示出了根据一些实施例的电熔丝单元阵列。
图2B更详细地示出了根据一些实施例的将来自电熔丝单元阵列的一行电熔丝单元中的每个电熔丝至共用字线和相应的位线的连接。
图3示出了根据一些实施例的用于连接至共用位线的相邻电熔丝的布局。
图4示出了根据一些实施例的至位于M2层中的熔丝元件的连接。
图5A和图5B示出了根据一些实施例的选择第一电熔丝单元时的编程路径。
图5C和图5D示出了根据一些实施例的选择第二电熔丝单元时的编程路径。
图6示出了根据一些实施例的用于1T2R1T电熔丝架构的器件层的布局。
图7示出了根据一些实施例的图4至图6的1T2R1T架构的截面立体图。
图8示出了根据一些实施例的熔丝单元的既为物理的并且又由电路路径表示的编程路径。
图9示出了根据一些实施例的形成编程集成电路器件的方法400。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如个实施例和和布置的具体实例以简化本发明。当然描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1示出了集成电路结构的一部分，特别示出了具有电熔丝阵列的集成电路结构。更具体地，图1示出了电熔丝单元12的读取路径34和编程路径32。该电熔丝单元包括标记为Rfuse的熔丝元件16，熔丝元件16可以认为与选择晶体管14一致的电阻器，选择晶体管14在实施例中是字线选择晶体管。熔丝元件16连接至提供读取和编程电压VDDQI的节点18。编程路径包括选择晶体管20，选择晶体管20在实施例中是位线选择晶体管，选择晶体管20将VDDQI节点18连接至编程路径32中的编程电压VDDQ轨。读取路径34包括用于将VDDQI节点18连接至VDD电源轨的位线选择晶体管25。包括读取路径34中的PMOS晶体管22以及与PMOS晶体管22形成电流镜的PMOS晶体管24的感测放大器23将读取路径34连接至基准电路30，该基准电路30包括基准电阻器Ref和选择晶体管28。
图2A示出了布置为多行和多列的电熔丝单元110的阵列100。阵列100示出为具有分别连接至四条不同位线BL0、BL1、BL2和BL3的四列电熔丝单元110。每行电熔丝单元110也连接至相应的字线，例如WL0、WL1、WL2、WL3。每个电熔丝单元110可通过字线(WL)和位线(BL)组合单独访问。每个电熔丝单元均包括熔丝元件114和编程晶体管112。图2B更详细地示出了一行电熔丝单元110中的每个电熔丝单元110至共用字线(WL)和相应的位线(BL0、BL1、BL2或BL3)的连接。根据某些实施例，每个单元110均包括NMOS编程晶体管112和形成在M2层中的熔丝元件114。应该理解，编程晶体管也可以是PMOS晶体管。
图3(FIG.3)示出了根据某些实施例的连接至共用位线(即，在电熔丝单元110的阵列100的同一列中)的相邻电熔丝的改进的布局。由于两个电熔丝(2R)的组件在两个相邻电熔丝之间共用，因此该布局在本发明中有时称为1T2R1T布局。具体地，图3示出了集成电路中的金属2(M2)层200的结构。该结构包括具有第一主熔丝链(link)204a的第一熔丝线202a和具有第二主熔丝链204b的第二熔丝线202b。相邻的熔丝线202a、202b通过第一熔丝翼(wing)206a和第二熔丝翼206b彼此间隔开。总之，该结构每两个熔丝线202包括六个熔丝翼206。也就是说，第一熔丝线202a与其第一端处的第一对熔丝翼(即，最上面的熔丝翼206a和设置在熔丝线202a和202b之间的中间熔丝翼206a)以及其第二端处的第二对熔丝翼(即，最上面的熔丝翼206b和设置在熔丝线202a和202b之间的中间熔丝翼206b)相关。并且第二熔丝线202b与其第一端处的第一对熔丝翼(即，最下面的熔丝翼206a和设置在熔丝线202a和202b之间的中间熔丝翼206a)以及其第二端处的第二对熔丝翼(即，最下面的熔丝翼206b和设置在熔丝线202a和202b之间的中间熔丝翼206b)相关。因此，设置在第一熔丝线202a和第二熔丝线202b之间的中间熔丝翼206a是第一对熔丝翼之中的第一共用熔丝翼，并且中间熔丝翼206b是第二对熔丝翼之中的第二共用熔丝翼。应该理解，熔丝翼206a、206b和熔丝线202a、202b通过绝缘体228在M2层中彼此间隔开。在实施例中，绝缘体是极低k介电材料。
该结构也包括设置在相邻主熔丝链204之间的熔丝壁208。在编程期间，熔断主熔丝链204并且熔丝壁208阻止来自熔断的熔丝链的金属和氧化物残留物离开该区域从而干扰集成电路的其它部分。
图4示出了至存在于M2层中的各熔丝元件的连接。如图4所示，在M2层之上的金属3(M3)层中形成位线220。位线220位于第一组熔丝翼206a上面以及第一熔丝线202a和第二熔丝线202b的每个的第一端上面。位线220通过连接M2和M3层的通孔222(即，Via2连接)电连接至第二金属层(M2)，具体地，电连接至第一熔丝翼206a以及第一熔丝线202a和第二熔丝线202b的第一端。允许熔丝壁208如同第二熔丝翼206b中处于中心的第二熔丝翼那样浮置。第一熔丝线202a的第二端和相邻(最上面)的熔丝翼206b通过第一组通孔224a电连接至第一金属互连层(M1)中的第一组一条或多条金属线226a，第一金属互连层(M1)位于M2层下面。应该理解，M1线226a和通孔224a位于M2层下面，并且图4中示出的视图仅为了便于说明。虽然在图4中未示出，但是在图7的截面图中示出，金属线226a连接至NMOS编程晶体管(通过Via0和M0层)以用于编程第一熔丝线202a的第一主熔丝链204a。
第二熔丝线202b的第二端和相邻(最下面)的熔丝翼206b通过第二组通孔224b电连接至第一金属互连层(M1)中的第二组一条或多条金属线226b，第一金属互连层(M1)位于M2层下面。如上所述，应该理解，M1线226b和通孔224b位于M2层下面，并且图4中示出的视图仅为了便于说明。虽然在图4中未示出，但是在图7的截面图中示出，金属线226b连接至NMOS编程晶体管(通过Via0和M0层)以用于对第二熔丝线202b的第二主熔丝链204b编程。
图5A和图5B分别并列地示出了图2A和图4，以示出当选择电熔丝单元110a时的编程路径230。具体地，当选择字线WL0并且选择位线BL0(在图4和5A中示出为M3线220)时，选择电熔丝单元110a。从附图中可以看出，编程电流流经(i)对应于BL0的M3线220，(ii)通过Via2连接件222至第一熔丝线202a，以及(iii)穿过第一熔丝线202a(包括第一主熔丝链204a)通过Via1连接件224a至第一组M1金属线226a。如上所述，第一组M1金属线226a连接至通过字线WL0选择的电熔丝单元110a的NMOS编程晶体管。通过编程路径230的编程电流的流动使得第一主熔丝链204a熔断，这在图5A中示出。
如图5A所示，第一熔丝线202a的任一侧上的翼206a和第一熔丝线202a的任一侧上的翼206b与第一熔丝线202a间隔开，并且因此在M2层内不直接连接至第一主熔丝链204a。然而，翼206a和206b的存在对熔断良率具有积极影响。翼206a和翼206b减小区域网电阻，即，该区域的寄生电阻。减小第一熔丝线202a两侧区域的寄生电阻增加了通过第一熔丝线202a的编程电流，并且提高了主熔丝链204a的编程(熔断)良率。
图5C和图5D分别并列地示出了图2A和图4，以示出选择电熔丝单元110a时的编程路径240。具体地，当选择字线WL1并且选择位线BL0(在图4和5B中示出为M3线220)时，选择电熔丝单元110b。从附图中可以看出，编程电流流经(i)对应于BL0的M3线220，(ii)通过Via2连接件222至第二熔丝线202b，以及(iii)穿过第二熔丝线202b(包括第二主熔丝链204b)通过Via1连接件224a至第二组M1金属线226b。如上所述，第二组M1金属线226b连接至由字线WL1选择的电熔丝单元110b的NMOS编程晶体管。通过编程路径240的编程电流的流动使得第二主熔丝链204b熔断，这在图5C中示出。
如上所述，每个电熔丝的位线侧均使用M3-Via2-M2连接，并且每个电熔丝的NMOS晶体管侧均使用M2-Via1-M1连接。用于熔丝结构的金属2(M2)布局允许共用共有位线并且由相邻字线触发的两个相邻电熔丝元件共用熔丝翼，具体为设置在第一熔丝线202a和第二熔丝线202b之间的熔丝翼206a和206b。允许两个可独立选择的熔丝共用M2层中的共有结构(实质上创建可重复的1T2R1T熔丝结构)可以显着减小单元面积，例如与两个1T1R结构相比，1T2R1T布局占用的面积减小15至20％。如将结合图8更详细地描述的，这种沿着编程路径的空间节省减小了编程路径的电阻，这增加了可用于熔断选择的熔丝的编程电流，并且因此提高了器件性能。
图6示出了具有以下所示区域的器件层的布局：M3层中对应于位线(例如，BL0)的区域302；M3层中对应于相邻的位线(例如，BL1)的区域304；M2层中由两个电熔丝单元的熔丝结构共用的区域306；用于第一电熔丝单元的连接至M0层中的字线WL0的NMOS编程晶体管的区域308；用于第二电熔丝单元的连接至M0层中的字线WL1的NMOS编程晶体管的区域310；M1层中的区域312，用于M2熔丝区域306中的第一熔丝线316和区域308中的NMOS编程晶体管之间的金属线连接；以及M1层中的区域314，用于M2熔丝区域306中的第二熔丝线318和区域310中的NMOS编程晶体管之间的金属线连接。
图7示出了图4至图6中示出的1T2R1T架构的截面立体图，1T2R1T架构具体为通过熔丝结构将位线(BL0)220向下连接至两个电熔丝单元的选择晶体管250a、250b。如图所示，位线220形成在M3层中，并且通过VIA2层中的通孔222(为了便于说明没有示出全部)连接至第一熔丝线202a和第二熔丝线202b的第一端并且连接至相邻的熔丝翼206a。由BL0/WL0组合可寻址的第一电熔丝单元的NMOS选择晶体管250a的源极252a连接至地，栅极256a连接至形成在M0层中的字线(WL0)260a，并且漏极254a通过VIA0和M0连接连接至M1金属线226a。由BL0/WL1组合可寻址的第二NMOS选择晶体管250b的源极252b连接至地，栅极256b连接至形成在M0层中的字线(WL1)260b，并且漏极254b通过VIA0和M0连接连接至M1金属线226b。图7没有示出可选的熔丝壁208。
图8示出了熔丝单元既为物理布局又被电路路径表示的编程路径。该路径在电源VQPS与地之间延伸。存在与电源VQPS至PMOS电源开关晶体管P1的连接相关的电阻RVQPS。在PMOS电源开关晶体管P1的漏极处提供电压VDDQ(如图1所示)。该路径在Y方向上延伸至PMOS编程选择晶体管P2，P2对应于图1中的晶体管20。PMOS编程选择晶体管P2和PMOS电源开关晶体管P1之间的路径的电阻被标识为RVQ_YPASS。再者，在Y方向上，存在从PMOS编程选择晶体管P2至熔丝单元的路径，并且路径具有标识为Rdrop的电阻。熔丝单元电阻包括熔丝元件(图1中的熔丝16)的电阻(在图8中标识为Rfuse)，以及熔丝与编程晶体管(图1中的晶体管14)之间连接件的电阻(在图8中标识为Rdrain)。编程路径通过图8的电路图中的NMOS选择晶体管P3延伸至地。该连接件被标识为具有电阻Rvss。下表(表1)比较了当对两个电熔丝单元中的每个使用1T1R布局时以及使用以上结合图4至图7描述的改进的1T2R1T布局时的7nm代(generation)的参数：
<u>参数(欧姆)</u> <u>1T1R</u> <u>1T2R1T</u>
RVQPS 2.16 2.16
RVQ_YPASS 17.48 13.27
Rdrop 25.86 18.49
Rdrain 5.1 5.1
RVSS 4 4
总计 54.6 43.02
表1
从上表可以看出，1T2R1T布局使得RVQ_YPASS的电阻从17.48减小至13.27，减小了约24％。该布局也使得Rdrop电阻从25.86减小至18.49，减小了约28.5％。表1中列出的编程路径的各组件总体电阻从54.6减小至43.02，减小了21.2％。
在诸如5nm代的其它代技术中，可以实现类似的益处。在5nm代中，可以观察到，1T2R1T结构的Y方向长度(图6中的测量C)为1.798μm，而具有两个1T2R单元布局的Y方向长度将占据2.164μm。这相当于在Y方向上节省0.366μm，这归因于两个相邻熔丝，从而使单元面积节省约16.9％。在实施例中，在Y方向上可以包括64或128个熔丝，这显着的节省了空间(即，在Y方向上节省32×0.366μm或64×0.366μm)。例如，下表(表2)比较了对每个电熔丝单元使用1T1R布局时以及使用改进的1T2R1T布局时的5nm代的参数：
<u>参数(欧姆)</u> <u>1T1R</u> <u>1T2R1T</u>
RVQPS 5.18 5.18
RVQ_YPASS 41.95 37.60
Rdrop 62.06 54.34
Rdrain 6 6
RVSS 4.8 4.8
总计 119.99 107.92
表2
与7nm代类似，1T2R1T布局使得RVQ_YPASS的电阻减小，具体地从41.95减小至37.6，减小了约10.4％。该布局也使得Rdrop的电阻从62.06减小至54.34，减小了约12.4％。编程路径的总体电阻从119.99减小至107.92，减小了约10.1％。可用于对熔丝元件编程的编程电流随着路径的电阻降低而增加，这提高了编程性能。
图9示出了形成经过编程的集成电路器件的方法400。在步骤402中，根据本文描述的实施例形成具有电熔丝单元阵列的集成电路器件。例如，在某些实施例中，电熔丝单元阵列和单元结构可以如以上描述的图2A至图8中示出的形成。在步骤404中，对集成电路器件的电熔丝单元阵列的一个或多个单元编程，从而形成经过编程的器件。在实施例中，该编程步骤涉及提供足以损坏电熔丝单元阵列中的一个或多个单元的主熔丝链204的编程电流。
本发明提供了集成电路结构的各个实施例，该集成电路结构具有用于电熔丝单元阵列的熔丝元件的改进的布局。与1T1R布局相比，在M2互连层中形成熔丝元件并且符合适用于该层的DRC检查的实施例中的改进布局减小了电熔丝单元面积。减小的单元面积减小了编程路径电阻，从而增加编程电流并且提高编程性能。
在集成电路结构的实施例中，集成电路结构包括形成在第一金属层中的第一熔丝线；形成在第一金属层中的第二熔丝线；形成在第一金属层中且位于第一熔丝线的第一端的相对两侧上的第一对熔丝翼；形成在第二熔丝线的第一端的相对侧上的第一金属层中的第二对熔丝翼；形成在第一熔丝线的第二端的相对侧上的第一金属层中的第三对熔丝翼；以及形成在第一金属层中且位于第二熔丝线的第二端的相对两侧上的第四对熔丝翼，其中，第一对熔丝翼和第二对熔丝翼共用第一共用熔丝翼并且第三对熔丝翼和第四对熔丝翼共用第二共用熔丝翼。在实施例中，集成电路结构还包括连接至第一熔丝线的第二端并且连接至第一字线的第一选择晶体管；连接至第二熔丝线的第二端并且连接至第二字线的第二选择晶体管；以及连接至第一和第二熔丝线的第一端的位线。在集成电路结构的实施例中，位线连接至第一和第二对熔丝翼。在集成电路结构的实施例中，位线形成在第一金属层之上的第二金属层中。在集成电路结构的实施例中，第一金属层是集成电路结构的M2金属互连层，并且第二金属层是集成电路结构的M3金属互连层。在实施例中，第一选择晶体管通过形成在第一金属层之下的第二金属层中的第一金属线连接至第一熔丝线的第二端，并且第二选择晶体管通过形成在第二金属层中的第二金属线连接至第一熔丝线的第二端。在实施例中，第一和第二字线形成在第二金属层之下的第三金属层中。在实施例中，第一金属线连接至第三对熔丝翼中的第一个熔丝翼，并且第二金属线连接至第四对熔丝翼中的第一个熔丝翼。在实施例中，第三和第四对熔丝翼的第二共用熔丝翼是浮置的。在实施例中，集成电路结构包括形成在第一金属层中的熔丝壁，熔丝壁设置在第一熔丝线的中心部分和第二熔丝线的中心部分之间。在实施例中，集成电路结构还包括形成在第一金属层中并且与第一熔丝线的中心部分相邻设置的第二熔丝壁以及形成在第一金属层中并且与第二熔丝线的中心部分相邻设置的第三熔丝壁。在实施例中，第一、第二、第三和第四对熔丝翼的熔丝翼通过绝缘体与第一金属层内的第一和第二熔丝线间隔开。
在集成电路结构的另一实施例中，集成电路结构包括布置为电熔丝单元的多行和多列的电熔丝单元阵列，每个电熔丝单元均包括连接至相应的字线的相应的选择晶体管和形成在金属层中的相应的熔丝元件，熔丝元件在熔丝元件的第一端处连接至相应的位线并且在熔丝元件的第二端处连接至选择晶体管；熔丝元件包括熔丝线、形成在熔丝线的第一端的相对侧上的第一对熔丝翼和形成在熔丝线的第二端的相对侧上的第二对熔丝翼；并且其中，每个熔丝元件均与其所在的一列电熔丝单元中的相邻电熔丝单元的熔丝元件均共用来自第一对熔丝翼的熔丝翼和来自第二对熔丝翼的熔丝翼。在实施例中，每个熔丝元件的第一对熔丝翼的熔丝翼连接至相应的位线，熔丝元件的第一端连接至该位线。在实施例中，每个熔丝元件的第二对熔丝翼中的一个熔丝翼连接至选择晶体管，并且第二对熔丝翼中的另一熔丝翼是浮置的。在实施例中，浮置的熔丝翼是与相邻电熔丝单元的熔丝元件共用的熔丝翼。在实施例中，集成电路结构还包括形成在每个熔丝元件的熔丝线的中心部分的相对侧上的一对熔丝壁。在实施例中，每个熔丝元件的熔丝翼通过绝缘体与金属层内的熔丝线间隔开。
在又一实施例中，集成电路结构包括第一电熔丝单元的第一选择晶体管；第二电熔丝单元的第二选择晶体管；形成在第一和第二选择晶体管上方的第一互连层；形成在第一互连层上方的第二互连层；形成在第二互连层上方的第三互连层；形成在第三互连层上方的第四互连层；形成在第一互连层中并且连接至第一选择晶体管的栅极的第一字线；形成在第一互连层中并且连接至第二选择晶体管的栅极的第二字线；形成在第二互连层中的第一和第二熔丝元件，每个熔丝元件均包括熔丝线，熔丝线具有设置在熔丝线的第一端的相对侧上的第一对熔丝翼和设置在熔丝线的第二端的相对侧上的第二对熔丝翼，第一对熔丝翼共用第一共用熔丝翼，第二对熔丝翼共用第二共用熔丝翼；形成在第四互连层中的位线，其中，位线连接至第一和第二熔丝线以及第一对熔丝翼；并且其中，第一和第二熔丝线分别通过形成在第二互连层中的第一和第二线连接至第一和第二选择晶体管。在实施例中，第一对熔丝翼的熔丝翼和第二对熔丝翼的熔丝翼通过绝缘体与第二互连层中的第一和第二熔丝线间隔开，其中，来自第一熔丝元件的第二对熔丝翼的一个熔丝翼连接至第二互连层的第一线，并且其中，来自第二熔丝元件的第二对熔丝翼的一个熔丝翼连接至第二互连层的第二线。
在又一实施例中，形成经过编程的集成电路器件的方法包括：形成包括多对相邻的电熔丝单元对的电熔丝单元阵列，其中，每个电熔丝单元对均包括：形成在第一金属层中的第一熔丝线；形成在第一金属层中的第二熔丝线；形成在第一金属层中且位于第一熔丝线的第一端的相对两侧上的第一对熔丝翼；形成在第一金属层中且位于第二熔丝线的第一端的相对两侧上的第二对熔丝翼；形成在第一金属层中且位于第一熔丝线的第二端的相对两侧上的第三对熔丝翼；以及形成在第一金属层中且位于第二熔丝线的第二端的相对两侧上的第四对熔丝翼，其中，第一对熔丝翼和第二对熔丝翼共用第一共用熔丝翼，并且第三对熔丝翼和第四对熔丝翼共用第二共用熔丝翼；以及对电熔丝单元阵列中的一个或多个单元编程。在某些实施例中，编程步骤包括提供编程电流以分别损坏一个或多个单元的一条或多条熔丝线。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路结构，包括：
第一熔丝线，形成在第一金属层中；
第二熔丝线，形成在所述第一金属层中；
第一对熔丝翼，形成在所述第一金属层中且位于所述第一熔丝线的第一端的相对两侧；
第二对熔丝翼，形成在所述第一金属层中且位于所述第二熔丝线的第一端的相对两侧；
第三对熔丝翼，形成在所述第一金属层中且位于所述第一熔丝线的第二端的相对两侧；以及
第四对熔丝翼，形成在所述第一金属层中且位于所述第二熔丝线的第二端的相对两侧，其中，所述第一对熔丝翼和所述第二对熔丝翼共用第一共用熔丝翼并且所述第三对熔丝翼和所述第四对熔丝翼共用第二共用熔丝翼。
2.根据权利要求1所述的集成电路结构，还包括：
第一选择晶体管，连接至所述第一熔丝线的第二端并且连接至第一字线；
第二选择晶体管，连接至所述第二熔丝线的第二端并且连接至第二字线；以及
位线，连接至所述第一熔丝线的第一端和所述第二熔丝线的第一端。
3.根据权利要求2所述的集成电路结构，其中，所述位线连接至所述第一对熔丝翼和所述第二对熔丝翼。
4.根据权利要求3所述的集成电路结构，其中，所述位线形成在所述第一金属层之上的第二金属层中。
5.根据权利要求4所述的集成电路结构，其中，所述第一金属层是所述集成电路结构的M2金属互连层，并且所述第二金属层是所述集成电路结构的M3金属互连层。
6.根据权利要求2所述的集成电路结构，其中，所述第一选择晶体管通过形成在所述第一金属层之下的第二金属层中的第一金属线连接至所述第一熔丝线的第二端，并且所述第二选择晶体管通过形成在所述第二金属层中的第二金属线连接至所述第一熔丝线的第二端。
7.一种集成电路结构，包括：
电熔丝单元阵列，布置为电熔丝单元的多行和多列，每个所述电熔丝单元均包括连接至相应的字线的相应的选择晶体管和形成在金属层中的相应的熔丝元件，所述熔丝元件在所述熔丝元件的第一端处连接至相应的位线并且在所述熔丝元件的第二端处连接至所述选择晶体管；
所述熔丝元件包括熔丝线、形成在所述熔丝线的第一端的相对两侧的第一对熔丝翼和形成在所述熔丝线的第二端的相对两侧的第二对熔丝翼；以及
其中，每个所述熔丝元件均与其所在电熔丝单元列中的相邻电熔丝单元的所述熔丝元件共用来自所述第一对熔丝翼的熔丝翼和来自所述第二对熔丝翼的熔丝翼。
8.根据权利要求7所述的集成电路结构，其中，每个所述熔丝元件的所述第一对熔丝翼的熔丝翼连接至相应的位线，所述熔丝元件的第一端连接至所述相应的位线。
9.一种形成编程的集成电路器件的方法，包括：
形成包括多对相邻的电熔丝单元对的电熔丝单元阵列，每个所述电熔丝单元对均包括：
第一熔丝线，形成在第一金属层中；
第二熔丝线，形成在所述第一金属层中；
第一对熔丝翼，形成在所述第一金属层中且位于所述第一熔丝线的第一端的相对两侧；
第二对熔丝翼，形成在所述第一金属层中且位于所述第二熔丝线的第一端的相对两侧；
第三对熔丝翼，形成在所述第一金属层中且位于所述第一熔丝线的第二端的相对两侧；以及
第四对熔丝翼，形成在所述第一金属层中且位于所述第二熔丝线的第二端的相对两侧，其中，所述第一对熔丝翼和所述第二对熔丝翼共用第一共用熔丝翼，并且所述第三对熔丝翼和所述第四对熔丝翼共用第二共用熔丝翼；以及
对所述电熔丝单元阵列中的一个或多个单元编程。
10.根据权利要求9所述的方法，其中，所述编程包括提供编程电流以分别损坏所述一个或多个单元的一条或多条熔丝线。
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