KR101507029B1 - 고체상태 메모리를 위한 ３ｄ 고체상태 배열 - Google Patents

고체상태 메모리를 위한 ３ｄ 고체상태 배열

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루이즈 엠 프란카 네토
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에이취지에스티 네덜란드 비.브이.
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Abstract

본 발명은 전반적으로 메모리 셀들의 3차원 배열에 관한 것이다. 이러한 3D 배열 및 배향은, 최소량의 오버헤드 배선을 사용하거나 오버헤드 배선을 필요로 하지 않으면서 3D 어레이 내의 임의의 메모리 셀의 프로그래밍, 판독, 및/또는 질의를 가능하게 하는 매크로 셀들로 이루어진다. 개별 매크로 셀들은 서로 전기적으로 결합되고, 그에 따라 기판 상의 단일 트랜지스터를 사용하여 다수의 매크로 셀들을 어드레싱할 수 있다. 이러한 배열에 있어서, 메모리 소자들을 어드레싱하기 위한 모든 보조 회로들이 단순화되고, 그로 인해 이들의 집적 회로 면적이 줄어든다.

Description

고체상태 메모리를 위한 ３Ｄ 고체상태 배열{A 3D SOLID-STATE ARRANGEMENT FOR SOLID-STATE MEMORY}
본 발명의 실시예들은 전반적으로 상변화 메모리(phase change memory, PCM) 셀 및 그 배열에 관한 것이다.
PCM은 일종의 비휘발성 메모리 기술이다. PCM은 스토리지 클래스 메모리(storage class memory, SCM) 응용들을 위한 후보자이자 신흥 기술이며, 고체상태 스토리지 응용들에서 그리고 NAND 플래시 고체상태 드라이브(solid-state drive, SSD)들의 경우에 NOR 및 NAND 플래시 메모리를 제거할 중요한 도전자이다. PCM은 메모리 셀을 가열함으로써, 메모리 셀의 전환에 기반하여, 통상적으로는 두 안정된 상태(결정질 상태와 비정질 상태) 사이의 Ge2Sb2Te5와 같은 칼코게니드에 기반하여 기능한다. 메모리 셀을 가열하기 위해, 전류가 PCM 셀을 통해 흐른다. 효율적인 메모리 장치를 위해 다수의 PCM 셀들이 어레이 내에 존재할 것이다. 각각의 PCM 셀을 낮은 오버헤드 전기 배선으로 어드레싱, 프로그래밍, 및 판독할 필요가 있다. PCM 셀은 그 자체가 상변화 셀이며, 본원에 논의되는 바와 같은 PCM 장치는 PCM 셀들과 부속 히터들(회로도에서 레지스터로 나타냄)의 세트이다. PCM 장치는 본원에서 메모리 소자이다.
PCM 셀 어레이(100)는 종종, 도 1a에 도시된 바와 같이, 선택 트랜지스터(102)가 각각의 메모리 셀(104)과 직렬 연결되어 배열된다. 각각의 메모리 셀(104)을 프로그래밍 또는 질의할 수 있도록 워드라인(WL)들과 비트라인(BL)들을 배열한다. 하나의 PCM 셀 행이 단일 워드라인(WL)에 의해 활성화되며, 상기 행 내의 각각의 PCM 셀(104)은, PCM 셀(104)들의 상태에 따라, 즉 PCM 셀(104)들의 고저항(비정질) 상태 또는 저저항(결정질) 상태에 따라, PCM 셀이 전기적으로 연결되는 비트라인(BL)에 영향을 미칠 것이다. 도 1a에 도시된 바와 같이, PCM 장치(106)들의 간단한 어레이(100)가 도시된다. PCM 장치(106)들이 모두 공통의 평면을 따라 배열되기 때문에, 어레이(100)는 2차원 어레이이다.
도 1b에 도시된 일반적으로 “교차점(cross-point)”으로 칭하는 대안적인 설계에서, x 방향의 워드라인(WL)들 및 y 방향의 비트라인(BL)들의 각각의 교차점에는, PCM 셀(104) 자체와 그 히터(레지스터로 나타냄)를 포함하는 PCM 장치(106)가 구비된다. 종종 선택 장치가 PCM 장치에 직렬로 추가된다. 이러한 선택 장치는 다이오드 또는 트랜지스터이다. 교차점 어레이(110)에 추가되거나 대안으로 PCM 셀 어레이의 외부에 사용되는 선택 장치 또는 다이오드 또는 트랜지스터는 종종 PCM 어레이가 얼마나 조밀하게 될 수 있는지에 대한 제한 요인이 될 수 있다.
선택 장치가 교차점 어레이에 추가된 경우, PCM 장치(106)마다 하나의 선택 장치가 존재할 것이다. 선택 장치는 PCM 장치(106)의 전류 요건들을 만족시킬 필요가 있다. 그 결과로, 심지어 PCM 장치(106)가 리소그래피 제한에 따라 작게 제조될 수 있고 4F2의 면적(F는 리소그래피 기술에서 하프-피치 임계 치수임)만을 차지할 수 있는 경우에도, 선택 장치가 CMOS 트랜지스터라면 30F2를 필요로 할 수 있고, 바이폴라 트랜지스터라면 10F2를 필요로 할 수 있다. 고전도성이 되도록 최적화된 다이오드들은 4F2의 면적을 사용하여 PCM 장치의 전류 요건을 따를 수 있고, 그에 따라 이들은 PCM 또는 동작을 위해 상당한 전류를 필요로 하는 임의의 메모리 장치를 사용한 교차점 메모리들에서 선택 장치로서 매우 자주 고려된다.
불행히도, 다이오드의 사용은 교차점 어레이(110)의 개념을 2차원(2D) 어레이로부터 3차원(3D) 어레이로 확장하는 것을 매우 어렵게 한다. 3D 어레이에서는, 어레이의 중간에 있는 PCM 장치(106)들의 어드레싱이 어렵다.
그러므로, PCM 3D 어레이의 중간에서 PCM 셀들을 어드레싱하기 위해 사용된 오버헤드 배선을 최소화할 뿐만 아니라, PCM 장치가 배치된 기판의 표면적의 사용을 최소화하는 한편, 각각의 PCM 셀을 개별적으로 액세스될 수 있게 하는 PCM 장치가 필요하다.
본 발명은 전반적으로 PCM 셀 및 그 배열에 관한 것이다. 본 설명에서 PCM 장치를 사용하고 있지만, 이는 단지 설명의 목적으로 사용된 것이다. 본 발명의 정신을 벗어남 없이, 터널자기저항(tunnel magnetoresistance, TMR) 메모리 장치와 같은 다른 메모리 장치들 역시 사용할 수 있다. 일 실시예에서, 3차원 메모리 어레이는 제1 매크로 셀 및 제2 매크로 셀을 포함한다. 제1 매크로 셀은: 제1 3단자 선택 장치(금속 반도체 전계 효과 트랜지스터(MESFET) 또는 다른 3단자 선택 장치일 수 있음); 상기 제1 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제1 축에 수직하는 제2 축을 따라 연장된 제1 전기 커넥터; 상기 제1 3단자 선택 장치에 결합된 제2 전기 커넥터; 상기 제2 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제1 메모리 셀; 및 상기 제1 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제2 축과 제1 축 모두에 수직하는 제3 축을 따라 연장된 제3 전기 커넥터를 포함한다. 제2 매크로 셀은: 제2 3단자 선택 장치; 상기 제2 3단자 선택 장치에 결합되며, 제1 축에 평행하는 제4 축을 따라 연장되고, 또한 제2 축을 따라 연장되며, 제1 전기 커넥터에 전기적으로 결합된 제4 전기 커넥터; 상기 제2 3단자 선택 장치에 결합된 제5 전기 커넥터; 상기 제5 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제2 메모리 셀; 및 상기 제2 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제3 축에 평행하는 제5 축을 따라 연장되고, 제3 전기 커넥터에 전기적으로 결합된 제6 전기 커넥터를 포함한다. 전기 절연 스페이서가 제3 전기 커넥터와 제4 전기 커넥터 사이에 결합된다.
다른 실시예에서, 3차원 메모리 어레이는 제1 매크로 셀 및 제2 매크로 셀을 포함한다. 제1 매크로 셀은: 제1 3단자 선택 장치; 상기 제1 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제1 축에 수직하는 제2 축을 따라 연장된 제1 전기 커넥터; 상기 제1 3단자 선택 장치에 결합된 제2 전기 커넥터; 상기 제2 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제1 메모리 셀; 및 상기 제1 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제2 축과 제1 축 모두에 수직하는 제3 축을 따라 연장된 제3 전기 커넥터를 포함한다. 제2 매크로 셀은: 제2 3단자 선택 장치; 상기 제2 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제2 축에 평행하는 제4 축을 따라 연장되고, 제1 전기 커넥터에 전기적으로 결합된 제4 전기 커넥터; 상기 제2 3단자 선택 장치에 결합된 제5 전기 커넥터; 상기 제5 전기 커넥터에 결합되며, 상기 제4 축을 따라 배치된 제2 메모리 셀; 및 상기 제2 메모리 셀에 결합되며, 상기 제4 축을 따라 그리고 제3 축에 평행하는 제5 축을 따라 연장된 제6 전기 커넥터를 포함한다.
또 다른 실시예에서, 3차원 메모리 어레이는 제1 매크로 셀, 제2 매크로 셀, 및 제3 매크로 셀을 포함한다. 제1 매크로 셀은: 제1 3단자 선택 장치; 상기 제1 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제1 축에 수직하는 제2 축을 따라 연장된 제1 전기 커넥터; 상기 제1 3단자 선택 장치에 결합된 제2 전기 커넥터; 상기 제2 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제1 메모리 셀; 및 상기 제1 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제2 방향과 제1 방향 모두에 수직하는 제3 축을 따라 연장된 제3 전기 커넥터를 포함한다. 제2 매크로 셀은: 제2 3단자 선택 장치; 상기 제2 3단자 선택 장치에 결합되며, 제2 축을 따라 그리고 제1 축에 평행하는 제4 축을 따라 연장되고, 제1 전기 커넥터에 전기적으로 결합된 제4 전기 커넥터; 상기 제2 3단자 선택 장치에 결합된 제5 전기 커넥터; 상기 제5 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제2 메모리 셀; 및 상기 제2 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제3 축에 평행하는 제5 축을 따라 연장되고, 제3 전기 커넥터에 전기적으로 결합된 제6 전기 커넥터를 포함한다. 상기 3차원 메모리 어레이는 또한 제3 전기 커넥터와 제4 전기 커넥터 사이에 결합된 제1 전기 절연 스페이서를 포함한다. 제3 매크로 셀은: 제3 3단자 선택 장치; 상기 제3 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제2 축에 평행하는 제6 축을 따라 연장되고, 제1 전기 커넥터에 전기적으로 결합된 제7 전기 커넥터; 상기 제3 3단자 선택 장치에 결합된 제8 전기 커넥터; 상기 제8 전기 커넥터에 결합되며, 상기 제6 축을 따라 배치된 제3 메모리 셀; 및 상기 제3 메모리 셀에 결합되며, 상기 제6 축을 따라 그리고 제3 축에 평행하는 제7 축을 따라 연장된 제9 전기 커넥터를 포함한다.
최소량의 오버헤드 배선을 사용하거나 오버헤드 배선을 필요로 하지 않으면서 3D 어레이 내의 임의의 메모리 셀의 프로그래밍, 판독, 및/또는 질의를 가능하게 하는 매크로 셀들로 이루어진다. 개별 매크로 셀들은 서로 전기적으로 결합되고, 그에 따라 기판 상의 단일 트랜지스터를 사용하여 다수의 매크로 셀들을 어드레싱할 수 있다. 이러한 배열에 있어서, 메모리 소자들을 어드레싱하기 위한 모든 보조 회로들이 단순화되고, 그로 인해 이들의 집적 회로 면적이 줄어든다.
따라서, 본 발명의 전술한 특징들을 상세히 이해할 수 있는 방식으로, 앞서 간략하게 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조하여 제공될 수 있고, 이들 실시예들 중 일부는 첨부 도면에 도시되어 있다. 그러나, 첨부 도면은 본 발명의 전형적인 실시예들만을 도시하므로, 본 발명의 범주를 제한하는 것으로 간주되지 않아야 함을 주목해야 하는데, 이는 본 발명이 다른 동일하게 효과적인 실시예들을 허용할 수 있기 때문이다.
도 1a는 종래의 메모리 셀(100)의 개략적인 등각도이다.
도 1b는 종래의 메모리 셀(110)의 개략적인 횡단면도이다.
도 2는 일 실시예에 따른 PCM 셀 내에서 사용하기 위한 매크로 셀(200)의 등각도이다.
도 3은 나란히 배열된 2개의 매크로 셀들(200A, 200B)을 구비한 PCM-기반 빌딩 블록 어레이(300)의 등각도이다.
도 4는 나란히 배열된 복수의 매크로 셀들(200A~200D)을 구비한 PCM-기반 메모리 빌딩 블록 어레이(400)의 개략적인 등각도이다.
도 5는 복수의 매크로 셀들(200A~200H)을 구비한 3D PCM-기반 메모리 어레이(500)의 개략적인 등각도이다.
도 6a 내지 도 6d는 일 실시예에 따른 3D PCM-기반 어레이(600)의 개략적인 등각도들이다.
이해를 돕기 위해, 가능한 경우, 도면들에 공통인 동일한 구성요소들을 나타내기 위해 동일한 도면부호들을 사용하였다. 일 실시예에 개시된 구성요소들을 구체적인 설명 없이 다른 실시예들에서 유리하게 사용할 수 있음은 물론이다.
후술하는 설명에서는 본 발명의 실시예들을 참조한다. 그러나, 본 발명은 설명된 특정한 실시예들에 제한되지 않는다는 것을 이해해야 한다. 대신, 후술하는 특징들 및 구성요소들의 임의의 조합은 서로 다른 실시예들에 관한 것이든 아니든 본 발명을 구현 및 실시하기 위해 고려된 것이다. 아울러, 본 발명의 실시예들이 다른 있을 수 있는 해결방안들 및/또는 종래 기술에 비해 이점을 달성할 수 있지만, 소정의 실시예에 의해 특정한 이점을 달성하는지 여부가 본 발명을 제한하지 않는다. 그러므로, 후술하는 양상들, 특징들, 실시예들, 및 이점들은 단지 설명을 위한 것이며, 청구항(들)에 명시적으로 인용된 경우를 제외하면, 첨부된 청구범위의 구성요소 또는 제한으로 고려되지 않는다. 마찬가지로, “본 발명”에 대한 참조는 본원에 개시된 모든 독창적인 주제의 보편화로 해석되지 않아야 하며, 청구항(들)에 명시적으로 인용된 경우를 제외하면, 첨부된 청구범위의 구성요소 또는 제한으로 고려되지 않아야 한다.
본 발명은 전반적으로 PCM 셀 및 그 배열에 관한 것이다. PCM 셀은 설명의 목적으로만 사용된다. 본 발명의 범주를 벗어남 없이 터널자기저항(tunnel magneto-resistive, TMR) 셀들과 같은 다른 메모리 셀들, 또는 저항 변화에 따라 정보를 저장하는 다른 메모리 셀 소자들을 사용할 수 있음은 물론이다. 스핀전달토크 TMR의 경우, 셀의 전환을 위한 전류가 두 방향으로 요구될 필요가 있고, 본 특허 출원의 본 발명 역시 이러한 요건을 따를 것이다. 본원에 사용된 바와 같은 PCM-기반 빌딩 블록은 다수의 매크로 셀들로 이루어진다. 도 2는 일 실시예에 따른 매크로 셀(200)의 등각도이다. 매크로 셀(200)은 그 하부에 전기 절연 스페이서(202)를 포함하여, 매크로 셀(200)을 트랜지스터들 또는 인접한 매크로 셀들과 같은, 아래에 마련된 전도성 물질로부터 전기적으로 절연한다. 전기 절연 스페이서(202)로 사용될 수 있는 적절한 물질들에는, 실리콘 다이옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드가 포함된다.
매크로 셀(200)은 또한 MESFET일 수 있는 3단자 선택 장치(208)를 포함한다. 후술하는 바와 같이, 3단자 선택 장치(208)가 MESFET이라면, 상기 3단자 장치(208)의 게이트 전극이 3차원 어레이 외부의 제어 장치에 결합되어, 게이트 전극에 전압 또는 전류가 전달될 것이다. 3단자 장치(208)는 제1 전기 커넥터(206)에 전기적으로 결합된다. 제1 전기 커넥터는 제1 축(216)을 따라 그리고 제1 축(216)에 수직하는 제2 축(218)을 따라 연장된다. 도 2에 도시된 바와 같이, 3단자 장치(208)는 제2 축(218)을 따라 제1 전기 커넥터(206)에 결합된다. 3단자 장치(208)의 게이트는 제1 축(216)과 제2 축(218) 모두에 수직하는 다른 축(222)을 따라 연장된다는 것을 또한 주목해야 한다. 제1 전기 커넥터(206) 중 제1 축(216)을 따라 연장된 부분은 3단자 장치(208)의 소스에 전류를 제공하기 위해 사용된다.
당해 기술분야의 숙련자들은, MESFET이 완전 대칭 장치이며, 전압 준위가 인가된 후에만 그 소스 및 드레인 단자들이 정의된다는 것을 인식할 것이다. 이러한 경우, MESFET은 메모리 셀 소자를 통해 두 방향으로 전류 흐름을 지원할 것이다.
매크로 셀(200)은 또한 메모리 셀(212)을 포함하는 데, 상기 메모리 셀은 제2 축(218)을 따라 배치되며, 제2 전기 커넥터(210)에 의해 3단자 장치(208)에 전기적으로 결합된다. 제2 전기 커넥터(210)는 3단자 장치(208)가 MESFET이라면 3단자 장치(208)의 드레인과 메모리 소자 모두에 결합된다. 메모리 셀(212)은 또한 제3 전기 커넥터(214)에 결합된다. 제3 전기 커넥터(214)는 제2 축(218)을 따라 그리고 제1 축(216)과 제2 축(218) 모두에 수직하는 제3 축(220)을 따라 연장된다. 다른 전기 절연 스페이서(204)가 제3 전기 커넥터(214)에 결합되어, 매크로 셀(200)을 인접한 매크로 셀들로부터 전기 절연한다.
매크로 셀(200)을 어드레싱하기 위해, 매크로 셀(200)의 상이한 세 위치에 전압 또는 전류를 인가한다. 먼저, 제1 전기 커넥터(206)에 전압 또는 전류를 인가한다. 두 번째로, 3단자 장치(208)가 MESFET이라면, 3단자 장치(208)의 게이트에 전압 또는 전류를 인가한다. 세 번째로, 제3 전기 커넥터(214)에 전압 또는 전류를 인가한다. 세 전압 또는 전류 모두를 동일한 매크로 셀(200)에 인가한 경우, 메모리 셀(212)로부터 데이터를 판독 또는 기입할 수 있도록 매크로 셀(200)을 어드레싱한다. 이러한 예시적인 설명에서의 메모리 셀(212)은 PCM 셀 및 그 히터를 나타내지만, 자기저항 메모리 소자들이나 다른 가변저항 소자들과 같은 다른 메모리 셀 소자들 역시 사용할 수 있다.
도 3은 나란히 배열된 2개의 매크로 셀들(200A, 200B)을 구비한 PCM-기반 빌딩 블록 어레이(300)의 등각도이다. 도 3에서 확인할 수 있는 바와 같이, 각각의 매크로 셀(200A, 200B)은 전기 절연 스페이서(202, 204), 제1 전기 커넥터(206), 3단자 선택 장치(208), 제2 전기 커넥터(210), 메모리 셀(212), 및 제3 전기 커넥터(214)를 포함한다. 그러나, 매크로 셀들 중 하나의 매크로 셀(200A)의 제1 전기 커넥터(206)가 제1 축(216)과 제2 축(218) 모두를 따라 연장된 반면, 다른 매크로 셀(200B)의 제1 전기 커넥터(206)는 제1 축(216)을 따라, 그리고 제2 축(218)에 평행하며 제1 축(216)에 수직하는 다른 축(302)을 따라 연장된다. 또한, 하나의 매크로 셀(200B)의 제3 전기 커넥터(214)는 제3 축(220)에 평행하는 축(304)을 따라 연장된다. 마지막으로, 하나의 매크로 셀(200B)의 3단자 선택 장치(208)는 다른 매크로 셀(200A)의 3단자 장치(208)가 연장된 축(222)에 평행하는 축(306)을 따라 연장된다.
양 매크로 셀들(200A, 200B)의 제1 전기 커넥터(206)들은 제1 축(216)을 따라 연장될 뿐만 아니라, 서로 전기적으로 연결된다. 그러므로, 전류가 하나의 매크로 셀(200A)의 제1 전기 커넥터(206)에 인가된 경우, 전류는 다른 매크로 셀(200B)의 제1 전기 커넥터(206)에도 인가된다. 또한, 전류가 제1 전기 커넥터(206)들에 인가된 경우, 전류는 양 매크로 셀들(200A, 200B)의 3단자 장치(208)들의 소스에도 인가된다.
도 4는 나란히 배열된 복수의 매크로 셀들(200A~200D)을 구비한 PCM-기반 메모리 빌딩 블록 어레이(400)의 개략적인 등각도이다. 도 3에 관련하여 매크로 셀들(200A, 200B)을 상기에 설명하였지만, 다른 2개의 매크로 셀들(200C, 200D)을 추가하였다. 매크로 셀들(200A, 200B)과 유사하게, 매크로 셀들(200C, 200D) 각각은 전기 절연 스페이서(202, 204), 제1 전기 커넥터(206), 3단자 장치(208), 제2 전기 커넥터(210), 메모리 셀(212), 및 제3 전기 커넥터(214)를 포함한다. 그러나, 매크로 셀들(200C, 200D)의 제1 전기 커넥터(206)들은 매크로 셀들(200A, 200B)의 제1 전기 커넥터(206)들이 연장된 제1 축(216)과는 다른 축(402)을 따른다. 또한, 양 매크로 셀들(200C, 200D)의 제1 전기 커넥터(206)들은 축(218, 302)에 평행하는 축(404, 406)을 따라 연장된다.
매크로 셀들(200A, 200D)의 제3 전기 커넥터(214)들은 공통의 축(220)을 따라 연장되며, 서로 전기적으로 연결된다. 매크로 셀들(200B, 200C)의 제3 전기 커넥터(214)들은 공통의 축(304)을 따라 연장되며, 서로 전기적으로 연결된다. 그러나, 매크로 셀들(200A, 200D)의 제3 전기 커넥터(214)들은 매크로 셀들(200B, 200C)의 제3 전기 커넥터(214)들에 전기적으로 연결되지 않는다. 또한, 매크로 셀들(200A, 200D)의 3단자 장치(208)들은 공통의 축(222)을 따라 연장되며, 서로 전기적으로 연결된다. 매크로 셀들(200B, 200C)의 3단자 장치(208)들은 공통의 축(306)을 따라 연장되며. 서로 전기적으로 연결된다. 그러나, 매크로 셀들(200A, 200D)의 3단자 장치(208)들은 매크로 셀들(200B, 200C)의 3단자 장치(208)들에 전기적으로 연결되지 않는다.
3D PCM 메모리 어레이를 제조하기 위해 PCM-기반 빌딩 블록을 2개 이상의 평면들에 배열할 수 있다. 도 5는 복수의 매크로 셀들(200A~200H)을 구비한 3D PCM-기반 메모리 어레이(500)의 개략적인 등각도이다. 어레이(500)는 도 4에 도시된 도면에서 반시계 방향으로 90°회전된 매크로 셀들(200A~200D)을 보여준다. 4개의 추가적인 매크로 셀들(200E~200H)이 도시되어 있지만, 매크로 셀들(200E~200H)은 매크로 셀들(200A~200D) 위에 배치되며, 전기 절연 스페이서(204)들에 의해 매크로 셀들(200A~200D)로부터 전기적으로 절연된다. 추가적인 매크로 셀들을 매크로 셀들(200E~200H) 위에 형성할 수 있고, 전기절연 스페이서(502)들에 의해 전기적으로 절연할 수 있음은 물론이다.
도 5에 도시된 바와 같이, 매크로 셀들(200E, 200F)의 제1 전기 커넥터(206)들은 축(216)에 평행하는 축(508)을 따라 연장된다. 또한, 매크로 셀들(200E, 200F)의 제1 전기 커넥터(206)들은 소자(512)에 의해 매크로 셀들(200A, 200B)의 제1 전기 커넥터(206)들에 전기적으로 결합된다. 소자(512)는 제1 전기 커넥터(206)들을 기판 내의 트랜지스터들에 연결하는 배선과 같은 전기전도성 물질을 포함한다는 것을 이해해야 한다. 매크로 셀(200E)의 제1 전기 커넥터(206)는 축(218)을 따라 연장되고, 매크로 셀(200F)의 제1 전기 커넥터(206)는 축(302)을 따라 연장된다.
역시 도 5에 도시된 바와 같이, 매크로 셀들(200G, 200H)의 제1 전기 커넥터(206)들은 축(402)에 평행하는 축(510)을 따라 연장된다. 또한, 매크로 셀들(200G, 200H)의 제1 전기 커넥터(206)들은 소자(514)에 의해 매크로 셀들(200C, 200D)의 제1 전기 커넥터(206)들에 전기적으로 결합된다. 소자(514)는 제1 전기 커넥터(206)들을 기판 내의 트랜지스터들에 연결하는 배선과 같은 전기전도성 물질을 포함한다는 것을 이해해야 한다. 매크로 셀(200G)의 제1 전기 커넥터(206)는 축(404)을 따라 연장되고, 매크로 셀(200H)의 제1 전기 커넥터(206)는 축(406)을 따라 연장된다.
역시 도 5에 도시된 바와 같이, 매크로 셀들(200F, 200G)의 제3 전기 커넥터(214)들은 축(304)에 평행하는 축(506)을 따라 연장된다. 또한, 매크로 셀들(200F, 200G)의 제3 전기 커넥터(214)들은 소자(516)에 의해 매크로 셀들(200B, 200C)의 제3 전기 커넥터(214)들에 전기적으로 결합된다. 소자(516)는 제3 전기 커넥터(214)들을 기판 내의 트랜지스터들에 연결하는 배선과 같은 전기전도성 물질을 포함한다는 것을 이해해야 한다. 매크로 셀(200F)의 제3 전기 커넥터(214)는 축(302)을 따라 연장되고, 매크로 셀(200G)의 제3 전기 커넥터(214)는 축(404)을 따라 연장된다.
매크로 셀들(200E, 200H)의 제3 전기 커넥터(214)들은 축(220)에 평행하는 축을 따라 연장된다는 것을 이해해야 한다. 또한, 매크로 셀들(200E, 200H)의 제3 전기 커넥터(214)들은 소자(518)에 의해 매크로 셀들(200A, 200D)의 제3 전기 커넥터(214)들에 전기적으로 결합된다. 소자(518)는 제3 전기 커넥터(214)들을 기판 내의 트랜지스터들에 연결하는 배선과 같은 전기전도성 물질을 포함한다. 매크로 셀(200E)의 제3 전기 커넥터(214)는 축(218)을 따라 연장되고, 매크로 셀(200H)의 제3 전기 커넥터(214)는 축(406)을 따라 연장된다.
매크로 셀들(200F, 200G)의 3단자 장치(208)들은 축(306)에 평행하는 공통의 축(504)을 따라 연장되며, 서로 전기적으로 결합된다. 마찬가지로, 매크로 셀들(200E, 200H)의 MESFET(208)들은 축(222)에 평행하는 공통의 축을 따라 연장되며, 서로 전기적으로 결합된다.
도 6a 내지 도 6d는 일 실시예에 따른 3D PCM-기반 어레이(600)의 개략적인 등각도들이다. 도시된 실시예에서, PCM 어레이(600)는 별개의 4개의 층의 매크로 셀들을 포함하는데, 층마다 총 64개의 매크로 셀들이 구비되어 있다. 각 층 내에는, 제1 방향으로 연장된 8개의 행(602)과, 제1 방향에 수직하는 제2 방향으로 연장된 8개의 행(604)이 존재한다. 각각의 행(602)은 제3 전기 커넥터(214)들을 기판 내의 트랜지스터들에 연결하는 배선과 같은 전기전도성 물질을 포함한 대응하는 소자에 결합된다. 2개의 소자들(516, 518)만을 도시하였지만, 각각의 행(602)은 전기적 연결을 위한 대응하는 소자를 구비하고, 각각의 소자는 전체 행(602) 내의 각각의 제3 전기 커넥터(214)에 연결된다는 것을 이해해야 한다. 그러므로, 도 6a 내지 도 6d에 도시된 실시예를 위해서는 8개의 소자들이 존재할 것이지만, 명확함을 위해 소자들(516, 518)만을 도시하였다. 또한, 하나의 층의 공통의 행(602) 내의 제3 전기 커넥터(214)들은 다른 층에 있는 동일한 행 내의 제3 전기 커넥터(214)들에 전기적으로 연결된다는 것을 이해한다. 마찬가지로, 각각의 행(604)은 제1 전기 커넥터(206)들을 기판 내의 트랜지스터들에 연결하는 배선과 같은 전기전도성 물질을 포함한 대응하는 소자에 결합된다. 2개의 소자들(512, 514)만을 도시하였지만, 각각의 행(604)은 전기적 연결을 위한 대응하는 소자를 구비하고, 각각의 소자는 전체 행(604) 내의 각각의 제1 전기 커넥터(206)에 연결된다는 것을 이해해야 한다. 그러므로, 도 6a 내지 도 6d에 도시된 실시예를 위해서는 8개의 소자들이 존재할 것이지만, 명확함을 위해 소자들(512, 514)만을 도시하였다. 또한, 하나의 층의 공통의 행(604) 내의 제1 전기 커넥터(206)들은 다른 층에 있는 동일한 행 내의 제1 전기 커넥터(206)들에 전기적으로 연결된다는 것을 이해한다.
3단자 장치(208)들에 대해, 공통의 층 내의 모든 3단자 장치(208)들은 도 6c 및 도 6d에 도시된 바와 같이 서로 전기적으로 결합된다. 소정의 층 내의 모든 3단자 장치(208)들은 트랜지스터에 전기적 연결을 제공하기 위해 상기 층을 가로질러 기판에 이르는 배선과 같은 전기 커넥터(606A~606D)들과 함께 전기적으로 결합된다. 도 6a 내지 도 6d에 도시된 실시예에서는, 4개의 층들이 존재하므로, 3단자 장치(208)들을 위해 기판 상의 트랜지스터들에 대한 4개의 전기적 연결들만이 존재한다. 하나의 행(602)과 하나의 행(604)과 하나의 전기 커넥터(606A~606D)를 선택함으로써, 단일 매크로 셀(200)을 어드레싱할 수 있다.
도 6a 내지 도 6d에 도시된 실시예에 대해, PCM 어레이(600)는 매크로 셀들의 8×8×4 3D 배열이지만, PCM 셀과는 다른 임의의 전기적으로 프로그래밍/판독 가능한 메모리 셀을 이러한 방식으로 배열할 수 있음은 물론이다. 각각의 매크로 셀(200)은 3개의 평면들의 차단에 의해 어드레싱된다. 그러므로, 오버헤드 배선은 최소한이다. 기판 상의 풋프린트에 대해, 추가적인 2FNx 면적(x 방향 평면), 2FNy 면적(y 방향 평면), 및 4FNz 면적(z 방향 평면)(F는 사용되는 리소그래피를 위한 하프 피치 임계 치수이고, Nx, Ny, Nz는 x, y, z 치수 내의 셀들의 개수임)이 전체 3D 구조에서 임의의 셀을 어드레싱하기 위해 요구되는 전부이다. 따라서, 메모리 셀들의 개수가 NxNyNz(즉, N3)으로 증가하는 반면, 어드레스 성능을 위한 풋프린트 오버헤드는 Nx, Ny, Nz의 선형 함수이다.
도 6a 내지 도 6d에 도시된 실시예에 대해, 총 256개의 매크로 셀(200)들이 존재하지만, 각각의 매크로 셀(200)을 개별적으로 어드레싱하기 위해서는 20개의 트랜지스터들만이 기판 상에 필요하다. 각각의 매크로 셀에 별개의 3개의 전기적 연결들을 제공하는 대신(이는 768개의 트랜지스터를 필요로 함), 매크로 셀(200)들은 트랜지스터들을 공유할 수 있고, 그러나 고유하게 어드레싱될 수 있다. 20개의 트랜지스터들만이 기판 상에 필요하기 때문에, PCM 어레이(600)는 그 풋프린트의 외부에서 아주 작은 양의 기판 면적을 사용한다. 또한, PCM 어레이(600)의 중간에서 매크로 셀(200)들을 어드레싱하는 데에 오버헤드 배선이 필요하지 않다. 768개의 트랜지스터들을 사용하였다면, 이러한 768개의 트랜지스터들을 매크로 셀(200)들에 전기적으로 연결하는 과정이 상당히 복잡하리라는 것을 쉽게 상상할 수 있을 것이다. 매크로 셀(200)들을 3D 배열로 적층하였다 해도, 768개의 트랜지스터들을 PCM 어레이(600)에 전기적으로 연결하는 과정은 20개의 트랜지스터들을 3D 메모리 셀 어레이의 외부에 연결하는 과정보다 훨씬 더 복잡할 것이다. 그러므로, 본원에 개시된 3D PCM 어레이 배열은 훨씬 덜 복잡한 배선 전략을 제공하고, 더 적은 수의 트랜지스터들을 사용하며, 기판 상에 더 작은 풋프린트를 가진다.
본원에 개시된 PCM 어레이들은 신축형(scalable) 3D 배열이다. 본원의 설명은 PCM에 제한되는 것이 아니라, 전류에 의해 질의되는 메모리 셀 소자들을 구비한 모든 메모리에 적용 가능하다는 것을 이해해야 하며, 이는 고전류 3D 액세스(즉, 선택) 장치 기능이 요구되는 경우에도 작은 풋프린트를 사용한다. 본원에 개시된 실시예들은 신축형이지만, 셀들의 3D 구조적 배열에 대해 낮은 풋프린트 오버헤드를 가진다. 전체 셀 위에 있는 배선은 3D 셀의 중간에서 매크로 셀에 질의하기 위해 최소한으로 형성되며, 그에 따라 장치의 풋프린트에 대한 오버헤드 기여도를 줄인다.
전술한 설명은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예들이 본 발명의 기본 범주를 벗어남 없이 고안될 수 있으며, 본 발명의 범주는 후술하는 청구범위에 의해 결정된다.

Claims (20)

  1. 3차원 메모리 어레이에 있어서,
    제1 3단자 선택 장치; 상기 제1 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제1 축에 수직하는 제2 축을 따라 연장된 제1 전기 커넥터; 상기 제1 3단자 선택 장치에 결합된 제2 전기 커넥터; 상기 제2 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제1 메모리 셀; 및 상기 제1 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제2 축과 제1 축 모두에 수직하는 제3 축을 따라 연장된 제3 전기 커넥터를 포함하는, 제1 매크로 셀;
    제2 3단자 선택 장치; 상기 제2 3단자 선택 장치에 결합되며, 제1 축에 평행하는 제4 축을 따라 연장되고, 또한 제2 축을 따라 연장되며, 제1 전기 커넥터에 전기적으로 결합된 제4 전기 커넥터; 상기 제2 3단자 선택 장치에 결합된 제5 전기 커넥터; 상기 제5 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제2 메모리 셀; 및 상기 제2 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제3 축에 평행하는 제5 축을 따라 연장되고, 제3 전기 커넥터에 전기적으로 결합된 제6 전기 커넥터를 포함하는, 제2 매크로 셀; 및
    상기 제3 전기 커넥터와 상기 제4 전기 커넥터 사이에 결합된 전기 절연 스페이서를 포함하는 3차원 메모리 어레이.
  2. 제1항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀은 그 상태가 저항 변화에 의해 측정 가능한 메모리 셀을 포함하고, 상기 3차원 메모리 어레이는 제1 3단자 선택 장치에 결합된 제7 전기 커넥터를 더 포함하는 3차원 메모리 어레이.
  3. 제2항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀은 제2 3단자 선택 장치에 결합된 제8 전기 커넥터를 더 포함하는 터널자기저항 셀 또는 상변화 메모리 셀을 포함하는 3차원 메모리 어레이.
  4. 제3항에 있어서,
    상기 제1 3단자 선택 장치 및 상기 제2 3단자 선택 장치는 서로 전기적으로 결합되지 않는 3차원 메모리 어레이.
  5. 제4항에 있어서,
    상기 제1 3단자 선택 장치는 제3 3단자 선택 장치에 전기적으로 결합되는 3차원 메모리 어레이.
  6. 제5항에 있어서,
    상기 제2 3단자 선택 장치는 제4 3단자 선택 장치에 전기적으로 결합되는 3차원 메모리 어레이.
  7. 제6항에 있어서,
    상기 제3 3단자 선택 장치는 제3 메모리 셀이 결합된 제3 매크로 셀의 일부인 3차원 메모리 어레이.
  8. 3차원 메모리 어레이에 있어서,
    제1 3단자 선택 장치; 상기 제1 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제1 축에 수직하는 제2 축을 따라 연장된 제1 전기 커넥터; 상기 제1 3단자 선택 장치에 결합된 제2 전기 커넥터; 상기 제2 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제1 메모리 셀; 및 상기 제1 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제2 축과 제1 축 모두에 수직하는 제3 축을 따라 연장된 제3 전기 커넥터를 포함하는, 제1 매크로 셀; 및
    제2 3단자 선택 장치; 상기 제2 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제2 축에 평행하는 제4 축을 따라 연장되고, 제1 전기 커넥터에 전기적으로 결합된 제4 전기 커넥터; 상기 제2 3단자 선택 장치에 결합된 제5 전기 커넥터; 상기 제5 전기 커넥터에 결합되며, 상기 제4 축을 따라 배치된 제2 메모리 셀; 및 상기 제2 메모리 셀에 결합되며, 상기 제4 축을 따라 그리고 제3 축에 평행하는 제5 축을 따라 연장된 제6 전기 커넥터를 포함하는 제2 매크로 셀을 포함하는, 3차원 메모리 어레이.
  9. 제8항에 있어서,
    제1 3단자 선택 장치에 결합된 제7 전기 커넥터를 더 포함하는 3차원 메모리 어레이.
  10. 제9항에 있어서,
    제2 3단자 선택 장치에 결합된 제8 전기 커넥터를 더 포함하는 3차원 메모리 어레이.
  11. 제10항에 있어서,
    상기 제1 3단자 선택 장치 및 상기 제2 3단자 선택 장치는 서로 전기적으로 결합되는 3차원 메모리 어레이.
  12. 제11항에 있어서,
    상기 제1 3단자 선택 장치는 제3 3단자 선택 장치에 전기적으로 결합되는 3차원 메모리 어레이.
  13. 제12항에 있어서,
    상기 제2 3단자 선택 장치는 제4 3단자 선택 장치에 전기적으로 결합되는 3차원 메모리 어레이.
  14. 제13항에 있어서,
    상기 제3 3단자 선택 장치는 제3 메모리 셀이 결합된 제3 매크로 셀의 일부인 3차원 메모리 어레이.
  15. 3차원 메모리 어레이에 있어서,
    제1 3단자 선택 장치; 상기 제1 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제1 축에 수직하는 제2 축을 따라 연장된 제1 전기 커넥터; 상기 제1 3단자 선택 장치에 결합된 제2 전기 커넥터; 상기 제2 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제1 메모리 셀; 및 상기 제1 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제1 축과 제2 축 모두에 수직하는 제3 축을 따라 연장된 제3 전기 커넥터를 포함하는, 제1 매크로 셀;
    제2 3단자 선택 장치; 상기 제2 3단자 선택 장치에 결합되며, 제2 축을 따라 그리고 제1 축에 평행하는 제4 축을 따라 연장되고, 제1 전기 커넥터에 전기적으로 결합된 제4 전기 커넥터; 상기 제2 3단자 선택 장치에 결합된 제5 전기 커넥터; 상기 제5 전기 커넥터에 결합되며, 상기 제2 축을 따라 배치된 제2 메모리 셀; 및 상기 제2 메모리 셀에 결합되며, 상기 제2 축을 따라 그리고 제3 축에 평행하는 제5 축을 따라 연장되고, 제3 전기 커넥터에 전기적으로 결합된 제6 전기 커넥터를 포함하는, 제2 매크로 셀;
    상기 제3 전기 커넥터와 상기 제4 전기 커넥터 사이에 결합된 제1 전기 절연 스페이서;
    제3 3단자 선택 장치; 상기 제3 3단자 선택 장치에 결합되며, 제1 축을 따라 그리고 제2 축에 평행하는 제6 축을 따라 연장되고, 제1 전기 커넥터에 전기적으로 결합된 제7 전기 커넥터; 상기 제3 3단자 선택 장치에 결합된 제8 전기 커넥터; 상기 제8 전기 커넥터에 결합되며, 상기 제6 축을 따라 배치된 제3 메모리 셀; 및 상기 제3 메모리 셀에 결합되며, 상기 제6 축을 따라 그리고 제3 축에 평행하는 제7 축을 따라 연장된 제9 전기 커넥터를 포함하는 제3 매크로 셀을 포함하는, 3차원 메모리 어레이.
  16. 제15항에 있어서,
    제4 3단자 선택 장치; 상기 제4 3단자 선택 장치에 결합되며, 제4 축 및 제6 축을 따라 연장되고, 제7 전기 커넥터에 전기적으로 결합된 제10 전기 커넥터; 상기 제4 3단자 선택 장치에 결합된 제11 전기 커넥터; 상기 제11 전기 커넥터에 결합되며, 상기 제6 축을 따라 배치된 제4 메모리 셀; 및 상기 제4 메모리 셀에 결합되며, 상기 제6 축을 따라 그리고 제5 축에 평행하는 제8 축을 따라 연장되고, 제9 전기 커넥터에 전기적으로 결합된 제12 전기 커넥터를 포함하는, 제4 매크로 셀; 및
    상기 제9 전기 커넥터와 상기 제10 전기 커넥터 사이에 결합된 제2 전기 절연 스페이서를 더 포함하는 3차원 메모리 어레이.
  17. 제16항에 있어서,
    상기 제1 3단자 선택 장치 및 상기 제3 3단자 선택 장치는 서로 전기적으로 결합되는 3차원 메모리 어레이.
  18. 제17항에 있어서,
    상기 제2 3단자 선택 장치 및 상기 제4 3단자 선택 장치는 서로 전기적으로 결합되는 3차원 메모리 어레이.
  19. 제18항에 있어서,
    상기 제1 3단자 선택 장치 및 상기 제2 3단자 선택 장치는 서로 전기적으로 결합되지 않는 3차원 메모리 어레이.
  20. 제19항에 있어서,
    상기 3차원 메모리 어레이는 64개를 초과하는 매크로 셀들을 포함하는 상변화 메모리 셀인 3차원 메모리 어레이.
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