CN107437546A - 集成电路 - Google Patents

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CN107437546A CN201710398433.0A CN201710398433A CN107437546A CN 107437546 A CN107437546 A CN 107437546A CN 201710398433 A CN201710398433 A CN 201710398433A CN 107437546 A CN107437546 A CN 107437546A
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周绍禹
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Abstract

本揭露提供一种集成电路。具体的，本揭露提供一种非易失性存储器，其包含：第一熔丝，其制作于集成电路的第一导电层上；第二熔丝，其制作于所述集成电路的第二导电层上；和晶体管，其制作于所述集成电路的前段工艺FEOL结构上。所述非易失性存储器的第一存储器单元是由包括所述第一熔丝和所述晶体管的第一存储器电路提供，且所述非易失性存储器的第二存储器单元是由包括所述第二熔丝和所述晶体管的第二存储器电路提供。

Description

集成电路
相关申请案交叉参考
本申请案主张于2016年5月31提出申请的标题为“针对减少的电熔丝面积的双重金属布局(Double Metal Layout for Reduced Efuse Cell Area)”的美国临时专利申请案第62/343,244号的优先权，所述美国临时专利申请案以其全文引用方式并入本文中。
技术领域
本发明实施例涉及一种集成电路。
背景技术
多个集成电路(IC)由半导体基板的单个芯片上的数百万互连装置(例如晶体管、电阻器、电容器和二极管)构成。通常期望IC尽可能快地操作，且消耗尽可能小的功率。半导体IC通常包含一或多种类型的存储器，例如互补式金属氧化物半导体(CMOS)存储器、抗熔丝存储器和电熔丝存储器。
在IC中使用一次性可编程(“OTP”)存储器元件以提供非易失性存储器(“NVM”)。当IC关断时，不损失NVM中的数据。NVM允许IC制造商在IC上存储大量数字和安全数据(举例而言)，且在多个其它应用中是有用的。一种类型的NVM利用电熔丝(eFuse)技术。
通常通过使用两个垫(通常称作阳极和阴极)之间的导电材料(金属、多晶硅等)的窄条带(通常称作“熔丝链”)而将电熔丝集成到半导体IC中。将编程电流施加到电熔丝会破坏(即，熔化)所述链，因这改变电熔丝的电阻率。这通常称作“编程”所述熔丝。
发明内容
根据本发明的一些实施例，一种集成电路包括：第一熔丝，其制作于所述集成电路的第一导电层上；第二熔丝，其制作于所述集成电路的第二导电层上；和晶体管，其制作于所述集成电路的前段工艺(FEOL)结构上；其中非易失性存储器的第一存储器单元是由包括所述第一熔丝和所述晶体管的第一存储器电路提供，且所述非易失性存储器的第二存储器单元是由包括所述第二熔丝和所述晶体管的第二存储器电路提供。
根据本发明的一些实施例，一种制造一集成电路的方法包括：在所述集成电路的前段工艺(FEOL)结构上制作晶体管；在所述集成电路的后段工艺(BEOL)结构的第一导电层上制作第一熔丝；和在所述集成电路的所述BEOL结构的第二导电层上制作第二熔丝；将所述第一熔丝电耦合到所述晶体管的载流节点以提供非易失性存储器的第一存储器单元；且将所述第二存储器单元电耦合到所述晶体管的所述载流节点以提供所述非易失性存储器的第二存储器单元。
根据本发明的一些实施例，一种非易失性存储器包括：多个存储器单元，其包含第一存储器单元和第二存储器单元；所述第一存储器单元包含制作于所述非易失性存储器的第一导电层上的第电熔丝；所述第二存储器单元包含制作于所述集成电路的第二导电层上的第二电熔丝。
附图说明
当与附图一起阅读时，从以下详细说明最佳地理解本揭露的方面。应注意，根据工业中的标准实践，各种构件未必按比例绘制。事实上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。
图1A是非易失性存储器的实例性存储器单元的电路图。
图1B是绘示实例性存储器的横截面图的图式。
图2是非易失性存储器的存储器单元的另一实例的电路图。
图3是绘示用于非易失性存储器的存储器单元的实例性集成电路布局的俯视图的图式。
图4A是绘示用于非易失性存储器的存储器单元的实例性集成电路布局的一个三维角度视图的图式。
图4B是绘示另一实例性存储器的横截面图的图式。
图5是用于制造非易失性存储器的存储器单元的实例性方法的流程图。
图6是用于编程和读取电熔丝存储器单元的实例性电路的图式。
具体实施方式
以下揭露提供用于实施所提供标的物的不同构件的多个不同实施例或实例。下文阐述组件和布置的特定实例以简化本揭露。当然，这些仅是实例且并非意图是限制性的。举例来说，在以下说明中在第二构件上方或在第二构件上形成第一构件可包含其中第一构件和第二构件以直接接触方式而形成的实施例，且也可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号和/或字母。此重复是出于简单和清晰目的且自身并不指示所论述的各种实施例和/或配置之间的关系。
如本文中所阐述的系统和方法提供具有双重金属布局的非易失性存储器。非易失性存储器(例如只读存储器(“ROM”))包含多个存储器单元，所述多个存储器单元中的每一者包含连接到字线的晶体管和连接到位线的电熔丝。当编程“1”时，通常通过将写入电压施加到字线和位线而烧断电熔丝(例如，来熔化熔丝链的中间部分)。常规ROM包含衬底、衬底上面的第一导电(例如，金属)层(M1)，和M1上面的第二导电(例如，金属)层(M2)。常规ROM的存储器单元的电熔丝通常放置于M2中，这是因为基于经验在与形成于其它金属层(M1、M2、...M12)中的电熔丝相比时所述电熔丝的良率较高。存储器单元的晶体管通常放置于M1下的同一半导体层中。
图1A是非易失性存储器的实例性存储器单元100的电路图。图1B是绘示实例性存储器(或集成电路)的横截面图的图式。如图1B中所图解说明，存储器(例如，非易失性存储器)包含衬底、衬底上面的后段工艺(BEOL)结构和衬底与BEOL结构之间的前段工艺(FEOL)结构。FEOL结构是在IC制作的第一部分期间制作的结构，其中个别装置(例如，晶体管、电容器、电阻器等)图案化于一或多个半导体材料中。BEOL结构是在IC制作的第二部分期间制作的结构，其中(举例来说)使用经图案化金属层对个别装置进行电连接。
BEOL结构包含从底部到顶部依序布置的金属层M0、M1、M2、M3、M4、...MN(其中N是整数且在某些实施例中是12)。如图1A中所图解说明，使用其中针对邻近熔丝元件(电熔丝)使用两个金属层(例如，M0和M2)的双重金属布局来提供存储器单元100。进一步参考图1B，通过电熔丝102到105与晶体管106、107(例如，NMOS晶体管)的组合而形成每一存储器单元，其中FEOL结构120上的每一晶体管106、107支持不同导电(例如，金属)层(即，M0和M2)上的两个邻近电熔丝102到105。举例来说，在所图解说明图式中，包含金属层M2上的电熔丝102/104的第一存储器单元与包含金属层M0上的电熔丝103/105的第二存储器单元两者共享FEOL结构120上的共同编程晶体管106。以此方式，通过提供不同金属层(M2和M0)上的邻近电熔丝，与其中电熔丝全部包含于同一金属层(例如，M2)上的常规非易失性存储器相比所需存储器单元面积可减小(例如)约23％。如所图解说明的实施例中所展示，邻近存储器单元可共享共同晶体管以便提供其中减小存储器单元大小但仍维持充分大晶体管大小(较大大小晶体管通常是合意的)的最优布局。应理解，尽管在所图解说明的实施例中电熔丝是制作于金属层M0、M2上，但其它实施例可包含制作于另两个金属层(例如，M1、M3；M2、M4；M3、M5等)上的电熔丝。
所图解说明的实例100展示来自非易失性存储器的四个存储器单元。存储器单元的邻近电熔丝制作于集成电路的不同层(M0和M2)上且可部分地重叠(如下文参考图3和4所阐述)。两个金属层(M0和M2)可具有基本上相同的电阻，使得制作于M0或M2上的熔丝之间不存在可感知电差。每一电熔丝102到105在一端处连接到非易失性存储器的位线(BL0到BL3)且在另一端处连接到编程晶体管106、107的载流节点109、110，所述编程晶体管如所图解说明的实施例中所展示可为编程NMOS晶体管(PROG NMOS)。每一编程晶体管106、107的栅极节点连接到非易失性存储器的字线(WL)。通过将写入电压施加到对应于特定熔丝102到105的位线(BL0VDDQI到BL3VDDQI)和字线(WL)而编程非易失性存储器的存储器单元。下文参考图6阐述用于编程和读取电熔丝存储器单元的实例性电路。
具体来说，在所图解说明的实例中，由制作于集成电路的第一金属层(M2)上的第一电熔丝102和制作于集成电路的FEOL结构上的第一晶体管106提供第一存储器单元。由制作于集成电路的第二金属层(M0)上的第二电熔丝103和第一晶体管106提供第二存储器单元。由制作于第一金属层(M2)上的第三电熔丝104和制作于集成电路的FEOL结构上的第二晶体管107提供第三存储器单元。由制作于第二金属层(M0)上的第四电熔丝105和第二晶体管107提供第四存储器单元。第一金属层(M2)、第二金属层(M0)和FEOL结构各自在集成电路的不同层上。
图2是非易失性存储器的存储器单元200的另一实例的电路图。在此实例200中，共同编程晶体管202由四个存储器单元共享。类似于图1A中所展示的实例，使用其中针对邻近熔丝元件(电熔丝)使用两个导电(例如，金属)层(例如，M0和M2)的双重金属布局提供存储器单元200。具体来说，在所图解说明的实例中，第一存储器单元由制作于集成电路的第一金属层(M2)上的第一电熔丝204和制作于集成电路的FEOL结构上的共同晶体管202提供。第二存储器单元是由制作于集成电路的第二金属层(M0)上的第二电熔丝205和共同晶体管202提供。第三存储器单元是由制作于第一金属层(M2)上的第三电熔丝206和共同晶体管202提供。第四存储器单元是由制作于第二金属层(M0)上的第四电熔丝207和共同晶体管202提供。应了解，通过由四个邻近电熔丝204到207共享共同编程晶体管202，图2中所展示的实例可提供总体存储器单元面积上的进一步减小(例如，约30％)和/或与图1A中所图解说明的实例相比的较大晶体管大小。在其它实例中，可通过由多于四个邻近电熔丝共享共同编程晶体管而提供存储器单元面积上的额外减小。
图3和4A是用于非易失性存储器的存储器单元的实例性集成电路布局的图式。图3展示实例性布局的俯视图300，且图4A展示实例性布局的一个三维角度视图400。
首先参考图3，此图图解说明以其中针对邻近熔丝元件(电熔丝)使用两个导电(例如，金属)层(例如，M0和M2)的双重金属布局制作的存储器单元的顶部布局视图300。图3中所图解说明的实例性布局包含共享一个共同编程晶体管202的四个存储器单元，如图2的电路图中所展示。
所图解说明的实例中的存储器单元包含四个电熔丝204到207，所述四个电熔丝在图3中由四个虚线框识别，所述四个虚线框中的每一者环绕电熔丝的组件。所图解说明的实例中的每一电熔丝204到207包含细熔丝链部分和四个金属间隔件部分，其中两个间隔件部分邻近于熔丝链的每一端。举例来说，电熔丝204包含熔丝链部分308、经定位邻近于熔丝链308的一端的两个金属间隔件部分310、312和经定位邻近于熔丝链308的另一端的两个金属间隔件部分314、316。包含金属间隔件部分310、312、314、316以在通过将写入电压施加到连接到熔丝链308的相应端的字线和位线而编程电熔丝204时保护周围电路。
如上文参考图1A和2所阐释，邻近存储器单元中的电熔丝制作于集成电路的不同金属层(例如，M0和M2)上。在图3中所展示的实例中，电熔丝204和206制作于金属层M2上，且电熔丝205和207制作于金属层M0上。另外，不同金属层上的邻近电熔丝的部分是重叠的以减小总体单元面积。在所图解说明的实例中，针对每一电熔丝204到207，两个金属间隔件部分和熔丝链的区段与邻近电熔丝重叠。电熔丝204到207的重叠部分由图3中的交叉影线图解说明。
由图4A中所展示的三维图式400进一步图解说明制作于不同金属层(M0和M2)上的邻近电熔丝的重叠部分。图4A图解说明两个邻近电熔丝的布局，举例来说，图3中的电熔丝204和电熔丝205。具体来说，图4A中所图解说明的实例包含包括熔丝链308和四个导电(例如，金属)间隔件310到316的第一电熔丝，以及包括熔丝链408和四个导电(例如，金属)间隔件410到413的第二电熔丝。如所展示，金属间隔件中的两者314和316以及制作于金属层M2上的第一电熔丝的熔丝链308的一部分与金属间隔件中的两者410和412以及制作于金属层M0上的第二电熔丝的熔丝链408的一部分重叠。
图4B是绘示另一实例性存储器的横截面的图式。再次参考图3，每一电熔丝204到207的熔丝链(例如，308)在一端处电连接到位线(VDDQI)且在另一端处电连接到共同编程晶体管202(例如，如图2的电路图中所展示)。可使用层间连接(即，通路)或层间连接与集成电路的一或多个互连层(例如，M1和M3)的组合来提供每一电熔丝204到207与位线(VDDQI)和共同编程晶体管202之间的电连接。举例来说，在所图解说明的实施例300和图4B中，电熔丝204/206的熔丝链的一端通过层间连接(即，通路)318/320连接到集成电路的另一层(M3)上的位线(VDDQI)。在所图解说明的实例300和图4B中，电熔丝204/205的熔丝链的另一端通过导电迹线323/325连接到位于集成电路的FEOL结构上的共同编程晶体管202。此外，电熔丝205/207的熔丝链的一端由导电迹线319/321连接到集成电路的层(M3)上的另一位线(VDDQI)。电熔丝205/207的熔丝链的另一端通过层间连接(即，通路)322/324、透过导电迹线323/325和层间连接(即，通路)326/328连接到共同编程晶体管202。
图5是用于制造非易失性存储器的存储器单元的实例性方法500的流程图。举例来说，方法500可用于制作图1到4中所图解说明的存储器单元。在510处，在集成电路的一或多个半导体层(例如，FEOL结构)上制作晶体管。在512处，在集成电路的第一导电层上制作第一熔丝。在514处，在集成电路的第二导电层上制作第二熔丝。在516处，将第一熔丝电耦合到晶体管以提供非易失性存储器的第一存储器单元。在518处，将第二熔丝电耦合到晶体管以提供非易失性存储器的第二存储器单元。
图6是用于编程和读取例如上文参考图1到5所阐述的电熔丝存储器单元的电熔丝存储器单元的实例性电路600的图式。所图解说明的实例中的电熔丝存储器单元包含电熔丝602和晶体管604。实例性电路600包含两个电路路径(读取路径和编程路径)，所述两个电路路取决于电路600是在读取模式或在编程模式中而通过一对晶体管606、608选择性地耦合到VDDQI节点。
当在编程模式中时，晶体管对606、608经配置以切断读取路径且将VDDQI节点耦合到编程电压VQPS。编程电压(VQPS)足够大以提供编程电流穿过电熔丝从而致使电熔丝被烧断。
当在读取模式中时，晶体管对606、608经配置以切断编程路径且将VDDQI节点耦合到感测放大器电路。感测放大器电路经配置以基于穿过电熔丝的电流确定在VDDQI节点处存在逻辑高(H)电压或逻辑低(L)电压。当电熔丝已被编程时(即，烧断)，电熔丝电阻将变高且VDDQI电压将变高(VDDQI＝H)。如果电熔丝还未被烧断，那么VDDQI电压将变低(VDDQI＝L)。因此，感测放大器可在读取0与读取1之间区分。
在一实施例中，一种集成电路包含：第一熔丝，其制作于所述集成电路的第一导电层上；第二熔丝，其制作于所述集成电路的第二导电层上；晶体管，其制作于所述集成电路的一或多个半导体层(例如，FEOL结构)上。非易失性存储器的第一存储器单元是由包括所述第一熔丝和所述晶体管的第一存储器电路提供，且所述非易失性存储器的第二存储器单元是由包括所述第二熔丝和所述晶体管的第二存储器电路提供。
在另一实施例中，一种制造集成电路的方法包含：在集成电路的前段工艺(FEOL)结构上制作晶体管；在集成电路的后段工艺(BEOL)结构的第一导电层上制作第一熔丝；和在集成电路的BEOL结构的第二导电层上制作第二熔丝。将第一熔丝电耦合到晶体管的载流节点以提供非易失性存储器的第一存储器单元，且将第二存储器单元电耦合到晶体管的载流节点以提供非易失性存储器的第二存储器单元。
在一额外实施例中，非易失性存储器包含包括第一存储器单元和第二存储器单元的多个存储器单元。第一存储器单元包含制作于非易失性存储器的第一导电层上的第一电熔丝。第二存储器单元包含制作于集成电路的第二导电层上的第二电熔丝。
前述内容概述数项实施例的构件使得所述领域的一般技术人员可较佳地理解本揭露的方面。所述领域的一般技术人员应了解，其可易于将本揭露用作用于设计或修改其它工艺和结构以用于实施与本文中所介绍的实施例相同的目的和/或达成与所述实施例相同的优点的基础。所述领域的一般技术人员也应认识到，这些等效构造并未背离本揭露的精神和范围，且其可在不背离本揭露的精神和范围的情况下在本文中做出各种改变、替代和更改。
符号说明
100 存储器单元/实例
102 电熔丝/熔丝/第一电熔丝
103 电熔丝/第二电熔丝
104 电熔丝/第三电熔丝
105 电熔丝/熔丝/第四电熔丝
106 晶体管/共同编程晶体管/编程晶体管/第一晶体管
107 晶体管/编程晶体管/第二晶体管
109 载流节点
110 载流节点
120 前段工艺结构
200 存储器单元/实例
202 共同编程晶体管/共同晶体管
204 第一电熔丝/电熔丝
205 第二电熔丝/电熔丝
206 第三电熔丝/电熔丝
207 第四电熔丝/电熔丝
300 俯视图/顶部布局视图/实施例/实例
308 熔丝链部分/熔丝链
310 金属间隔件部分/导电间隔件
312 金属间隔件部分/导电间隔件
314 金属间隔件部分/金属间隔件/导电间隔件
316 金属间隔件部分/导电间隔件/金属间隔件
318 层间连接
319 导电迹线
320 层间连接
321 导电迹线
322 层间连接
323 导电迹线
324 层间连接
325 导电迹线
326 层间连接
328 层间连接
400 三维角度视图/三维图
408 熔丝链
410 导电间隔件/金属间隔件
411 导电间隔件
412 金属间隔件/导电间隔件
413 导电间隔件
600 电路
602 电熔丝
604 晶体管
606 晶体管
608 晶体管
BL0-BL3 位线
M0 金属层/导电层/层/第二金属层
M1 第一导电层/金属层/互连层
M2 第二导电层/金属层/导电层/层/第一金属层
M3 金属层/互连层/层
M12 金属层
VDDQI 位线
VQPS 编程电压

Claims (1)

1.一种集成电路，其包括：
第一熔丝，其制作于所述集成电路的第一导电层上；
第二熔丝，其制作于所述集成电路的第二导电层上；和
晶体管，其制作于所述集成电路的前段工艺FEOL结构上；
其中非易失性存储器的第一存储器单元是由包括所述第一熔丝和所述晶体管的第一存储器电路提供，且所述非易失性存储器的第二存储器单元是由包括所述第二熔丝和所述晶体管的第二存储器电路提供。
CN201710398433.0A 2016-05-31 2017-05-31 集成电路 Pending CN107437546A (zh)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019210583A1 (zh) * 2018-05-04 2019-11-07 中国电子科技集团公司第二十四研究所 一次性可编程电容型熔丝位及存储器
CN113096717A (zh) * 2020-01-08 2021-07-09 中芯国际集成电路制造(上海)有限公司 一种熔丝存储单元、存储阵列以及存储阵列的工作方法
CN118632527A (zh) * 2024-08-13 2024-09-10 杭州积海半导体有限公司 efuse单元结构及efuse存储阵列结构

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163783B1 (en) * 2018-03-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Reduced area efuse cell structure
US11094701B2 (en) * 2019-07-17 2021-08-17 Taiwan Semiconductor Manufacturing Company Ltd. Layout structure of storage cell and method thereof
TW202119514A (zh) * 2019-11-05 2021-05-16 聯華電子股份有限公司 測試鍵結構
CN113327641B (zh) * 2020-02-28 2024-05-03 中芯国际集成电路制造(上海)有限公司 eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统
US11791005B2 (en) * 2020-06-03 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
DE102021101874B4 (de) * 2020-06-03 2024-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherschaltung und verfahren zum betreiben derselben
US11569248B2 (en) * 2020-08-11 2023-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit including eFuse cell
US20220367490A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Company Ltd. Mim efuse memory devices and memory array
US20220415911A1 (en) * 2021-06-24 2022-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple pattern metal fuse device, layout, and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4689494A (en) * 1986-09-18 1987-08-25 Advanced Micro Devices, Inc. Redundancy enable/disable circuit
JP2991575B2 (ja) * 1992-10-08 1999-12-20 沖電気工業株式会社 半導体集積回路
KR0122103B1 (ko) * 1994-05-07 1997-11-26 김광호 반도체 메모리 장치의 퓨즈 소자
KR0131721B1 (ko) * 1994-06-08 1998-04-15 김주용 반도체 소자의 컬럼 리던던시 장치
JP2760326B2 (ja) * 1995-09-30 1998-05-28 日本電気株式会社 半導体記憶装置
JP2882369B2 (ja) * 1996-06-27 1999-04-12 日本電気株式会社 半導体記憶装置
US20050093577A1 (en) * 2003-11-04 2005-05-05 Liem Nguyen Multiplexer circuits
JP4127678B2 (ja) * 2004-02-27 2008-07-30 株式会社東芝 半導体装置及びそのプログラミング方法
JP4284242B2 (ja) * 2004-06-29 2009-06-24 パナソニック株式会社 半導体装置およびその製造方法
KR100657863B1 (ko) * 2005-02-07 2006-12-14 삼성전자주식회사 핑거드 타입 소스 폴로워 트랜지스터를 이용한 상보성금속 산화막 반도체 액티브 픽셀 센서
US7688613B2 (en) * 2007-04-14 2010-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for controlling multiple electrical fuses with one program device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019210583A1 (zh) * 2018-05-04 2019-11-07 中国电子科技集团公司第二十四研究所 一次性可编程电容型熔丝位及存储器
US11404371B2 (en) * 2018-05-04 2022-08-02 No.24 Research Institute Of China Electronics Technology Group Corporation One-time programmable capacitive fuse bit and a memory
CN113096717A (zh) * 2020-01-08 2021-07-09 中芯国际集成电路制造(上海)有限公司 一种熔丝存储单元、存储阵列以及存储阵列的工作方法
CN113096717B (zh) * 2020-01-08 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种熔丝存储单元、存储阵列以及存储阵列的工作方法
CN118632527A (zh) * 2024-08-13 2024-09-10 杭州积海半导体有限公司 efuse单元结构及efuse存储阵列结构

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