CN102385932B - 单次性可编程存储器、电子系统、电性熔丝存储器及方法 - Google Patents

Abstract

本发明公开了单次性可编程内存存储器、电子系统、电性熔丝存储器、可编程电阻性组件内存存储器及其方法。该可编程电阻性组件存储器包括：多个可编程电阻性存储单元，包括：一可编程电阻性组件耦合到第一电源电压线；二极管包括至少一第一主动区和一第二主动区，第一主动区具有第一类型掺杂，第二主动区具有第二类型掺杂，第一主动区域提供二极管的一第一端而该第二主动区提供二极管的一第二端，第一主动区和第二主动区皆位于共同的井里，第一主动区耦合到可编程电阻性组件，第二主动区耦合到一第二电源电压线；第一和第二主动区是从互补式金氧半导体晶体管组件的源极或漏极来制造，可编程电阻性组件经由施加电压到第一和第二电源电压线而编程。

Description

单次性可编程存储器、电子系统、电性熔丝存储器及方法

技术领域

本发明有关于一种可编程存储器组件，特别是存储器阵列的可编程电阻组件、单次性可编程存储器、可编程电阻性组件存储器、电子系统、电性熔丝存储器及方法。

背景技术

可编程电阻组件通常是指组件的电阻状态可在编程后改变。电阻状态可以由电阻值来决定。例如，电阻性组件可以是单次性可编程(One-TimeProgrammable，OTP)组件(如电性熔丝)，而编程方法可以施用高电压，来产生高电流通过OTP组件。当高电流藉由将编程选择器导通而流过OTP组件，OTP组件将被烧成高或低电阻状态(取决于是熔丝或反熔丝)而加以编程。

电性熔丝是一种常见的OTP，而这种可编程电阻组件，可以是多晶硅、硅化多晶硅、硅化物、热隔离的主动区、金属、金属合金或它们的组合。金属可以是铝、铜或其它过渡金属。其中最常用的电性熔丝是硅化的多晶硅，用互补式金氧半导体晶体管(CMOS)的栅极制成，用来作为内连接(interconnect)。电性熔丝也可以是一个或多个接点(contact)或层间接点(via)，而不是小片段的内连接。高电流可把接点或层间接点烧成高电阻状态。电性熔丝可以是反熔丝，其中高电压使电阻降低，而不是提高电阻。反熔丝可由一个或多个接点或层间接点组成，并含有绝缘体于其间。反熔丝也可由CMOS栅极耦合于CMOS本体，其含有栅极氧化层当做为绝缘体。

一种传统的可编程电阻式记忆存储单元如图1所示。存储单元10包含电阻组件11和N型金氧半导体晶体管(NMOS)编程选择器12。电阻组件11一端耦合到NMOS的漏极，另一端耦合到正电压V+。NMOS12的栅极耦合到选择信号SEL，源极耦合到负电压V-。当高电压加在V+而低电压加在V-时，电阻组件10则可被编程，经由提高编程选择信号SEL来打开NMOS12。一种最常见的电阻组件是硅化多晶硅，乃是在同时制作MOS栅极时用的同样材料。NMOS编程选择器12的面积需要足够大，以使所需的编程电流可持续几微秒。硅化多晶硅的编程电流通常是从几毫安(对宽度约40纳米的熔丝)至20毫安(对宽度约0.6微米熔丝)。因此使用硅化多晶硅的电性熔丝存储单元往往需有大的面积。

如图2a所示，相变存储器(PCM)是另一种传统的可编程电阻组件20。PCM存储单元包含相变材料(PhaseChangeMaterial)薄膜21和一个当作编程选择器的双极性晶体管22，其具有P+射极23，N型基极27和P型基体为集极25。相变薄膜21一端耦合到双极性晶体管22的射极23，另一端耦合到正电压V+。双极性晶体管22的N型基极27耦合到负电压V-。集极25耦合到接地。在V+和V-间施加适当且持续适当的时间的电压，相变薄膜21可被编程成高或低电阻状态，根据电压和持续时间而定。按照惯例，编程一个相变存储器成高电阻状态(或重设状态)大约需要持续50ns的3V电压，消耗大约300uA的电流。编程相变存储器成低电阻状态(或设置状态)需要持续300ns左右的2V电压，消耗大约100uA的电流。这种存储单元需要特殊制程来妥善隔离每个存储单元，因而需要比标准CMOS逻辑制程多3-4道掩模，而使得它的制作比较贵。

图2b所示为另一种相变存储器(PCM)的可编程电阻组件。相变存储器材料有相变薄膜21’和二极管22’。相变薄膜21’被耦合在二极管阳极22’和正电压V+之间。二极管的阴极22’被耦合到负电压V-。施加适当的电压在V+和V-之间持续一段适当的时间，相变薄膜21’可以被编程为高或低电阻状态，根据电压和持续时间而定。请见“Kwang-JinLeeetal.，“A90nm1.8V512MbDiode-SwitchPRAMwith266MB/sReadThroughput，”InternationalSolid-StateCircuitConference，2007，pp.472-273”，图2b所示为使用二极管作为相变存储器(PCM)存储单元的编程选择器的例子。虽然这项技术可以减少PCM存储单元尺寸到只有6.8F2(F代表特征大小)，二极管需要非常复杂的制造过程，如选择性磊晶成长(SEG)。如此一来对嵌入式PCM的应用，将变的非常昂贵。

图3a和3b所示为一些从内连接(Interconnect)制作成的电性熔丝组件81和85的实施例。内连接扮演一种特定类型的电阻组件。电阻组件有三个部分：阳极，阴极，和本体。阳极和阴极提供电阻组件的连接到其它部分的电路，使电流可以从阳极流动通过本体到阴极。本体的宽度决定了电流密度，进而决定编程电流的电迁移临界值。图3a显示了一种传统的电性熔丝组件81，包含阳极80，阴极82，和本体83。这实施例有一大型而对称的阳极和阴极。图3b显示了另一种传统的电性熔丝组件85，包含阳极84，阴极86，和本体87。这实施例有大型阳极和小型阴极的一种非对称形状，以根据极性和贮藏效应来提高电迁移效应。极性效应意味着电迁移总是从阴极开始。而贮藏效应的影响是小型阴极可使电迁移比较容易发生。因为当电迁移发生时，较小的面积可有较少的离子可补充空隙。图3a和3b里的熔丝组件81和85是相对比较大的结构，这使得它们不适合一些应用。

发明内容

本发明的一目的为提供使用二极管作为编程选择器的可编程电阻组件存储单元，其中可编程的电阻组件可以使用标准CMOS逻辑制程，以减少存储单元的大小和成本。

依据本发明的一实施例，该可编程电阻性组件存储器，包括：多个可编程电阻性存储单元，至少有一可编程电阻性存储单元包括：一可编程电阻性组件被耦合到第一电源电压线；及一二极管包括至少有一第一主动区和一第二主动区，其中该第一主动区具有一第一类型掺杂，该第二主动区拥具有一第二类型的掺杂，该第一主动区域提供了该二极管的一第一端而该第二主动区提供该二极管的一第二端，该第一主动区和该第二主动区二者皆存在一个位于一共同的井里，该第一主动区被耦合到可编程电阻性组件，而该第二主动区被耦合到一第二电源电压线。其中该第一和第二主动区是从互补式金氧半导体晶体管(CMOS)组件的源极或漏极来制造，而井是从CMOS井来制造；其中，可编程电阻性组件被配置为可编程，经由施加电压到该第一和第二电源电压线而编程，并改变电阻为不同的逻辑状态。

依据本发明另一实施例，一种单次性可编程存储器，包括：多个单次性可编程存储单元，至少有一单次性可编程存储单元包括：一单次性可编程组件被耦合到第一电源电压线；及一二极管包括至少有一第一主动区和一第二主动区，其中该第一主动区具有第一类型掺杂，该第二主动区具拥有第二类型的掺杂，第一主动区域提供该了二极管的一第一端而该第二主动区提供该二极管的一第二端，该第一主动区和该第二主动区二者皆存在一共同的井里，该第一主动区被耦合到单次性可编程组件，而该第二主动区被耦合到一第二电源电压线；其中该第一和第二主动区是从互补式金氧半导体晶体管晶体管(CMOS)组件的源极或漏极来制造，而井是从CMOS井来制造。其中，单次性可编程组件被配置为可编程，经由施加电压到该第一和第二电源电压线而改变电阻为不同的逻辑状态。

依据本发明另一实施例，一种电子系统包括：一种处理器；及一可编程电阻组件存储器可操作地连接到处理器，这可编程电阻元存储器包括至少数个可编程电阻组件存储单元来提供数据存储，每个可编程电阻存储单元包括：一可编程电阻组件被耦合到第一电源电压线；及一二极管包含至少一第一主动区和一第二主动区，其中该第一主动区具有第一类型掺杂，该第二主动区具有第二类型掺杂，该第一主动区提供该二极管的第一端，该第二主动区提供该二极管的第二端，该第一和第二主动区二者皆存在一个共同的井里，该第一主动区被耦合到该可编程电阻组件而该第二主动区被耦合到一第二电源电压线；其中该第一和第二主动区是从CMOS组件的源极或漏极来制造，而井是从CMOS井来制造；其中，该可编程电阻组件被配置为可编程经由施加电压到该第一和第二电源电压线而改变电阻到不同的逻辑状态。

依据本发明另一实施例，一种提供可编程电阻组件存储器的方法来提供可编程电阻组件存储器，包括：提供多个可编程电阻组件存储单元，至少有一可编程电阻组件存储单元包括至少(i)一可编程电阻组件被耦合到第一电源电压线；及(ii)一二极管包含至少一第一主动区和一第二主动区，该第一主动区具有第一类型掺杂，该第二主动区具有第二类型掺杂，该第一主动区提供该二极管的第一端，该第二主动区提供该二极管的第二端，该第一和第二主动区二者皆从CMOS组件的源极或漏极来制造，并且存在一个共同的井里，该井是从CMOS井制造来的，该第一主动区被耦合到该可编程电阻组件而该第二主动区被耦合到一第二个电源电压线，及经由施加电压到第一和第二个电压线，以编程一逻辑状态到至少一该可编程电阻组件存储单元。

本发明的可编程电阻性组件存储器可降低编程电流，且可使用标准CMOS逻辑制程，以减少存储单元的大小和成本。

附图说明

图1显示一传统的可编程电阻式记忆存储单元电路图。

图2a显示相变存储器(PCM)用的另一传统可编程电阻式组件电路图，其采用双极型晶体管作为编程选择器。

图2b显示一传统相变存储器(PCM)电路图，其采用二极管作为编程选择器。

图3a和3b分别展示从内连接(interconnect)制作的一电性熔丝组件的实施例示意图。

图4显示一方块图，其包含根据本发明的使用接面二极管的记忆存储单元。

图5a显示一接面二极管的横截面。根据此实施例，二极管用浅沟槽隔离(STI)来隔离阳极和阴极，并当编程选择器。

图5b显示了一接面二极管的横截面。根据此实施例，二极管用假CMOS栅极来隔离阳极和阴极，并当编程选择器。

图5c显示一接面二极管的横截面。根据此实施例，二极管用硅化阻挡层(SBL)来隔离阳极和阴极，并当编程选择器。

图6a显示一接面二极管的横截面。根据此实施例，二极管用绝缘硅基体(SOI)技术里的假CMOS栅极来隔离阳极和阴极，并当编程选择器。

图6b显示一接面二极管的横截面。根据此实施例，此二极管用翅式场效应晶体管(FINFET)技术里假CMOS栅极来隔离阳极和阴极，并当编程选择器。

图7a显示一电性熔丝组件的一实施例示意图。

图7b显示一电性熔丝的顶视图。此电性熔丝耦合到一个四面都是浅沟槽隔离(STI)的接面二极管。

图7c显示一电性熔丝的顶视图。此电性熔丝耦合到一个二面是浅沟槽隔离(STI)，而另外二面是假CMOS隔离的接面二极管。

图7d显示一电性熔丝的顶视图。此电性熔丝耦合到一个四面都是假CMOS隔离的接面二极管。

图7e显示一电性熔丝的顶视图。此电性熔丝耦合到一个四面都是硅化物阻挡层隔离的接面二极管。

图7f显示一个接点(contact)耦合在电阻组件和接面二极管的P端接点，而金属填在同一个单一接点里。

图8a显示一金属熔丝耦合到一接面二极管的顶视图。此接面二极管四面都是假CMOS栅极隔离。

图8b显示一金属熔丝耦合到一接面二极管的顶视图。此接面二极管有4个存储单元共享一边一个的N井接点。

图8c显示一层间接点熔丝(viafuse)耦合到一接面二极管的顶视图。此接面二极管有4个存储单元共享一边一个的N井接点。

图8d显示一层间接点熔丝二维阵列的顶视图。这些层间接点熔丝使用P+/N井二极管。

图9显示一可编程电阻式存储器的一部分。根据此一实施例，由n行和(m+1)列的单二极管存储单元与n个字符线驱动器一起构成。

图10a描绘一方法来编程可编程电阻式存储器的流程图。

图10b描绘一方法来读取可编程电阻式存储器的流程图。

图11显示一种处理器(Processor)的系统的实施例示意图。

具体实施方式

在本发明的实施例中，P+/N井接面二极管作为可编程电阻式组件的编程选择器。此二极管可以包括在N井里的P+和N+主动区(Activeregions)。由于P+和N+主动区和N井都是以现成的标准CMOS逻辑制程，这些组件可用有效率及符合成本效益的方法做成，且不须额外的掩模或制程步骤以节省成本。这可编程电阻式组件可以包括在电子系统里。

图4所示为依据一实施例的使用接面二极管的存储单元30的方块图。特别是，存储单元30包括电阻组件30a和二极管30b。电阻组件30a可耦合在接面二极管30b的阳极和正电压V+之间。接面二极管30b的阴极可耦合到负电压V-。在一实施例里，存储单元30可以是熔丝存储单元，且包含作为电性熔丝的电阻组件30a。接面二极管30b可以作为编程选择器。接面二极管可以从使用P型基体的标准CMOS制程的P+/N井来制作。作为二极管阳极和阴极的P+和N+主动区就是CMOS组件的源极或漏极。N井就是用来嵌入PMOS组件的CMOS井。另外，接面二极管可以由使用N型基体的CMOS制程里的N+/P井来构造。电阻组件30a和接面二极管30b于电源电压V+和V-之间的连接方式是可互换的。经由一适当的时间里施加适当的电压(其在V+和V-之间)，电阻组件30a可根据电压和持续时间被编程为高或低电阻状态，因此编程存储器存储单元30可存储数据值(例如，数据的位)。二极管的P+和N+主动区可以使用假CMOS栅极，浅沟槽隔离(STI)，局部氧化(LOCOS)，或硅化物阻挡层(SBL)来隔离。如果没有硅化物靠近第一和第二主动区的边界，第一和第二个主动区可以对接(butted)或用掺杂低剂量的主动区来分隔这两种主动区。

电性熔丝的存储单元可以作为说明关键实现概念的范例。图5a显示二极管32的横截面，在可编程电阻组件里使用浅沟槽隔离的P+/N井二极管做为编程选择器。分别构成二极管32的P和N终端的P+主动区33和N+主动区37就是在标准CMOS逻辑制程里的PMOS和NMOS的源极或漏极。N+主动区37被耦合到N井34，此N井在标准CMOS逻辑制程里嵌入PMOS。浅沟槽隔离36隔离不同组件的主动区。电阻组件(没有显示在图5a)，如电性熔丝，可以一端耦合到P+主动区33而另一端耦合到高电压电源V+。为了编程这种可编程电阻式组件，高电压加在V+，低电压或地电位施加到N+主动区37。因此，高电流过熔丝组件和二极管32来编程电阻组件。

图5b显示了另一接面二极管32’实施例的一截面图，其当做编程选择器并以假CMOS栅极隔离。浅沟槽隔离36’提供其它主动区的隔离。主动区31’以浅沟槽隔离36’来加以定义。这里的N+和P+主动区37’和33’进一步分别由假CMOS栅极39’、P+植入层38’和N+植入层(P+植入层38’的互补)混合来加以定义，构成二极管32’的N和P端。该二极管32’被制作成类似PMOS的组件，且包含了37’、39’、33’及34’作为源极、栅极、漏极和N井，除了源极37’上覆盖有N+植入层，而非真正的PMOS所覆盖的P+植入层38’。假MOS栅极39’最好是偏压在一固定的电压，其目的为在制作过程中当作P+主动区33’和N+主动区37’之间的隔离。N+主动区37’被耦合到N井34’，此井在标准CMOS逻辑制程里是嵌入PMOS的本体。P基体35’是P型硅的基体。电阻组件(图5b中没有显示)，如电性熔丝，可以一端被耦合到P+区33’而另一端被耦合到一高电压电源V+。为了编程这种可编程电阻组件，高电压施加在V+，而低电压或接地到N+主动区37’。因此，高电流流过熔丝组件与二极管32’来编程电阻组件。这实施例有理想的小尺寸和低电阻。

图5c所示另一实施例的横截面，其中接面二极管32”以硅化物阻挡层(SBL)39”隔离并作为编程选择器。图5c类似图5b，然而在图5b里的假CMOS栅极39”被图5c里的硅化物阻挡层39“所取代，以阻止硅化物生长在主动区31”的顶部。如果没有假CMOS栅极或硅化物阻挡层，N+和P+主动区将由主动区域31”表面的硅化物而被短路。

图6a所示另一实施例的横截面，其中接面二极管32”被当编程选择器，并采用绝缘硅基体(SOI)的技术。在SOI技术中，基体35”是如二氧化硅或类似材料的绝缘体，此绝缘体包含薄层硅生长在顶部。所有NMOS和PMOS都在硅井里，由二氧化硅或类似的材料隔离彼此和基体35”。一整件(one-piece)主动区31”经由假CMOS栅极39”、P+植入层38”和N+植入层(P+植入层38”的互补)的混合分为N+主动区37”、P+主动区33”和本体34”。因此N+主动区37”和P+主动区33”分别构成接面二极管32”的N端和P端。N+主动区37”及P+主动区33”可以分别和标准CMOS逻辑制程里NMOS和PMOS的源极或漏极相同。同样，假CMOS栅极39“可以和标准CMOS制程建构的CMOS栅极相同。假MOS栅极39”可以偏压在一固定的电压，其目的为在制作过程中当作P+主动区33”和N+主动区37”之间的隔离。N+主动区37”被耦合到低电压V-和N井34，此N井在标准CMOS逻辑制程里是嵌入PMOS的本体。电阻组件(图6a中没有显示)，如电性熔丝，可以一端被耦合到P+主动区33”而另一端被耦合到高电压电源V+。为了编程这种电性熔丝存储单元，高和低电压分别施加在V+和V-，导通大电流流过熔丝组件与接面二极管32”来编程电阻组件。CMOS隔离技术的其它实施例，如浅沟槽隔离(STI)，假CMOS栅极，或硅化物阻挡层(SBL)在一至四边或任何一边，可以很容易应用到相应的CMOSSOI技术。

图6b显示另一接面二极管45实施例的一截面图，该接面二极管45为使用翅式场效应晶体管(FinFET)技术的编程选择器。FinFET是指翅式(FIN)为基本的多栅极晶体管。FinFET技术类似传统的CMOS，但是具有高瘦硅岛，其升高在硅基体上以作为CMOS组件的主体。主体像传统CMOS，分为源极，漏极和多晶硅或非铝金属栅极的通道。主要的区别是在FinFET技术中，MOS组件的本体被提升到基板之上，岛状区的高度即是通道的宽度，然而电流的流动方向仍然是在平行于硅的表面。图6b显示FinFET技术的一例子，硅基体35是个外延层，建在类似SOI绝缘层或其它高电阻硅基体之上。硅基体35可以被蚀刻成几个高大的长方形岛状区31-1、31-2和31-3。经由适当的栅极氧化层成长，岛状区31-1、31-2及31-3可分别以MOS栅极39-1、39-2和39-3来覆盖升高的岛状区的两边及定义源极和漏极区。源极和漏极区形成于岛状区31-1、31-2及31-3，然后填充硅，如填充于硅区40-1和硅区40-2，让合并的源极和漏极面积大到足以放下接点。在图6b中，硅区40-1和硅区40-2的填充区域只是用来说明及显露横截面，例如填充区域可以填充到岛状区31-1、31-2和31-3的表面。在此实施例，主动区33-1，2，3和37-1，2，3被P+植入层38’和N+植入层(P+植入层38’的互补)分别覆盖来构成接面二极管45的P和N端，而不是像传统FinFET的PMOS全部被P+植入层38’覆盖。N+主动区37-1，2，3被耦合到低电压电源V-。电阻组件(图6b中没有显示)，如电性熔丝，一端被耦合到P+主动区33-1，2，3，另一端被耦合到高电压电源V+。为了编程这种电性熔丝，高和低电压分别施加在V+和V-上，以导通大电流流过电阻组件与接面二极管45，来编程电阻组件。CMOS主体技术隔离的其它实施例，如浅沟槽隔离(STI)、假CMOS栅极或硅化物阻挡层(SBL)，可以很容易应用到相应的FinFET技术。

图7a为根据另一实施例的电性熔丝组件88的顶视图。这电性熔丝组件88可以如图4所示当作为电阻组件使用。电性熔丝组件88包括阳极89、阴极90及本体91。在此实施例，电性熔丝组件88是棒状且包含大的阳极89和小的阴极90来减少阴极面积。阳极89和阴极90可从本体91突出来以形成接点。阳极89和阴极90接点的数量可以是一个，以使面积非常小。然而，阳极89接点面积往往较大，这样阳极89比阴极90大，可使阳极89能更抗拒电迁移。熔丝的本体91可以有0.5-6个方形，就是长度与宽度的比例约为6到0.5，来达到存储单元面积和编程电流的最佳化。熔丝组件88有P+植入层92覆盖本体91的一部分和阴极90，而N+植入层覆盖其余的面积。当在顶部硅化物因电迁移、离子扩散和硅化物分解等其它效应耗尽时，这实施例使得熔丝组件88表现像反向偏压二极管来增加编程后电阻。

可实现上述实施例的电性熔丝组件包含了多晶硅、多晶硅硅化、热隔离的主动区、局部互连(LocalInterconnect)或其它CMOS栅极材料。特别是一些电性熔丝组件允许P+和N+植入后可以在编程后创建出二极管，如多晶硅、隔热隔离的主动区或金属栅极CMOS的栅极。例如，如果金属栅极CMOS具有多晶硅在金属合金层之间的三明治结构，金属合金层可以被由布局产生的掩模阻挡，以在熔丝组件里产生二极管。在SOI或如SOI的制程里，电性熔丝也可以从热隔离的主动区来构造。在热隔离主动区的两端，这样的熔丝可以被植入N+、P+、或N+和P+掺杂。此熔丝如果一部分被植入N+掺杂和一部分P+掺杂，当顶部的硅化物被编程后耗尽，熔丝可以形成像反向偏压的二极管。依此方式构建的熔丝组件，熔丝可以被合并成二极管主动区的一部分，使熔丝和二极管形成在一单一的主动区以省面积。有一些制程可以提供局部互连，这是由硅化物制造过程中的副产品可和多晶硅与主动区直接互连以省接点。如此，电性熔丝组件可以和二极管的主动区直接连接而没有任何接点，以节省面积。在CMOS的制程里建构电性熔丝组件有很多变化，上述的讨论是用于说明目的，其变化及其组合的一部分，都是实施例而落入本发明的范围。

图7b、7c、7d、7e和7f显示由不同的隔离和熔丝组件的实施例的P+/N井二极管的顶视图。没有隔离，P+和N+主动区将经由长在顶部的硅化物短路在一起。隔离可以经由浅沟槽隔离(STI)、假CMOS栅极或硅化物阻挡层(SBL)从一至四边或任何边的组合来提供。当作二极管的P端和N端的P+和N+主动区，就是CMOS组件的源极或漏极。P+和N+所在的N井，就是在标准CMOS制程里用来嵌入PMOS相同的N井。在许多个存储单元里二极管的N+主动区可被共享。但为简单起见，图7b-7f对一P+主动区只显示一N+主动区。

图7b显示另一实施例的位于电性熔丝存储单元中的P+/N井二极管40的一顶视图。此电性熔丝存储单元具有主动区43和44而且有STI49隔离于四边。熔丝组件42经由金属46被耦合到主动区43。主动区43和44分别被P+植入层47和N+植入层(P+植入层47的互补)所覆盖，来构成二极管40的P端和N端。二极管40的主动区43和44存在一N井45里，同样的N井可用于嵌入PMOS于标准的CMOS制程里。在此实施例，P+主动区43和N+主动区44被STI49四面包围。由于STI49比P+和N+主动区更深，在P+主动区43和N+主动区44之间的二极管电阻会很高。

图7c显示另一实施例的位于电性熔丝存储单元中的P+/N井二极管50的顶视图。此电性熔丝存储单元具有二边STI59和另二边假CMOS栅极隔离的主动区53和54。此电性熔丝单元包含一在右一在左的二个STI59漕沟的主动区51，和经由在顶部和底部的两个CMOS栅极被区分为周边主动区54和中央主动区53。中央主动区53被P+植入层57覆盖，而周边主动区域被N+植入层覆盖，其构成了二极管的P端和N端。主动区51存在一N井55里，同样的N井可用于嵌入PMOS于标准CMOS制程里。熔丝组件52被耦合到P+主动区53。假MOS栅极58最好是被偏压到一固定的电压。在此实施例，P+主动区53和N+主动区54被STI59包围在左右两侧而假MOS栅极58在顶部和底部。由假MOS栅极58所提供的隔离比STI的隔离可提供较低的电阻，因为在P+主动区53和N+主动区54的距离较窄，并且在硅表面下没有氧化物阻止电流路径。

图7d显示另一实施例的位于电性熔丝存储单元中的P+/N井二极管60的顶视图。此电性熔丝存储单元具假CMOS栅极在四面隔离。单件主动区61被环型MOS栅极68分为中央主动区63和周边主动区64。分别地，中央主动区63被P+植入层67覆盖，而周边主动区域64被N+植入层(P+植入层67的互补)所覆盖，而构成了二极管60的P端和N端。单件主动区61存在一N井里，同样的N井可用于嵌入PMOS于标准CMOS制程里。熔丝组件62经由金属66被耦合到P+主动区63。假MOS栅极68可以被偏压到一固定的电压，以提供在P+主动区63和N+主动区64的四面隔离。这实施例提供低电阻于二极管60的P和N端之间。

图7e显示了一P+/N井二极管60’的顶视图，在电性熔丝存储单元里的另一实施例。此电性熔丝存储单元具有以硅化物阻挡层(SBL)68’提供四面隔离的主动区63’和64’。单件主动区被环型硅化物阻挡层(SBL)68’分为中央主动区63’和周边主动区64’。中央主动区63’和周边主动区64’分别被P+植入层67’和N+植入层(P+植入层67’的互补)所覆盖，来构成了二极管60’的P端和N端。P+植入层67’和N+植入层之间的边界大约在环型硅化物阻挡层(SBL)68’中间。主动区61’存在一N井65’里。熔丝组件62’经由金属66’被耦合到P+主动区63’。环型硅化物阻挡层(SBL)68’阻挡硅化物在P+主动区63’和N+主动区64’的顶部上形成。在此实施例，P+主动区63’和N+主动区64’被P/N接面四面隔离。这实施例具有于二极管60’的P和N端间的低电阻，虽然硅化物阻挡层(SBL)可能比MOS栅极宽。在另一实施例里，在P+植入层67’和N+植入层之间存有空隙，虽然P+植入层67’和N+植入层都被环型硅化物阻挡层(SBL)68’所覆盖。

图7f显示了另一实施例的顶视图，其中P+/N井二极管70在一电性熔丝存储单元里，含有一单接点。被STI79隔离的主动区73和74分别被P+植入层77和N+植入层(P+植入层77的互补)所覆盖，构成了二极管70的P端和N端。主动区73和74皆存在一N井75里，同样的N井可用于嵌入标准CMOS制程里的PMOS。熔丝组件72经由一单接点71里的金属76而被耦合到P+主动区73。这单接点71跟在图7b、7c、7d和7e里的双接点是完全不同，其中一接点经由金属而连接熔丝组件，然后另一接点经由金属而连接另一P+主动区。本实施例经由一单接点里的金属来直接连接一熔丝组件到一P+主动区，存储单元的面积可大幅减少。此熔丝组件的实施例，可由CMOS栅极来构建，包括多晶硅、硅化多晶硅或非铝金属的CMOS栅极，其允许熔丝组件和主动区经由金属在上的单一接点。

在一般情况下，多晶硅或硅化多晶硅熔丝更常被用来当作电性熔丝，因为它比金属，或接点/层间接点需要较低的编程电流。然而金属熔丝具有一定优势，如更小的尺寸和编程后大电阻比例。使用金属的熔丝组件可直接连接到P+主动区，从而比多晶硅熔丝减少了额外的接点。在特征尺寸小于65纳米的先进CMOS技术，金属熔丝的编程电压可低于3.3V，这使得金属熔丝为一可行的解决方案。

图8a显示P+/N井二极管60”的一顶视图，拥有第一层金属(metal1)熔丝具有假CMOS栅极的隔离。单件主动区被环型MOS栅极68隔离成中央主动区63和周边主动区64。分别地，中央主动区63被P+植入层67所覆盖，周边主动区64被N+植入层(P+植入层67的互补)所覆盖，以构成了二极管60”的P端和N端。主动区61存在一N井里，同样的N井可用于嵌入标准CMOS制程的PMOS里。第一层金属熔丝组件62”直接被耦合到P+区域63。环型MOS栅极68提供假CMOS栅极隔离，可以被偏压到一固定的电压，并能提供P+主动区63和N+主动区64之间四边的隔离。在此个实施例中，金属熔丝的长宽比约为0.5-6。

如果二极管导通电流并不大，图8a里金属熔丝的大小可进一步减少。图8b显示一排金属熔丝存储单元60’”的一顶视图。照此实施例，拥有四个金属熔丝存储单元，在每一边共享一N井接触。第一层金属熔丝69有阳极62’、第一层金属本体66’和阴极(耦合到主动区64’)，主动区64’被P+植入层67’所覆盖并作为二极管的P端。主动区61’存在一N井65’里。另一主动区63’被N+植入层(P+植入层67’的互补)所覆盖以当作二极管的N端。四个二极管被STI68’所隔离，并在每一边各分享一N+主动区63’。N+主动区63’由水平方向的第二层金属(metal2)所连接，而二极管阳极则是由垂直方向的第三层金属(metal3)所连接。如果第一层金属用于编程，在传导路径里的其它类型的金属线应更宽。同样，更多的接点和层间接点应放置在传导路径来抵抗不当的编程。图8b的金属熔丝采用第一层金属仅为说明目的，对此本领域技术人员可知上述说明可以适用于任何金属，如第二，三，或四层金属，或在其它实施例。同样，对此技术领域技术人员可知本发明可适用于不同的隔离或不同金属的结构。而且共享一个N+主动区的存储单元数目可能会在其它实施例里有所改变。

对特征尺寸小于65纳米的先进CMOS技术，接点(Contact)或层间接点(Via)熔丝变为更加可行的技术，因为小的接点/层间接点使编程电流相对较低。图8c显示了一排四个由第一层间接点(via1)熔丝存储单元70的顶视图，依照此一实施例，其共享N型井接点73a和73b。Via1熔丝存储单元79具有一via179a被耦合到第一层金属76和第二层金属72。第二层金属72经由via2被耦合到垂直方向当位线的第三层金属。第一层金属76被耦合到一主动区74，主动区74被P+植入层77所覆盖并当作是一二极管71的P端。主动区73a和73b被N+植入层(P+植入层77的互补)所覆盖且被当作是在via1熔丝存储单元79里二极管71的N端。此外，主动区73a和73b被当作是在四个熔丝存储单元70里的二极管的共同N端，被耦合到水平方向的第四层金属(metal4)的字符线。该主动区74、73a以及73b存在同一N井75里。Via1熔丝存储单元70里的四个二极管彼此之间有STI78隔离。如果是要编程via1，更多其它的接点和更多其它类型的层间接点应被放置在传导路径里。并且传导路径里的其它金属线该比较宽而且包含大的围绕在接点/层间接点的四周来抵抗不当的编程。图8c里，以Via1当作层间接点熔丝是用于说明目的，对此技术熟知者可知上述说明可适用于任何类型的接点或层间接点，如第二、第三、第或四层间连接点via2、via3或via4等。同样，对此本领域技术人员可知本发明的二极管P端和N端有不同的隔离和不同的金属的结构。而且共享一N+主动区的存储单元数目可能会在其它实施例里改变。

图8d显示另一实施例的顶视图，其显示具有假CMOS栅极隔离的4x5via1熔丝阵列。图8c显示一排层间接点熔丝，可扩展成一二维阵列90(如图8d所示)。阵列90有四列主动区91，每列存在一个单独的N井里，而五行层间接点熔丝存储单元96被假CMOS栅极92隔离于主动区间。每个层间接点熔丝(viafuse)存储单元96有一接点99在主动区上被P+植入层94所覆盖，以作为一二极管的P端，其更被耦合到垂直方向的第二层金属位线。阵列90里两边的主动区被N+植入层97所覆盖，以作为在同一列二极管的N端，其更被耦合到水平方向的第三层金属当字符线。为了编程一层间接点熔丝，可选择并施加电压到所要的字符线和位线，来导通电流从metal2位线、via1、metal1、接点、P+主动区及N+主动区，到第三层金属字符线。为了确保只有via1被编程，其它金属可以较宽而且其它类型的层间接点或其它接点的数目可不止一个。为了简化绘图，metal1-via1-metal2连接可参照图8c，因此不会显示于8d图中的每个存储单元。对此技术熟知者可知不同类型的接点或层间接点可作为本发明电阻组件，而且不同金属的结构可在其它实施例里改变。同样，在行和列里存储单元的数目，在一阵列里行和列的数目，或在N+主动区之间存储单元的数目可在其它实施例里改变。

根据另一实施例，可编程电阻组件可用于建立存储器。根据此一实施例，图9显示了可编程电阻存储器100的一部分，由n行x(m+1)列的单二极管存储单元110的一阵列101和n个字符线驱动器150-i(其中i＝0，1，....，n-1)所构建。存储器阵列101有m个正常列和一参考列，共享一感应放大器做差动感应。对那些存储器存储单元110于同一列的每个存储器存储单元110有一电阻组件111被耦合到当编程选择器的一二极管112的P端和到一位线BLj170-j(j＝0，1，..m-1)或参考位线BLR0175-0。对那些存储器存储单元110在同一行的二极管112的N端经由局部字符线LWLBi154-i，(i＝0，1，…，n-1)被耦合到一字符线WLBi152-i，。每个字符线WLBi被耦合到至少一局部字符线LWLBi，此处i＝0，1，…，n-1。该局部字符线LWLBi154-i通常由高电阻材料，如N井或多晶硅构建，来连接存储单元，然后耦合到WLBi(例如，低电阻金属WLBi)经由接点或层间接点，缓冲器，或后译码器172-i，其中i＝0，1，...，n-1。当使用二极管作为编程选择器，可能需要缓冲器或后译码器172-i，因为有电流流过WLBi，特别是当一WLBi驱动多个存储单元来同时编程和读取，于其它实施例。该字符线WLBi是由字符线驱动器150-i所驱动，为了编程和读取其电源电压vddi可以在不同的电压之间被切换。每个BLj170-j或BLR0175-0都经由一Y-write通道闸120-j或125被耦合到一电源电压VDDP来编程，分别由被选中的YSWBj(j＝0，1，..，m-1)或YSWRB0。在Y-write通道闸120-j(j＝0，1，…，m-1)或125可以由PMOS所建构，虽然NMOS，二极管，或双极型组件可以在一些实施例里使用。每个BL或BLR0经由一Y-read通道闸130-j或135被耦合到数据线DLj或参考数据线DLR0，分别由YSRj(j＝0，1，..，m-1)或YSRR0所选定。在存储器阵列101这一部分，m正常的数据线DLj(j＝0，1，…，m-1)被连接到一感应放大器140的一输入端160。该参考数据线DLR0提供了感应放大器140的另一输入端161(一般在参考部分里不需要多任务器)。感应放大器140的输出端是Q0。

要编程一存储单元，特定的WLBi和YSWBj被开启而一高电压被提供到VDDP，其中i＝0，1，..，n-1而j＝0，1，...，m-1。在一些实施例里，经由打开WLRBi(i＝0，1，...，n-1)和YSWRB0，参考存储单元可以被编程为0或1。要读取一存储单元，数据列线DLj160可以由启用特定的WLBi和YSRj，(其中i＝0，1，...，n-1，和j＝0，1，...，m-1)来选到，而一参考数据线DLR0161可以由启用特定的一参考存储单元来选到，皆被耦合到感应放大器140。此感应放大器140可以被用来感应和比较DL和DLR0与接地之间的电阻差异，同时关闭所有YSWBj和YSWRB0，其中j＝0，1，..，m-1。

图10a和10b显示一流程图实施例，分别描绘可编程电阻式存储器的编程方法700和读取方法800。方法700和800描述了在可编程电阻式存储器情况下，如图9的可编程电阻存储器100的编程和读取。此外，虽然说是一步骤流程，对本领域技术人员可知至少一些步骤可能会以不同的顺序进行，包括同时或跳过。

图10a所示为用于可编程电阻存储器的一编程方法700的流程图。根据此实施例，在第一步骤710，选择适当的电源选择器以施加高电压电源到字符线和位线驱动器。在第二步骤720，根据可编程电阻组件的类型，在控制逻辑(在图9里没有显示)里进行分析要被编程的数据。对于电性熔丝，由于为单次性可编程组件(OTP)，所以编程通常意味着烧录熔丝到非原始状态，而且是不可逆转的。编程电压和持续时间往往是由外部控制信号决定，而不是从存储器内部产生。在第三步骤730，选择一存储单元的一列，所以相对的局部字符线可被开启。在第四步骤740，停用感应放大器，以节省电源和防止干扰到编程的运作。在第五步骤750，存储单元的一行(群)，可以被选定并且相对应的Y-write通道闸可以被打开来耦合所选的位线到一电源电压。在最后一步骤760，在一已建立的传导路径来驱动所需的电流一段所需要的时间来完成编程的运作。对于大多数可编程电阻存储器，这传导路径是由一高压电源，通过被选的一位线(群)，电阻组件，作为编程选择器(群)的二极管，以及一局部字符线驱动器(群)的NMOS下拉组件到接地。

图10b所示为依据另一实施例，用于编程电阻存储器读取方法800的流程图。在第一步骤810，提供合适的电源选择器来选电源电压给局部字符线驱动器，感应放大器和其它电路。在第二步骤820，所有Y-write通道闸，例如位线编程选择器，可以被关闭。在第三步骤830，所需的局部字符线驱动器(群)可以被选，使作为编程选择器(群)的二极管(群)具有传导路径到接地。在第四步骤840，启动感应放大器(群)和准备感应的输入信号。在第五步骤850，数据线和参考数据线被预先充电到可编程电阻组件存储单元的V-电压。在第六步骤860，选所需的Y-read通道闸，使所需的位线(群)被耦合到感应放大器的一输入端。一传导路径于是被建立，从位线(群)到所要的存储单元的电阻组件，作为编程选择器(群)的二极管(群)和局部字符线驱动器(群)的下拉组件到接地。这同样适用于参考分支。在最后一步骤870，感应放大器可以比较读取电流与参考电流的差异来决定逻辑输出是0或1以完成读取操作。

图11显示了一处理器系统700的一实施例。根据此实施例，处理器系统700可以包括可编程电阻组件744，如在一存储单元阵列742里，而在存储器740里。处理器系统700可以例如属于一计算机系统。计算机系统可以包括中央处理单元(CPU)710，它经由共同总线715来和多种存储器和周边装置沟通，如输入输出单元720、硬盘驱动器730、光盘750、存储器740和其它存储器760。其它存储器760是一种传统的存储器如静态存取存储器(SRAM)，动态存取存储器(DRAM)或闪存(flash)，通常经由存储器控制器来和与中央处理单元710沟通。中央处理单元710一般是一种微处理器，数字信号处理器，或其它可编程数字逻辑组件。存储器740最好是以集成电路来构造，其中包括至少有可编程电阻组件744的存储器阵列742。通常，存储器740经由存储器控制器来接触中央处理单元710。如果需要，可合并存储器740与处理器(例如中央处理单元710)在单片集成电路。

本发明可以部分或全部实现于集成电路，在印刷电路板(PCB)上，或在系统上。该可编程电阻组件可以是熔丝，反熔丝，或新出现的非挥发行性存储器。熔丝可以是硅化或非硅化多晶硅熔丝，热隔离的主动区熔丝，金属熔丝，接点熔丝，或层间接点熔丝。反熔丝可以是栅极氧化层崩溃反熔丝，介电质于其间的接点或层间接点反熔丝。新出现的非挥发行性存储器可以是磁性存取存储器(MRAM)、相变存储器(PCM)、导电桥随机存取存储器(CBRAM)或电阻随机存取存储器(RRAM)。虽然编程的机制不同，其逻辑状态可由不同的电阻值来区分。以上的说明和图画，只是用来说明认为是示范的实现。

以上所述，仅为本发明较佳具体实施例的详细说明与附图，本发明的特征并不局限于此，并非用以限制本发明，本发明的所有范围应以下述的权利要求保护范围为准，凡合于本发明权利要求保护范围的精神与其类似变化的实施例，皆应包含于本发明的范畴中，任何本领域的技术人员在本发明的领域内，可轻易思及的变化或修改皆可涵盖在以下本案的专利保护范围。

Claims (16)

1.一种可编程电阻性组件存储器，其特征在于，包括：

多个可编程电阻性存储单元，至少有一可编程电阻性存储单元包括：

一可编程电阻性组件耦合到第一电源电压线；及

一二极管包括至少一第一主动区和一第二主动区，其中该第一主动区具有一第一类型掺杂，该第二主动区具有一第二类型掺杂，该第一主动区域提供该二极管的一第一端而该第二主动区提供该二极管的一第二端，该第一主动区和该第二主动区皆位于一共同的井里，该第一主动区耦合到可编程电阻性组件，而该第二主动区耦合到一第二电源电压线；

其中该第一和第二主动区是从互补式金氧半导体晶体管组件的源极或漏极来制造，而井是从CMOS井来制造；

该两个主动区作为二极管的两端，被一个假MOS栅极分开；

两个不同可编程电阻性存储单元的二极管之间，被一个浅沟槽隔离分开；

其中可编程电阻性组件经由施加电压到该第一和第二电源电压线而编程，并改变电阻为不同的逻辑状态。

2.一种单次性可编程存储器，其特征在于，包括：

多个单次性可编程存储单元，至少有一单次性可编程存储单元包括：

一单次性可编程组件被耦合到第一电源电压线；及

一二极管包括至少一第一主动区和一第二主动区，其中该第一主动区具有第一类型掺杂，该第二主动区具有第二类型掺杂，第一主动区域提供该二极管的一第一端而该第二主动区提供该二极管的一第二端，该第一主动区和该第二主动区二者皆存在一共同的井里，该第一主动区被耦合到该单次性可编程组件，而该第二主动区被耦合到一第二电源电压线；

其中该第一和第二主动区是从互补式金氧半导体晶体管组件的源极或漏极来制造，而井是从CMOS井来制造；

该两个主动区作为二极管的两端，被一个假MOS栅极分开；

两个不同单次性可编程存储单元的二极管之间，被一个浅沟槽隔离分开；

其中，单次性可编程组件被配置为可编程，经由施加电压到该第一和第二电源电压线而改变电阻为不同的逻辑状态。

3.如权利要求2的单次性可编程存储器，其特征在于，该单次性可编程组件是由电性熔丝构成。

4.如权利要求3的单次性可编程存储器，其特征在于，该单次性可编程组件是由CMOS栅极构成的内连接。

5.如权利要求3的单次性可编程存储器，其特征在于，该单次性可编程组件至少包括多晶硅，硅化物，热隔离的主动区，金属或金属合金。

6.如权利要求3的单次性可编程存储器，其特征在于，该单次性可编程组件本体的长度与宽度的比例为6到0.5。

7.如权利要求3的单次性可编程存储器，其特征在于，该单次性可编程组件具有第一端和第二端，其中的第一或第二端的电性熔丝只有一个接点。

8.如权利要求4的单次性可编程存储器，其特征在于，电性熔丝组件经由金属线在单一的接点耦合到二极管的主动区。

9.如权利要求4的单次性可编程存储器，其特征在于，该二极管的该第一或第二主动区只有一个接点。

10.如权利要求2的单次性可编程存储器，其特征在于，该二极管为使用翅式场效应晶体管技术的编程选择器。

11.如权利要求2的单次性可编程存储器，其特征在于，该单次性可编程组件是导电的接点或层间接点。

12.如权利要求2的单次性可编程存储器，其特征在于，该单次性可编程组件是接点或层间接点，并含有绝缘体于其间的反熔丝。

13.如权利要求3的单次性可编程存储器，其特征在于，该单次性可编程组件至少包括硅化多晶硅。

14.一种电子系统，其特征在于，包括：

一种处理器；及

一可编程电阻组件存储器可操作地连接到处理器，这可编程电阻组件存储器包括至少数个可编程电阻组件存储单元来提供数据存储，每个可编程电阻组件存储单元包括：

一可编程电阻组件被耦合到第一电源电压线；及

一二极管包含至少一第一主动区和一第二主动区，其中该第一主动区具有第一类型掺杂，该第二主动区具有第二类型掺杂，该第一主动区提供该二极管的第一端，该第二主动区提供该二极管的第二端，该第一和第二主动区二者皆存在一个共同的井里，该第一主动区被耦合到该可编程电阻组件而该第二主动区被耦合到一第二电源电压线；

其中该第一和第二主动区是从CMOS组件的源极或漏极来制造，而井是从CMOS井来制造的；

该两个主动区作为二极管的两端，被一个假MOS栅极分开；

两个不同可编程电阻组件存储单元的二极管之间，被一个浅沟槽隔离分开；

其中，该可编程电阻组件被配置为可编程经由施加电压到该第一和第二电源电压线而改变电阻到不同的逻辑状态。

15.一种提供可编程电阻组件存储器的方法，其特征在于，包括：

提供多个可编程电阻组件存储单元，至少有一可编程电阻组件存储单元包括至少(i)一可编程电阻组件被耦合到第一电源电压线；及(ii)一二极管包含至少一第一主动区和一第二主动区，该第一主动区具有第一类型掺杂，该第二主动区具有第二类型掺杂，该第一主动区提供该二极管的第一端，该第二主动区提供该二极管的第二端，该第一和第二主动区二者皆从CMOS组件的源极或漏极来制造，并且存在一个共同的井里，该井是从CMOS井制造来的，该第一主动区被耦合到该可编程电阻组件而该第二主动区被耦合到一第二个电源电压线，该两个主动区作为二极管的两端，被一个假MOS栅极分开；

两个不同可编程电阻组件存储单元的二极管之间，被一个浅沟槽隔离分开；及

经由施加电压到第一和第二个电压线，以编程一逻辑状态到至少一该可编程电阻组件存储单元。

16.一种电性熔丝存储器，其特征在于，包括：

多个电性熔丝存储单元，至少有一电性熔丝存储单元包括：

一电性熔丝组件耦合到第一电源电压线；及

一二极管包括至少一第一主动区和一第二主动区，其中该第一主动区具有一第一类型掺杂，该第二主动区具有一第二类型掺杂，该第一主动区域提供该二极管的一第一端而该第二主动区提供该二极管的一第二端，该第一主动区和该第二主动区皆位于一共同的井里，该第一主动区耦合到电性熔丝组件，而该第二主动区耦合到一第二电源电压线，而该电性熔丝由硅化多晶硅来制造；

其中该第一和第二主动区是从互补式金氧半导体晶体管组件的源极或漏极来制造，而井是从CMOS井来制造；

该两个主动区作为二极管的两端，被一个假MOS栅极分开；

两个不同电性熔丝存储单元的二极管之间，被一个浅沟槽隔离分开；

其中可编程电阻性组件经由施加电压到该第一和第二电源电压线而编程，并改变电阻为不同的逻辑状态。