CN106374039B

CN106374039B - 存储器装置与其制造方法

Info

Publication number: CN106374039B
Application number: CN201510432455.5A
Authority: CN
Inventors: 赖二琨; 吴昭谊; 林榆瑄; 李岱萤
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2015-07-22
Filing date: 2015-07-22
Publication date: 2019-03-12
Anticipated expiration: 2035-07-22
Also published as: CN106374039A

Abstract

本发明公开了一种存储器装置与其制造方法，该存储器装置具有一阵列区与一周边区。存储器装置包括一基板、一隔离层、一第一掺杂区域、一第二掺杂区域、一金属硅化层以及一金属硅化氧化层。隔离层形成于基板。第一掺杂区域形成于阵列区内的隔离层上。第二掺杂区域形成于第一掺杂区域上。金属硅化层形成于第二掺杂区域上。金属硅化氧化层形成于金属硅化层上。

Description

存储器装置与其制造方法

技术领域

本发明是有关于一种存储器装置，且特别是有关于一种单极(unipolar)电阻式随机存取存储器(resistive random-access memory，ReRAM)装置与其制造方法。

背景技术

作为次世代非易失性存储器(nonvolatile memory)应用的一候选，电阻式随机存取存储器吸引了大量的关注，这是由于其简单的金属-绝缘体-金属(metal-insulator-metal)结构、出色的可扩充性(scalability)、快速的开关速度(switching speed)、低电压操作以及与互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)技术良好的兼容性。电阻式随机存取存储器的两种常用电组开关模式包括双极(bipolar)操作与单极(unipolar)操作。

然而，双极操作可能造成区域消耗(area consumption)。此外，一般电阻式随机存取存储器包括平面金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)选择器，也可能造成区域消耗。

因此，单极操作更具有吸引力，因为其可理想地以4F²存储单元尺寸集成在一二极管一电阻(one-diode-one-resistor，1D1R)阵列中，作为高密度应用。多种单极电阻式随机存取存储器材料已被研究，例如氧化钨(WO_x)、二氧化铪(HfO₂)及氧化钽(Ta₂O_x)。硅基底(silicide based)材料也因其与互补式金属氧化物半导体技术良好的兼容性而引起注意。

发明内容

本发明是有关于一种具有PVD氮化钛/钨硅化氧化物/硅化钨/多晶硅(PVD TiN/WSi_xO_y/W-silicide/polysilicide)结构的存储器装置与其制造方法。此外，本发明的存储器装置可包括相较于平面金属氧化物半导体选择器更多的垂直二极管(verticaldiodes)，作为选择器。

根据本发明，提出一种存储器装置，具有一阵列区与一周边区。存储器装置包括一基板、一隔离层、一第一掺杂区域、一第二掺杂区域、一金属硅化层以及一金属硅化氧化层。隔离层形成于基板。第一掺杂区域形成于阵列区内的隔离层上。第二掺杂区域形成于第一掺杂区域上。金属硅化层形成于第二掺杂区域上。金属硅化氧化层形成于金属硅化层上。

根据本发明，提出一种存储器装置的制造方法，包括以下步骤。提供一基板。沉积一多晶硅层于基板上。形成一光刻胶层于多晶硅层上，以定义一阵列区与一周边区。形成一第一掺杂区域于阵列区内的多晶硅层的底部。形成一第二掺杂区域与一未掺杂区域于阵列区内，第二掺杂区域位于多晶硅层的顶部，未掺杂区域位于第一掺杂区与第二掺杂区域之间。沉积一金属硅化层于多晶硅层上。图案化阵列区内的金属硅化层、多晶硅层的第一掺杂区域与未掺杂区域，以形成多个孔洞。形成间隔物于孔洞内。形成一金属硅化氧化层于阵列区内的金属硅化层上。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依据本发明实施例的存储器装置的剖面图。

图2A至图2M绘示依据本发明的存储器装置的一制造实施例。

图3绘示存储器装置在后续步骤中的示意图。

图4显示分别具有顶电极为PVD氮化钛与CVD氮化钛的氮化氧化钨电阻式随机存取存储器的起始电阻的比较。

图5绘示单极硅化氧化钨电阻式随机存取存储器的R-V特性图。

图6绘示提供SET/RESET脉冲至单极钨电阻式随机存取存储器装置的瞬态(transient)I-t图。

图7绘示单极硅化氧化钨电阻式随机存取存储器的成形电压作为成形脉冲宽度的函数。

图8绘示单极硅化氧化钨电阻式随机存取存储器的循环特性。

图9绘示在250℃持续一小时，RESET与SET装态的数据保存能力。

【符号说明】

100：存储器装置

11：基板

13：垫氧化层

14：栅极氧化层

15：氮化硅层

17：隔离层

19a：P阱

19b：N阱

21：多晶硅层

21a：第一掺杂区域

21b：第二掺杂区域

21c：未掺杂区域

23：金属硅化层

25、27：孔洞

29：间隔物

31a：第一掺杂多晶硅

31b：第二掺杂多晶硅

33：介电层

35：第一接点插塞

37：遮蔽层

39：穿孔

41：金属硅化氧化层

43：第二接点插塞

45：金属线

91：光刻胶层

A1：阵列区

A2：周边区

S1、D1：第一电极

S11：第一延伸部

D11：第二延伸部

S2、D2：第二电极

S21：第三延伸部

D21：第四延伸部

具体实施方式

以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式是已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

图1绘示依据本发明实施例的存储器装置100的剖面图。在本实施例中存储器装置100可具有一阵列区A1与一周边区A2。如图1所示，存储器装置100可包括一基板11、一隔离层17、一第一掺杂区域21a、一第二掺杂区域21b、一金属硅化层23以及一金属硅化氧化层41，隔离层17形成于基板11内，第一掺杂区域21a形成于阵列区A1内的隔离区17上，第二掺杂区域21b形成于第一掺杂区域21a上，金属硅化层23形成于第二掺杂区域21b上，金属硅化氧化层41形成于金属硅化层23上。

在本实施例中，第一掺杂区域21a与第二掺杂区域21b的导电型相反。举例来说，第一掺杂区域21a可为一P型掺杂区域，而第二掺杂区域21b可为一N型掺杂区域。然而，本发明并未限定于此。在另一实施例中，第一掺杂区域21a可为一N型掺杂区域，而第二掺杂区域21b可为一P型掺杂区域。图1中所绘示的其他元件将于后方描述中介绍。

图2A至图2M绘示依据本发明的存储器装置100的一制造实施例。如图2A所示，提供一基板11。接着依序沉积一垫氧化层(pad oxide)13与一氮化硅层15于基板11上。形成一隔离层17于基板11、垫氧化层13与氮化硅层15内。在本实施例中，隔离层可为一浅沟渠隔绝层(shallow trench isolation，STI)或一硅局部氧化(local oxidation of silicon，LOCOS)隔离层。

如图2B所示，移除氮化硅层15，且形成一P阱19a与一N阱19b于基板11中。N阱19b是相邻于P阱19a。在本实施例中，P阱19a与N阱19b可以离子注入(ion implantation)形成，且部分隔离层17可设置于P阱19a与N阱19b之间。

如图2C所示，垫氧化层13是被栅极氧化层14所取代，且栅极氧化层14沉积于P阱19a与N阱19b上。接着，沉积一多晶硅层21于基板11上，并形成一光刻胶层(photoresistlayer)91于多晶硅层21上，以定义一阵列区A1与一周边区A2。也就是说，多晶硅层21是形成于阵列区A1内的隔离层17上，且形成于周边区A2内的栅极氧化层14与隔离层17上。

如图2D所示，在阵列区A1中，形成一第一掺杂区域21a于多晶硅层21的底部，形成一第二掺杂区域21b于多晶硅层21的顶部，同时形成一未掺杂区域21c于第一掺杂区域21a与第二掺杂区域21b之间。也就是说，第二掺杂区域21b是形成于第一掺杂区域21a上，且通过未掺杂区域21c与第一掺杂区域21a分离。

在此，第一掺杂区域21a的厚度可介于50与而第二掺杂区域21b的厚度可介于50与然而，本发明并未限定于此。第一掺杂区域21a与第二掺杂区域21b的厚度可依据存储器装置的需求决定。

在一实施例中，第一掺杂区域21a可为P型，而第二掺杂区域21b的导电型可为N型。然而，本发明并未限定于。在另一实施例中，第一掺杂区域21a可为N型，而第二掺杂区域21b的导电型可为P型。第一掺杂区域21a与第二掺杂区域21b的导电型是取决于存储器装置的操作方式。

在本发明实施例中，第一掺杂区域21a、未掺杂区域21c与第二掺杂区域21b可作为一垂直二极管(vertical diode)。

此外，第一掺杂区域21a与第二掺杂区域21b可通过离子注入形成。由于离子注入是于阵列区A1内执行，且与周边区A2分离，因此，不会影响到周边区A2内的元件。

如图2E所示，移除光刻胶层91。接着，形成一金属硅化层23于周边区A2内的多晶硅层21上以及阵列区A1内的多晶硅层21的第二掺杂区域21b上。在本实施例中，金属硅化层23可包括硅化钨(tungsten silicide)，可降低字线阻值(word line resistance)。

如图2F所示，周边区A2内的部分多晶硅层21与金属硅化层23是被图案化，以形成多个孔洞25。刻蚀工艺是停止于栅极氧化层14的顶面以及隔离层17的表面。

如图2G所示，阵列区A1内的部分金属硅化层23、多晶硅层的为掺杂区域21c与第二掺杂区域21b是被图案化，以形成多个孔洞27。刻蚀工艺是停止于多晶硅层21的第一掺杂区域21a的顶面。在某些实施例中，图2F与图2G的刻蚀工艺可同时执行。

如图2H所示，形成间隔物29于孔洞25、27内，且间隔物29系密封孔洞27。也就是说，于阵列区A1内，间隔物29可形成于两个金属硅化层23之间。接着，形成两个第一电极S1与D1于P阱19a中，形成两个第二电极S2与D2于N阱19b中。在本实施例中，第一电极S1与D1及第二电极S2与D2为相同(identical)。举例来说，第一电极S1与D1及第二电极S2与D2可作为源极或漏极。

此外，形成一第一掺杂多晶硅层31a于P阱19a上的栅极氧化层14上，且形成一第二掺杂多晶硅层31b于N阱19b上的栅极氧化层14上。在本实施例中，第一掺杂多晶硅层31a可通过离子注入于P阱19a上的多晶硅层31所形成，第二掺杂多晶硅层31b可通过离子注入于N阱19b上的多晶硅层31所形成。也就是说，于周边区A2内，金属硅化层23可形成于第一掺杂多晶硅层31a与第二掺杂多晶硅层31b上。因此，可)于周边区A2内形成一双栅极(dual-gate)金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)(PMOS与NMOS)。

在某些实施例中，可形成一第一延伸部S11、一第二延伸部D11、一第三延伸部S21及一第四延伸部D21。第一延伸部S11形成于P阱19a，且连接第一电极S1。第二延伸部D11形成于P阱19a，且连接第一电极D1。第三延伸部S21形成于N阱19b，且连接第二电极S2。第四延伸部D21形成于N阱19b，且连接第二电极D2。在此，第一延伸部S11、第二延伸部D11、第三延伸部S21与第四延伸部D21可为源极/漏极延伸部或轻度掺杂漏极(lightly doped drain，LDD)。

如图2I所示，形成一介电层(层间介电层，inter-layer dielectric，ILD)33于隔离层17上。在本实施例中，于周边区A2内，孔洞25被介电层33所密封，且介电层33可形成于间隔物29与金属硅化层23的表面。接着，可于介电层33上执行一化学机械抛光(chemicalmechanical polishing/planarization，CMP)。

如图2J所示，于周边区A2内形成多个第一接点插塞35穿过介电层33。此外，接点插塞35于周边区A2内可分别连接金属硅化层23、第一电极S1、第二电极S2、第一电极D1及第二电极D2。

在本实施例中，第一接点插塞35可包括一CVD氮化钛层与钨(W)。在某些实施例中，第一接点插塞35可更包括一PVD钛层。在此，CVD氮化钛层可定义为包括氮化钛的一层，此层是以化学气相沉积(chemical vapor deposition，CVD)所形成，而PVD钛层可定义为包括钛的一层，此层是以物理气相沉积(physical vapor deposition，PVD)所形成。

如图2K所示，形成一遮蔽层(cap layer)37于介电层33上，以保护周边区A2内的第一接点插塞35。在一实施例中，遮蔽层37可包括氮化硅(SiN)。

如图2L所示，于阵列区A1内形成多个穿孔39。在此，穿孔可透过一刻蚀工艺所形成，并裸露阵列区A1内的金属硅化层23的顶面。

如图2M所示，于阵列区A1内形成一金属硅化氧化层41于金属硅化层23上。在本实施例中，金属硅化氧化层41可以快速热氧化(rapid thermal oxidation，RTO)或等离子体氧化(plasma oxidation)所形成。举例来说，金属硅化层23可为硅化钨(tungstensilicide，WSi_x)层，而硅化钨层的顶部可被转换为氮化氧化钨(tungsten silicideoxide，WSi_xO_y)层。

接着，于阵列部A1形成多个第二接点插塞43以密封穿孔39，并移除遮蔽层37，如此便形成了如图1所示的存储器装置100。此外，可执行一化学机械抛光(CMP)。在本实施例中，第二接点插塞43可连接阵列区A1内的金属硅化氧化层41。

在本实施例中，第二接点插塞43可包括一PVD氮化钛层、一CVD氮化钛层与钨(W)。在此，PVD氮化钛层可定义为包括氮化钛的一层，此层是以物理气相沉积(PVD)所形成，而CVD氮化钛层可定义为包括氮化钛的一层，此层是以化学气相沉积(CVD)所形成。

化学气相沉积(CVD)利用选定的前驱物(precursor)，形成碳插入(C-inserted)的氮化钛，以沉积氮化钛层；而物理气相沉积(PVD)仅利用钛与氮气，形成纯的氮化钛层。对CVD氮化钛而言，需要氢气与氮气等离子体处理，以分解前驱物四二甲基氨基钛(Tetra-dimethyl-amido-titanium，TDMAT)为Ti(C)N与副产物。此化学反应与等离子体处理造成不纯的氮化钛，影响电极与瞬态层(transient film)的接口以及金属硅化氧化物(例如：WSi_xO_y)的品质。另一方面，PVD氮化钛层的来源不包括多余的元素，可形成强壮的接口且维持良好的金属硅化氧化层结合。

图3绘示存储器装置100在后续步骤中的示意图。如图3所示，可形成金属线45以电性连接第一接点插塞35与第二接点插塞43。

图4显示分别具有顶电极为PVD氮化钛与CVD氮化钛的氮化氧化钨电阻式随机存取存储器的起始电阻(initial resistance)的比较。如图4所示，选择PVD氮化钛制成具有超过1000倍的改善。此外，PVD氮化钛层可具有更高的起始电阻，这些结果证明PVD氮化钛层可达到更强健的金属氧化层或更佳的氮化钛/淡化氧化钨界面。

图5绘示单极硅化氧化钨电阻式随机存取存储器的R-V特性图。施加负成形脉冲(forming pulse)以得到第一成形操作。成形操作需要比RESET与SET(介于50ns脉冲宽度(pulse width))更高的操作电压。在初始时，新的装置需要大电压以从顶部至底部建立导电路径。随后的RESET与SET程序分别破坏与再生细丝的局部区域(local regions offilament)。可预期成形程序需要比RESET/SET切换行为更大的电压。在成形后，硅化钨电阻式随机存取存储器可于SET与RESET施加负脉冲切换为单极模式。于SET与RESET皆小于3V的操作电压显示出大于100倍的电阻切换窗口(switching window)。

图6绘示提供SET/RESET脉冲至单极钨电阻式随机存取存储器装置的瞬态(transient)I-t图。从示波器的瞬态I-t图显示，硅化钨电阻式随机存取存储器装置于脉冲时间50ns有良好的切换。SET与RESET电流分别为400μA与700μA，以达成SET(约100Kogms)至RESET(约1Mohms)电阻窗口(resistance window)。

图7绘示单极硅化氧化钨电阻式随机存取存储器的成形电压作为成形脉冲宽度的函数。图7显示当成形脉冲宽度增加时，成形电压呈现一降低的趋势。成形操作仅进行一次，因此较长的成形脉冲不会影响主要装置操作速度。1μs成形脉冲可减少成形电压至小于3V，如同没有成形般的操作。

图8绘示单极硅化氧化钨电阻式随机存取存储器的循环特性。如图8所示，循环耐久性(endurance)大于100可显示大约10倍的电阻窗口(例如切换窗口100KΩ-1MΩ)。

图9绘示在250℃持续一小时，RESET与SET装态的数据保存能力。图9显示在高温烘烤后可维持良好的窗口，证明电阻式随机存取存储器具有良好的数据保存性。

如上所述的本发明实施例，已率先提出并制造单极金属硅化氧化(例如：WSi_xO_y)电阻式随机存取存储器。起始电阻通过PVD氮化钛产生极大进步，提供了优化装置表现的新方向。好的单极表现可表现出快速切换速度、良好的数据报存以及10倍的切换窗口。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种存储器装置，具有一阵列区与一周边区，该存储器装置包括：

一基板；

一隔离层，形成于该基板；

一第一掺杂区域，形成于该阵列区内的该隔离层上；

一第二掺杂区域，形成于该第一掺杂区域上；

一金属硅化层，形成于该第二掺杂区域上；

一金属硅化氧化层，形成于该金属硅化层上；

一P阱，形成于该周边区内的该基板；

一N阱，与该P阱相邻，形成于该周边区内的该基板，且该隔离层形成于该P阱与该N阱之间；

两个第一电极，形成于该P阱；

一第一栅极氧化层，形成于该P阱上；

两个第二电极，形成于该N阱；

一第二栅极氧化层，形成于该N阱上；

一第一掺杂多晶硅层，形成于该第一栅极氧化层上；

一第二掺杂多晶硅层，形成于该第二栅极氧化层上；以及

多个该金属硅化层，形成于该第一掺杂多晶硅层与该第二掺杂多晶硅层上。

2.根据权利要求1所述的存储器装置，更包括：

一第一延伸部，连接这些第一电极其中之一；

一第二延伸部，连接这些第一电极其中之另一；

一第三延伸部，连接这些第二电极其中之一；及

一第四延伸部，连接该第二电极其中之另一。

3.根据权利要求1所述的存储器装置，更包括：

多个第一接点插塞，在该周边区内分别连接于这些金属硅化层、这些第一电极、这些第二电极，其中这些第一接点插塞包括一CVD氮化钛层与钨。

4.根据权利要求1所述的存储器装置，更包括：

一第二接点插塞，在该阵列区内连接于该金属硅化层，其中该第二接点插塞包括一PVD氮化钛层、一CVD氮化钛层与钨。

5.一种存储器装置的制造方法，包括：

提供一基板；

沉积一多晶硅层于该基板上；

形成一光刻胶层于该多晶硅层上，以定义一阵列区与一周边区；

形成一第一掺杂区域于该阵列区内的该多晶硅层的底部；

形成一第二掺杂区域与一未掺杂区域于该阵列区内，该第二掺杂区域位于该多晶硅层的顶部，该未掺杂区域位于该第一掺杂区与该第二掺杂区域之间；

沉积一金属硅化层于该多晶硅层上；

图案化该阵列区内的该金属硅化层、该多晶硅层的该第一掺杂区域与该未掺杂区域，以形成多个孔洞；

形成间隔物于这些孔洞内；以及

形成一金属硅化氧化层于该阵列区内的该金属硅化层上。

6.根据权利要求5所述的制造方法，更包括：

形成一P阱与一N阱于该周边区的基板内；

形成两个第一电极于该P阱；及

形成两个第二电极于该N阱。

7.根据权利要求5所述的制造方法，更包括：

形成多个第一接点插塞，这些第一接点插塞于该周边区内连接这些第一电极与这些第二电极，其中这些第一接点插塞包括一CVD氮化钛层与钨；及

形成多个第二接点插塞，这些第二接点插塞于该阵列区内连接该金属硅化氧化层，其中这些第二接点插塞包括一PVD氮化钛层、一CVD氮化钛层与钨。