CN104009038A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件以及制造该半导体器件的方法。所述半导体器件包括：半导体层，其具有第一导电型；一对第一电极，它们彼此分隔开地布置在所述半导体层中；第二电极，其设置在所述半导体层上并位于所述一对第一电极之间，在所述第二电极与所述半导体层之间具有介电膜；以及一对连接部，它们分别电连接到所述一对第一电极，其中，所述一对第一电极中的一者或两者被划分成第一区域和第二区域，所述第一区域与第二区域经由桥连部连接。利用本发明的半导体器件能够在防止接触部烧毁的同时减小半导体器件的面积。

Description

半导体器件及其制造方法
技术领域
本发明涉及适用于诸如一次性可编程(One Time Programmable，OTP)元件等存储器元件的半导体器件以及该半导体器件的制造方法。
背景技术
OTP元件是一种即使在器件的电源被关闭的情况下也能够存储信息的非易失性存储器元件。过去，针对OTP元件已经提出了几种诸如熔丝型结构以及反熔丝型结构等结构。
在熔丝型OTP元件中，通过使大电流流入例如由多晶硅等形成的电阻元件以将两个电极间的短路状态改变成它们间的开路状态来熔断电阻器，并由此执行信息写入操作。然而，在熔丝型OTP元件中，如上所述，由于大电流在写入时流过，所以需要具有可通过大电流的高电流能力的晶体管以及具有其内可通过大电流的大宽度的布线。因此，在熔丝型OTP元件中，存在这样的缺点，即，包括外围电路的整个面积增加。
另一方面，在反熔丝型OTP元件中，通过将大于或等于介电强度电压的电压施加到例如金属氧化物半导体(Metal Oxide Semiconductor，MOS)型电容元件、使介电膜击穿以及使大电流流过来熔化形成在电极部中的合金(诸如硅化物)。熔化的金属在电极之间形成细丝，并因此将两个电极之间的开路状态改变成它们间的短路状态。因此，执行了信息写入操作(例如，见日本未经审查的专利申请2012-174863)。在反熔丝型OTP元件中，在写入时，不需要如熔丝型OTP元件那样大的大电流。因此，反熔丝型OTP元件在面积上具有优势，并且能够抑制功率消耗。
然而，为了形成细丝，需要一定水平的大电流(诸如从约几毫安至约100毫安)。因此，存在如下可能，即，由于在形成细丝时产生的热量而导致在电极的接触部和位于前方的布线部处出现烧毁现象。避免烧毁的方法的示例可以包括将接触部和布线部与产生高热的区域分离开。然而，在这种情况下，同时扩大了电极部，并因此增加了元件部的面积。另外，在扩大了电极部的情况下，增加了热释放效应。因此，不太可能产生用于形成细丝所需的热量，这导致功率消耗和写入时间增加。
发明内容
有鉴于此，期望提供能够在防止接触部烧毁的同时能够减小其面积的半导体器件以及制造该半导体器件的方法。
根据本发明的实施例，提供一种半导体器件，其包括：半导体层，其具有第一导电型；一对第一电极，它们彼此分隔开地布置在所述半导体层中；第二电极，其设置在所述半导体层上并位于所述一对第一电极之间，在所述第二电极与所述半导体层之间具有介电膜；以及一对连接部，它们分别电连接到所述一对第一电极，其中，所述一对第一电极中的一者或两者被划分成第一区域和第二区域，所述第一区域与第二区域经由桥连部连接。
根据本发明的实施例，提供一种制造半导体器件的方法，该方法包括：在具有第一导电型的半导体层中形成一对第一电极，所述一对第一电极中的一者或两者被划分成第一区域和第二区域；在所述半导体层上形成介电膜，所述介电膜位于所述一对第一电极之间；形成第二电极，所述第二电极布置在所述介电膜上；形成桥连部，所述桥连部电连接所述第一区域与所述第二区域；以及形成一对连接部，所述一对连接部分别连接到所述一对第一电极。
在本发明的上述实施例的半导体器件和制造该半导体器件的方法中，一对第一电极中的一者或两者被划分成第一区域和第二区域，提供了用于电连接第一区域和第二区域的桥连部，并因此，在写入时，限制了产生于一对第一电极之间的热量，并且能够抑制热被传导到与第二区域连接的连接部。
根据本发明上述实施例的半导体器件和制造该半导体器件的方法，一对第一电极中的一者或两者被划分成写入时的热量限制区(第一区域)和用于连接部的连接区(第二区域)。因此，防止了用于写入(形成导电路径)所需的热量分散，并且抑制了热被传递至连接区域与连接部之间的接合部。因此，在防止了接合部的烧毁的同时允许减小面积。
应当理解，前述的一般性说明和下面的具体说明均是示例性的，旨在提供所要求的技术的进一步的解释。
附图说明
包括附图以提供对本发明的进一步理解，附图被并入并构成本说明书的一部分。附图示出实施例，并与说明书一起用来说明本发明的原理。
图1A是示出了构成根据本发明第一实施例的半导体器件(存储器器件)的存储器元件的构造的平面图。
图1B是图1A所示的存储器元件的剖视图。
图2A是示出了在写入操作前图1A所示的存储器元件的构造的示意图。
图2B是示出了在写入操作后图1A所示的存储器元件的构造的示意图。
图3是示出了图1A所示的存储器器件的构造示例的框图。
图4是示出了图3所示的存储单元的构造示例的电路图。
图5A是以步骤顺序示出制造图1A所示的存储器元件的方法的剖视图。
图5B是示出了图5A的步骤之后的步骤的剖视图。
图5C是示出了图5B的步骤之后的步骤的剖视图。
图5D是示出了图5C的步骤之后的步骤的剖视图。
图5E是示出了图5D的步骤之后的步骤的剖视图。
图5F是示出了图5E的步骤之后的步骤的剖视图。
图6A是示出了作为对比例的存储器元件的构造的平面图。
图6B是示出了图6A所示的存储器元件的剖视图。
图7A是示出了根据本发明第二实施例的存储器元件的构造的平面图。
图7B是图7A所示的存储器元件的剖视图。
图8A是示出了根据本发明第三实施例的存储器元件的构造的平面图。
图8B是图8A所示的存储器元件的剖视图。
图9A是示出了根据第一实施例的变形例1的存储器元件的构造的平面图。
图9B是图9A所示的存储器元件的剖视图。
图10A是示出了根据第二实施例的变形例2的存储器元件的构造的平面图。
图10B是图10A所示的存储器元件的剖视图。
图11A示出了是根据第三实施例的变形例3的存储器元件的构造的平面图。
图11B是图11A所示的存储器元件的剖视图。
具体实施方式
下面，将参照附图详细地给出本发明的一些实施例的说明。注意，将以下面的顺序给出说明。
1.第一实施例(MOS晶体管结构：第一区域和第二区域之间的桥连部由导电膜组成的示例)
1-1.基本构造
1-2.存储器器件的构造
1-3.制造方法
1-4.功能与效果
2.第二实施例(共用接触部用于桥连部的示例)
3.第三实施例(桥连部形成在绝缘膜内的示例)
4.变形例(源漏型(source-drain-type)存储器元件的示例)
变形例1
变形例2
变形例3
其他变形例
1.第一实施例
1-1.基本构造
图1A示出了构成根据本发明第一实施例的半导体器件(存储器器件1)的半导体元件(存储器元件21)的平面构造。图1B示出了图1A所示的存储器元件21沿线I-I的剖面的构造。存储器元件21是在通过写入操作来存储信息的元件。尽管稍后将详细地说明，存储器元件21是所谓的反熔丝型OTP元件。本实施例中的存储器元件21具有MOS型晶体管结构，并且具有分别对应于源电极和漏电级的半导体层212N和半导体层213N(一对第一电极)。在本例中，将半导体层213N(漏电级)划分成热量限制区域213A(第一区域)和连接区域213B(第二区域)。热量限制区域213A和连接区域213B经由导电膜218电连接。
半导体层211P(第一半导体层)可以构成例如半导体基板，并且可以是例如P型(第一导电型)半导体层。半导体层211P可以例如由如下半导体材料制成，在该半导体材料中，使用诸如硼(B)等杂质来掺杂例如硅(Si)等。此外，用于形成半导体层211P的材料的示例并不限于此，例如，可以使用绝缘体上硅(Silicon On Insulator，SOI)基板。
半导体层212N和半导体层213N分别对应于源电极和漏电级，并且在半导体层211P中布置成彼此间分隔开预定的间隔。半导体层212N和半导体层213N中每者可以是例如N型(第二导电型)半导体层(构成所谓的N+层)。半导体层212N和213N中每者可以由如下半导体材料制成，在该半导体材料中，使用诸如砷(As)和磷(P)等杂质来掺杂例如Si等。半导体层212N和半导体层213N中每者的厚度可以例如是从约50nm至约200nm。半导体层212N和213N能够通过自对准方法或利用半导体层211P的区域中的预定的光致抗蚀剂、氧化物膜等作为掩膜图案的方法来容易地形成。期望地，半导体层212N和半导体层213N之间的距离可以尽可能的小(诸如从约50nm至约200nm)，因此，可实现具有小的元件尺寸的存储器元件21。
在本实施例中，使用中间的元件隔离膜214(绝缘膜214A)将半导体层213N(相当于漏电级)划分成热量限制区域213A(第一区域)和连接区域213B(第二区域)。经由随后说明的导电膜218来电连接热量限制区域213A和连接区域213B。
与绝缘膜214A一体化在一起的元件隔离膜214布置在半导体层211P内部并面向半导体层211P的上表面。元件隔离膜214布置在半导体层212N与半导体层213N的外围的除了半导体层212N和半导体层213N之间的间隔之外的位置。元件隔离膜214防止了在由于电压的施加(施加至半导体层213N，尤其是施加至热量限制区域213A)而产生热量的半导体层212N和213N之间产生的热量的扩散。此外，元件隔离膜214将热量限制区域213A与连接区域213B隔绝开，并且因此保护了连接区域213B与后面说明的接触部215B等之间的接合部不被烧毁。元件隔离膜214的材料的示例可以包括诸如二氧化硅(SiO2)和氮化硅(SiNx)等普通绝缘材料。其厚度可以是例如约100nm至约800nm。
介电膜216设置在半导体层211P上的与半导体层212N与半导体层213N之间的间隔相对应的区域(在本例中，半导体层212N和213N之间的区域以及半导体层212N和213N中的部分区域)。介电膜216可以由例如与MOS晶体管中的诸如二氧化硅等等普通栅电极绝缘膜相似的绝缘材料(介电材料)制成，并且其厚度可以是例如约几nm至约20nm。
导电膜217对应于栅电极。导电膜217设置在形成有介电膜216的区域上，并且因此形成了由作为下层的介电膜216与作为上层的导电膜217构成的堆叠结构。导电膜218设置在与热量限制区域213A和连接区域213B之间的间隔相对应的区域中(在本例中，热量限制区域213A和连接区域213B之间的区域以及热量限制区域213A和连接区域213B中的部分区域)，并且热量限制区域213A和连接区域213B经由导电膜218电连接。导电膜217和导电膜218例如可以由诸如多晶硅和金属硅化物等导电材料制成，并且其每者的厚度可以是例如约50nm至约500nm。可选地，导电膜218可以由诸如氮化钛(TiN)和硅化镍(NiSi2)等金属材料形成。
绝缘层219设置成覆盖半导体层212N和213N以及导电膜217和218。绝缘层219例如可以由诸如SiO2和SiNx等绝缘材料制成，并且其厚度例如可以是约50nm至约2000nm。
接触部215A和215B(一对连接部)中每者例如可以由诸如金属(例如，钨(W)和铝(Al))等导电材料制成。接触部215A设置于半导体层212N上和元件隔离膜214内，使得半导体层212N与布线层220电连接。接触部215B设置于半导体层213N的连接区域213B上和元件隔离膜214内，使得连接区域213B与布线层221电连接。
图2A示出写入操作之前的存储器元件21的剖面的构造，并且图2B示出写入操作之后的存储器元件21的剖面的构造。如图2A所示，写入操作之前的存储器元件21具有半导体层211P、212N和213N(213A和213B)；接触部215A和215B；元件隔离膜214；绝缘层219；介电膜216；以及导电膜217和218。
另一方面，如图2B所示，在写入操作之后的存储器元件21中，除了上述半导体层211P、212N和213N(213A和213B)；接触部215A和215B；元件隔离膜214；绝缘层219；介电膜216；以及导电膜217和218之外，还形成了稍后描述的细丝210(导电路径部)。
细丝210形成在半导体层211P中的位于半导体层212N和半导体层213N之间的区域，并且充当使半导体层212N和213N电连接的导电路径。换言之，在图2B所示的存储器元件21中，细丝210基于(电阻部件的)预定电阻值使半导体层212N和213N短接(处于短路状态)。这种细丝210是按照下述方式形成的。当大于或等于预定阈值的电压V1被施加到半导体层213N的热量限制区域213A与导电膜217之间时，用于构成例如电极213A、接触部215A和导电体218的导体成分以及被涂覆到电极213A的硅化物合金由于迁移而移动，因此，形成细丝210。
细丝210可以是根据以下原理形成的。即，首先，当前述电压V1被施加到存储器元件21的半导体层213N的热量限制区域213A和导电膜217之间时，在部分或全部的介电膜216中出现绝缘击穿。相应地，电流突然流过导电膜217与半导体层213N之间。介电膜216的绝缘击穿主要发生在电场强度相对高的半导体层213N侧。然而，由于介电膜216的界面状态、膜厚度以及形状并非完全地一致，所以介电膜216的绝缘击穿在整体上不一致地出现，而是出现于绝缘击穿电压相对低的局部区域。因此，在介电膜216的绝缘击穿时，前述电流局部地流过，这在半导体层211P中的位于介电膜216之下的区域中的半导体晶体(诸如硅晶体)中引起大的电流密度、大的热量生成以及主要的损伤。在受到由于热量生成而引起的附近区域中的温度增加的影响的情况下，基于由前述损伤引起的作为起始点的漏电路径，由于半导体层212N和213N之间的电位差而在半导体层212N和213N之间瞬间流过电流，从而出现了接合破坏(junctional disruption)。此时流过的电流所引起的热量造成了迁移，这导致构成电极213A和接触部215B的导体成分以及构成接触部215A的导体成分中的一者或两者移动到半导体层211P中。结果，形成了细丝210。
如上所述，在根据本实施例的存储器器件1的还未执行前述写入操作(尚未写入信息)的存储器元件21中，如图2A所示，半导体层212N和213N处于电隔离状态(开路状态)。另一方面，在已经执行了前述写入操作(已经写入了信息)的存储器元件21中，如图2B所示，由于已形成细丝210，半导体层212N和213N经由电阻部件而被电连接(短路状态)。此外，在写入操作之后的存储器元件21中，如上所述，绝缘击穿出现于部分或全部的介电膜216中。相应地，存储器元件21能够用作反熔丝型OTP元件。
值得注意的是，在前述写入操作之前的“开路状态”中，事实上有微小的泄漏电流流过，并因此在技术上“开路状态”并不是指完全的开路状态。然而，因为写入操作之前(细丝210形成之前)的半导体层212N和213N之间流动的电流与写入操作之后(细丝210形成之后)的半导体层212N和213N之间流动的电流具有较大的差异，所以能够对这些写入操作之前与之后的状态进行区分和检测。
1-2.存储器器件的构造
图3示出了根据本实施例的存储器器件1的框架构造。如上所述，存储器器件1是只允许写入一次信息(数据)、允许多次读取所写入的信息并且不允许擦除信息的存储器器件(所谓的OTP ROM(只读存储器))。存储器器件1包括字线驱动部31、位线驱动部/感测放大器32以及具有多个存储器元件21(存储单元20)的存储器阵列2。前述字线驱动部31和位线驱动部/感测放大器32相当于驱动部(写入操作部和编程操作部)。
字线驱动部31将预定的电位(随后说明的字线电位)施加到多条(在本例中为m条(m为大于或等于2的整数中的一个))字线WL1至WLm中的每条，其中上述多条字线WL1至WLm以并列的方式沿行方向布置。
位线驱动部/感测放大器32将预定的电位(随后说明的写入操作用电压)施加到多条(在本例中，m条)位线BL1至BLm中的每条，其中上述多条位线BL1至BLm以并列的方式沿列方向布置。因此，将预定的电压V1施加到随后说明的存储单元20中的存储器元件21，并执行随后说明的信息写入操作。此外，位线驱动部/感测放大器32利用前述m条位线BL1至BLm来执行从各个存储单元20读取信息的操作，并且位线驱动部/感测放大器32具有在内部的感测放大器中执行预定的信号放大处理的功能。值得注意的是，在以下的说明中，将酌情使用“位线BL”作为“位线BL1至BLm”的统称。
如上所述，字线驱动部31和位线驱动部/感测放大器32从存储器阵列2中的多个存储单元20选择一个存储单元20作为驱动目标(操作目标)，并选择性地执行信息写入操作或信息读取操作。
在存储器阵列2中，例如，如图3所示，多个存储单元20可布置成行-列形式(矩阵形式)。图4示出存储器阵列2的电路构造的示例。在存储器阵列2中，每个存储单元20均连接有一条字线WL和一条位线BL。
此外，每个存储单元20具有一个存储器元件21以及一个选择晶体管22，并具有所谓的“1T1R”型电路构造。在每个存储单元20中，字线WL连接到选择晶体管22的栅电极。选择晶体管22的源电极和漏电极中的一者连接到位线BL，并且选择晶体管22的源电极和漏电极中的另一者连接到存储单元20中的随后说明的接触部215B(在本例中，漏电级)。此外，存储单元20中的随后说明的接触部215A(在本例中，源电极)连接到接地GND。存储单元20中的接触部217的电位(栅电极)设置成预定的电位(栅电极电位Vg)。即，在每个存储单元20中，选择晶体管22与存储器元件21串联连接在位线BL与接地GND之间。
选择晶体管22是用于选择存储器元件21中的一者作为驱动目标(写入操作目标或读取操作目标)的晶体管，其可以由例如金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管构成。然而，选择晶体管22并不一定由其构成，并且可以使用具有其他结构的晶体管作为选择晶体管22。
1-3.制造方法
下面，将参照图5A至图5F给出制造存储器元件21的方法的说明。值得注意的是，可通过与形成普通的MOS晶体管的步骤相似的方法(诸如使用MOS晶体管的栅电极作为掩膜来形成自对准的源电极和漏电极的步骤)来容易地形成图1A所示的存储器元件21的结构。在这种情况下，能够减小彼此分隔开的半导体层212N和213N之间的距离，并且能够有利地对尺寸进行控制。
具体地，首先，如图5A所示，可以例如通过刻蚀来在半导体层211P中形成用于布置元件隔离膜214的凹部211A。接着，如图5B所示，例如，可将SiO2掩埋到凹部211A以布置元件隔离膜214。其后，如图5C所示，使用离子束照射装置来注入杂质，并因此，在预定的区域形成了半导体层212N和213N。
接下来，如图5D所示，用介电膜涂覆半导体层211P的形成有元件隔离膜214以及半导体层212N和213N的整个表面。其后，可通过刻蚀等来移除除预定的区域之外的部分介电膜，以形成介电膜216。接着，通过例如溅射等在半导体层211P和介电膜216上形成导电膜，并且其后，可通过例如刻蚀等来处理导电膜以形成导电膜217和218。
接下来，如图5E所示，使用绝缘层219来涂覆半导体层211P以及导电膜217和218的整个表面。其后，如图5F所示，在预定的位置形成通孔219A和219B。最后，将诸如W(钨)等金属材料填充到通孔219A和219B中，并且其后，可在绝缘层219上形成由例如Al(铝)制成的布线层220和221。于是，完成了图1A和图1B所示的存储器元件21。
1-4.功能与效果
在存储器器件1中，如图3和图4所示，字线驱动部31将预定的电位(字线电位)施加到m条字线WL1至WLm中的每条。此外，同时地，位线驱动部/感测放大器32将预定的电位(写入操作用电压)施加到m条位线BL1至BLm中的每条。因此，从多个存储器阵列2中的存储单元20选择一个存储单元20作为驱动目标(写入操作目标)，将随后说明的预定的电压V1施加到由此选择的存储单元20中的存储器元件21，并且因此，选择性地执行信息写入操作(仅一次)。
另一方面，位线驱动部/感测放大器32使用m条位线BL1至BLm来执行从一个作为驱动目标(读取操作目标)的存储单元20中的一个存储器元件21读取信息的操作，并在内部的感测放大器中执行预定的信号放大处理。因此，选择性地执行了从存储器元件21读取信息的操作。
在选择一个存储单元20(存储器元件21)作为驱动目标(写入操作目标或读取操作目标)时，将预定的电位(字线电位)施加到与所选择的存储单元20相连接的字线WL，并且将预定的电位(写入操作用电压)施加到与所选择的存储单元20相连接的位线BL。在每个非驱动目标存储单元20中，将接地电位(诸如0V)施加到与这些存储单元20相连接的每条字线WL，并且将与这些存储单元20相连接的每条位线BL的电位设置成浮动状态或接地电位(0V)。如上所述，驱动目标存储单元20中的一个选择晶体管22变为开通状态，驱动目标存储器元件21被选择，并因此，执行了写入操作或读取操作。
下面，将给出写入操作的说明。如上所述，每个存储单元20具有一个由晶体管构成的存储器元件21和一个选择晶体管22。在每个存储单元20中，字线WL连接到选择晶体管22的栅电极。位线BL连接到选择晶体管22的源电极和漏电极中的一者，并且存储器元件21的源电极和漏电极中的一者连接到选择晶体管22的源电极和漏电极中的另一者。此外，存储器元件21的源电极和漏电极中的另一者连接到接地GND，并且其栅电极连接到被施加有预定的栅电极电压Vg的栅电极线GL。
在对存储器元件21进行写入操作时，首先，将大于或等于预定阈值电压Vth的电压施加到存储器元件21和选择晶体管22各自的栅电极，并且存储器元件21和选择晶体管22两者变为开通状态(存储器元件21的栅电极电压Vg>Vth)。接下来，将不大于存储器元件21和选择晶体管22各自的耐受电压的电压施加到位线BL，并且设定了电流分别流向存储器元件21和选择晶体管22的状态。接着，减小存储器元件21的栅电极电压Vg(例如，Vg=接地GND的电位)，并且将存储器元件21设置成骤回模式(snapback mode)。因此，如上所述，在存储器元件21的源电极和漏电极之间流过大的电流，并且破坏了PN结。结果，源电极和漏电极被短路。即，在存储器元件21中，如在普通的反熔丝型OTP元件中那样，两个电极(源电极和漏电极)间的开路状态变成它们间的短路状态，并因此，执行了信息写入操作。
图6A和图6B分别示出普通的存储器元件101的平面构造和剖面构造。在前述的写入操作时，通过在栅电极(导电膜1017)与例如漏电极(半导体层1013N)之间施加高电压，在部分或全部的介电膜1016(例如，半导体层1013N侧上的部分区域)中出现绝缘击穿，并因此，在导电膜1017与半导体层1013N之间流过电流。结果，在半导体层1012N与1013N之间形成作为用于将半导体层1012N与半导体层1013N电连接的导电路径的细丝(未示出)。然而，同时，接触部1015和布线层1021可能由于在施加电压时产生的高热量而被烧坏。
另一方面，在根据本实施例的存储器元件21和制造该存储器元件21的方法中，对应于漏电级的半导体层213N被划分成热量限制区域213A与连接区域213B，并且绝缘膜214A布置在热量限制区域213A与连接区域213B之间。此外，导电膜218设置于绝缘膜214A上，并因此，将热量限制区域213A和连接区域213B电连接。因此，在写入时，避免了产生于导电体217和热量限制区域213A之间的热量的扩散，并且抑制了热被传导到连接区域213B。
如上所述，在本实施例中，半导体层213N被划分成热量限制区域213A和连接区域213B，并且电压被施加到热量限制区域213A和导电膜217之间。此外，在连接区域213B中，形成了将连接区域213B连接到布线层221的接触部215B。因此，在热量限制区域213A中，限制了在将电压施加到热量限制区域213A和导电膜217时所产生的热量，并且防止了布线层221和与其连接的接触部215B之间的接合部的烧毁，而不会增加半导体层213N的面积。即，允许减少存储器元件21的面积。
值得注意的是，根据本实施例的存储器元件21为栅电极应力型(gatestress-type)OTP元件，其中在施加高电压时产生的高热量仅可以影响到被施加有该电压的电极，在这种情况下，仅影响到半导体层213N的连接部(接触部215B)。具体地，这种高热量仅可以在被施加有电压的电极中引起烧毁，在这种情况下，仅在半导体层213N的连接部(接触部215B)中引起烧毁。因此，不受到烧毁等影响的半导体层212N侧上的面积、形状等不被特别地限制。
下面，将给出第二实施例、第三实施例以及变形例1至变形例3的说明。值得注意的是，对于与第一实施例的部件相同的部件，将使用相同的附图标记，并且其说明将被省略。
2.第二实施例
图7A示出根据本发明第二实施例的用于构成存储器器件1的存储器元件31的平面构造。图7B示出图7A所示的存储器元件31沿线I-I的剖面的构造。存储器元件31与前述第一实施例的不同在于使用共用接触部222来电连接热量限制区域213A和连接区域213B。值得注意的是，在本例中，如在导电膜217之下的区域中形成介电膜216的情况一样，在导电膜218之下的区域中形成介电膜216，并且热量限制区域213A电连接到布线层221而不通过连接区域213B进行该电连接。具体地，热量限制区域213A经由共用接触部222和导电膜218连接到接触部215B。
共用接触部222由与前述的接触部215A和215B的材料相同的材料制成，并且在与其步骤相同的步骤中形成。例如，共用接触部222可形成为覆盖部分热量限制区域213A、导电膜218的侧表面以及导电膜218的部分上表面。
下面，将说明形成共用接触部222的具体方法。首先，如在前述第一实施例中，使用介电体涂覆半导体层211P的设置有半导体层212N、213N以及绝缘膜214A的整个表面。接着，通过溅射和/或类似方法在介电膜上形成导电体。其后，通过刻蚀来移除诸如热量限制区域213A上和半导体层212N上的位置等预定位置的部分导电膜和部分介电膜，并因此，形成了介电膜216A和216B以及导电膜217和218。接下来，在涂覆绝缘层之后，通过刻蚀进行开孔以及通过溅射或掩埋来填充金属，并因此，形成接触部215A和215B以及共用接触部222。在随后的步骤中，通过与第一实施例相似的方法来形成布线层220和221，并因此，完成了图7A和图7B所示的存储器器件1。
如上所述，在本实施例中，使用接触部222来电连接热量限制区域213A和连接区域213B。因此，省略了形成有导电膜218(其用于电连接热量限制区域213A与连接区域213B)的区域中的介电膜的移除步骤。即，与第一实施例相比，减少了制造步骤的数量。
值得注意的是，如上所述，热量限制区域213A是通过共用接触部222和导电膜218直接地而不通过连接区域213B电连接到接触部215B。因此，可省略半导体层213N的连接区域213B。
3.第三实施例
图8A示出用于构成根据本发明第三实施例的存储器器件1的存储器元件41的平面构造。图8B示出图8A所示的存储器元件41沿线I-I的剖面的构造。存储器元件41与前述的第一实施例和第二实施例的不同在于在半导体层213N的热量限制区域213A与连接区域213B之间形成具有小的宽度的区域，并且该区域用于充当电连接热量限制区域213A与连接区域213B的桥连部(桥连结构213C)。
如上所述，桥连结构213C是具有小的宽度的半导体层213N，其处于热量限制区域213A与连接区域213B之间。值得注意的是，为了抑制从热量限制区域213A至连接区域213B的热量传导，桥连结构213C的厚度优选地可以是如图8B所示的那样薄。然而，其厚度可以保持与半导体层213N的厚度相同的厚度。通过减小半导体层213N的面积，能够充分地降低热传导。此外，优选的是，在桥连结构213C之下不存在元件隔离膜214。
如上所述，在本实施例中，桥连结构213C形成在用于使热量限制区域213A与连接区域213B分隔开的绝缘膜214A中。因此，使热量限制区域213A与连接区域213B电连接，而没有形成诸如前述实施例中形成的导电膜218和共用接触部222等外部连接结构。因此，简化了存储器元件41的结构而不需要额外的步骤。
4.变形例
下面，将给出前述第一实施例至第三实施例的变形例1至变形例3。用于构成变形例1至3的存储器器件1的存储器元件51、61和71中每者是源漏型OTP元件。源漏型OTP元件可以基于以下原理来进行操作。首先，例如，将存储器元件51的半导体层211P设置成GND，将正电压施加到半导体层213A和213B中的作为热量限制区域的半导体层213A，并且将负电压施加到热量限制区域212A。于是，向半导体层213A与半导体层211P之间的界面施加了电压。在该电压超过反向击穿电压的情况下，电流快速地流过。该电流在具有大的电位差的212A和213A之间流过，并因此，大的电流在漏电极与源电极之间流过，并且产生了热量。由于由热量引起的迁移，用于构成半导体层213A(电极)和接触部218A的导体成分以及用于构成接触部215B的导体成分中的一者或两者移动到半导体层211P中。结果，形成了细丝210。
变形例1
图9A示出根据前述第一实施例的变形例的存储器元件51的平面构造。图9B示出图9A所示的存储器元件51沿线I-I的剖面的构造。在存储器元件51中，如上所述，将与第一实施例中的半导体层213N相似的结构应用到半导体层212N。具体地，半导体层212N被划分成热量限制区域212A(半导体层212A)和连接区域212B，热量限制区域212A和连接区域212B被它们之间的绝缘膜214B分隔开。通过导电膜218B来电连接热量限制区域212A与连接区域212B。值得注意的是，热量限制区域212A的尺寸与形状不需要与热量限制区域213A的尺寸与形状一样，并且热量限制区域212A和213A可以被独立地设计。类似的，这也同样适用于连接区域212B和213B。
变形例2
图10A示出了根据前述第二实施例的变形例的存储器元件61的平面构造。图10B示出了图10A所示的存储器元件61沿线I-I的剖面的构造。在存储器元件61中，将与第二实施例中半导体层213N相似的结构应用到半导体层212N。具体地，使用共用接触部223来电连接热量限制区域212A和连接区域212B。
变形例3
图11A示出根据前述的第三实施例的变形例的存储器元件71的平面构造。图11B示出图11A所示的存储器元件71沿线I-I的剖面的构造。在存储器元件71中，将与第三实施例中半导体层213N相似的结构应用到半导体层212N。具体地，通过以如下方式形成的桥连结构212C来电连接热量限制区域212A和连接区域212B，即，桥连结构212C是通过将半导体层211中设置的凹槽中的半导体层212N进行减薄来获得的。
其他变形例
已经参照第一实施例至第三实施例以及变形例1至变形例3说明了本发明。然而，本发明并不限于实施例等，还可以做出多种变形。
例如，各个层的材料不限于前述实施例等中说明的材料，且可以使用其他材料。此外，在前述实施例中，使用存储器元件、存储单元和存储器器件等的构造的具体示例给出了说明。然而，并不必然地包括所有的层，并且还可以包括其他的层。
此外，在前述实施例等中，给出了位线BL侧的选择晶体管22与接地GND侧的存储器元件21串联连接在位线BL与接地GND之间的情况的说明。然而，存储单元的电路构造并不限于此。即，相反地，可以将接地GND侧的选择晶体管22和位线BL侧的存储器元件21串联连接。
此外，在前述实施例等中，给出了半导体层211P为P型半导体层并且半导体层212N、213N、222N和223N中的每者是N型半导体层的情况的说明。然而，这些半导体层的导电类型(P型和N型)可以与前述类型相反。.
除此以外，在前述实施例等中，给出了在存储器器件中设置多个存储器元件的情况的说明。然而，构造并不局限于此，可以在存储器器件中只设置一个存储器元件。
此外，在前述实施例等中，给出了作为本发明的半导体器件的示例的存储器器件的说明。然而，半导体器件可以是包括除前述存储器器件之外的其他元件(诸如晶体管、电容元件以及电阻元件)的半导体集成电路。
根据上述示例实施例与变形例，至少能够实现以下构造。
(1)一种半导体器件，其包括：
半导体层，其具有第一导电型；
一对第一电极，它们彼此分隔开地布置在所述半导体层中；
第二电极，其设置在所述半导体层上并位于所述一对第一电极之间，在所述第二电极与所述半导体层之间具有介电膜；以及
一对连接部，它们分别电连接到所述一对第一电极，
其中，所述一对第一电极中的一者或两者被划分成第一区域和第二区域，所述第一区域与第二区域经由桥连部连接。
(2)根据(1)的半导体器件，其中，所述第一区域和所述第二区域经由绝缘膜分隔开。
(3)根据(2)的半导体器件，其中，所述桥连部是设置在所述绝缘膜上的导电膜。
(4)根据(2)的半导体器件，其中，所述桥连部是设置在所述绝缘膜中的桥连结构。
(5)根据(1)至(4)中任一项的半导体器件，其中，所述一对第一电极由第二导电型的半导体形成。
(6)一种制造半导体器件的方法，该方法包括：
在具有第一导电型的半导体层中形成一对第一电极，所述一对第一电极中的一者或两者被划分成第一区域和第二区域；
在所述半导体层上形成介电膜，所述介电膜位于所述一对第一电极之间；
形成第二电极，所述第二电极布置在所述介电膜上；
形成桥连部，所述桥连部电连接所述第一区域与所述第二区域；以及
形成一对连接部，所述一对连接部分别连接到所述一对第一电极。
本领域的技术人员应当理解，在所附的权利要求及其等同物的范围之内，根据设计要求和其他因素可以出现不同的变形例、合并、子合并以及改变。
本申请要求于2013年2月27日提交的日本在先专利申请JP2013-37316的权益，其全部内容通过引用的方式合并入本文。

Claims (6)

1.一种半导体器件，其包括：
半导体层，其具有第一导电型；
一对第一电极，它们彼此分隔开地布置在所述半导体层中；
第二电极，其设置在所述半导体层上并位于所述一对第一电极之间，在所述第二电极与所述半导体层之间具有介电膜；以及
一对连接部，它们分别电连接到所述一对第一电极，
其中，所述一对第一电极中的一者或两者被划分成第一区域和第二区域，所述第一区域与第二区域经由桥连部连接。
2.根据权利要求1所述的半导体器件，其中，所述第一区域和所述第二区域经由绝缘膜分隔开。
3.根据权利要求2所述的半导体器件，其中，所述桥连部是设置在所述绝缘膜上的导电膜。
4.根据权利要求2所述的半导体器件，其中，所述桥连部是设置在所述绝缘膜中的桥连结构。
5.根据权利要求1-4中任一项所述的半导体器件，其中，所述一对第一电极由第二导电型的半导体形成。
6.一种制造半导体器件的方法，所述方法包括：
在具有第一导电型的半导体层中形成一对第一电极，所述一对第一电极中的一者或两者被划分成第一区域和第二区域；
在所述半导体层上形成介电膜，所述介电膜位于所述一对第一电极之间；
形成第二电极，所述第二电极布置在所述介电膜上；
形成桥连部，所述桥连部电连接所述第一区域与所述第二区域；以及
形成一对连接部，所述一对连接部分别连接到所述一对第一电极。
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