JP2014165444A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】コンタクト部の熱焼損を防ぎつつ省面積化が可能な半導体装置およびその製造方法を提供する。
【解決手段】第１導電型の第１半導体層２１１Ｐと、第１半導体層２１１Ｐ内で互いに分離するように配置された一対の第１電極２１２Ｎ、２１３Ｎと、一対の第１電極２１２Ｎ、２１３Ｎ間の第１半導体層２１１Ｐ上に誘電体膜２１６を間にして設けられた第２電極２１７と、一対の第１電極２１２Ｎ、２１３Ｎにそれぞれ電気的に接続された一対の接続部２１５Ａ、２１５Ｂとを備えたものであり、一対の第１電極２１２Ｎ、２１３Ｎの少なくとも一方は、架橋部２１８により接続された第１領域２１３Ａおよび第２領域２１３Ｂに分離されている。
【選択図】図１Ｂ
【解決手段】第１導電型の第１半導体層２１１Ｐと、第１半導体層２１１Ｐ内で互いに分離するように配置された一対の第１電極２１２Ｎ、２１３Ｎと、一対の第１電極２１２Ｎ、２１３Ｎ間の第１半導体層２１１Ｐ上に誘電体膜２１６を間にして設けられた第２電極２１７と、一対の第１電極２１２Ｎ、２１３Ｎにそれぞれ電気的に接続された一対の接続部２１５Ａ、２１５Ｂとを備えたものであり、一対の第１電極２１２Ｎ、２１３Ｎの少なくとも一方は、架橋部２１８により接続された第１領域２１３Ａおよび第２領域２１３Ｂに分離されている。
【選択図】図１Ｂ
Description
本開示は、ＯＴＰ（One Time Programmable）素子等の記憶素子に好適な半導体装置およびその製造方法に関する。
ＯＴＰ素子は、装置の電源がオフになっても情報を保存することが可能な不揮発性の記憶素子であり、従来、例えばフューズ（fuse）型やアンチフューズ（anti-fuse）型等のいくつかの構造が提案されている。
fuse型のＯＴＰ素子では、例えば、多結晶シリコン等で形成された抵抗素子に対して大電流を流すことにより抵抗体を溶断し、両電極間をショート（短絡）状態からオープン（開放）状態に変化させることによって、情報の書き込み動作を行うようになっている。但し、fuse型のＯＴＰ素子は上記のように書き込みの際に大電流を流すため、大電流を流すことが可能な電流能力の高いトランジスタや、大電流を流し得る幅の広い配線が必要となる。このため、周辺回路を含めた全体の面積が大きくなるという問題があった。
一方、anti-fuse型のＯＴＰ素子では、例えば、ＭＯＳ（Metal Oxide Semiconductor）型の容量素子に対して絶縁耐圧以上の電圧を印加し、誘電体膜を絶縁破壊して大電流を流すことで電極部分に形成されている合金（例えばシリサイド）を融解し、融解した金属が電極間でフィラメントを形成することで両電極間をオープン状態からショート状態に変化させるようになっている。これにより、情報の書き込み動作がなされる（例えば、特許文献１参照）。anti-fuse型のＯＴＰ素子では書き込み時にfuse型ほどの大電流は必要ではないため面積の点で有利であると共に、消費電力を抑えられる。
しかしながら、フィラメントの形成にはある程度の大電流（例えば数ｍＡ〜１００ｍＡ程度）が必要であり、このフィラメント形成時に発生する熱によって電極とのコンタクト部やその先の配線部において熱焼損が発生するという虞があった。熱焼損を回避する方法としては、コンタクト部および配線部を高熱が発生する領域から離すことが考えられるが、その場合は同時に電極部分が大きくなるため素子部の面積が増大する。また、電極部分を大きくすると放熱効果が高くなるためフィラメントの形成に必要な熱が発生し難くなり、消費電力が増加すると共に、書き込み時間も増大するという問題が生じる。
本技術はかかる問題点に鑑みてなされたもので、その目的は、コンタクト部の熱焼損を防ぎつつ省面積化が可能な半導体装置およびその製造方法を提供することにある。
本技術の半導体装置は、第１導電型の第１半導体層と、第１半導体層内で互いに分離するように配置された一対の第１電極と、一対の第１電極間の第１半導体層上に誘電体膜を間にして設けられた第２電極と、一対の第１電極にそれぞれ電気的に接続された一対の接続部とを備えたものであり、一対の第１電極の少なくとも一方は、架橋部により接続された第１領域および第２領域に分離されている。
本技術の半導体装置の製造方法は、以下の（Ａ）〜（Ｅ）の工程を含むものである。
（Ａ）第１導電型の第１半導体層内に少なくとも一方が第１領域および第２領域に分離された一対の第１電極を形成する工程
（Ｂ）第１半導体層上における一対の第１電極の間に誘電体膜を形成する工程
（Ｃ）誘電体膜上に配設された第２電極を形成する工程
（Ｄ）第１領域と第２領域とを電気的に接続する架橋部を形成する工程
（Ｅ）一対の第１電極に接続された一対の接続部を形成する工程
（Ａ）第１導電型の第１半導体層内に少なくとも一方が第１領域および第２領域に分離された一対の第１電極を形成する工程
（Ｂ）第１半導体層上における一対の第１電極の間に誘電体膜を形成する工程
（Ｃ）誘電体膜上に配設された第２電極を形成する工程
（Ｄ）第１領域と第２領域とを電気的に接続する架橋部を形成する工程
（Ｅ）一対の第１電極に接続された一対の接続部を形成する工程
本技術の半導体装置およびその製造方法では、第１電極の少なくとも一方を第１領域および第２領域に分離し、この第１領域と第２領域とを電気的に接続する架橋部を設けることにより、書き込み時に一対の第１電極間に発生する熱を閉じ込めると共に、第２領域に接続された接続部への熱伝導を抑制することが可能となる。
本技術の半導体装置およびその製造方法によれば、第１電極を、書き込み時における熱閉じこめ領域（第１領域）と接続部との接続領域（第２領域）とに分割して設けるようにした。これにより、書き込み、即ち導電パスの形成に必要な熱の拡散を防ぐと共に、接続領域の接続部との接合部への熱伝導が抑制される。よって、接合部の熱焼損を防ぎつつ省面積化を図ることが可能となる。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ＭＯＳトランジスタ構造；第１領域と第２領域との架橋部を導電体膜によって形成した例）
１−１．基本構成
１−２．記憶装置の構成
１−３．製造方法
１−４．作用・効果
２．第２の実施の形態（架橋部にシェアードコンタクトを用いた例）
３．第３の実施の形態（架橋部を絶縁膜内に形成した例）
４．変形例（ソース・ドレイン型記憶素子の例）
変形例１
変形例２
変形例３
その他の変形例
１．第１の実施の形態（ＭＯＳトランジスタ構造；第１領域と第２領域との架橋部を導電体膜によって形成した例）
１−１．基本構成
１−２．記憶装置の構成
１−３．製造方法
１−４．作用・効果
２．第２の実施の形態（架橋部にシェアードコンタクトを用いた例）
３．第３の実施の形態（架橋部を絶縁膜内に形成した例）
４．変形例（ソース・ドレイン型記憶素子の例）
変形例１
変形例２
変形例３
その他の変形例
＜１．第１の実施の形態＞
（１−１．基本構成）
図１Ａは本開示の第１の実施の形態に係る半導体装置（記憶装置１）を構成する半導体素子（記憶素子２１）の平面構成を表したものである。図１Ｂは図１Ａに示した記憶素子２１のＩ−Ｉ線における断面構成を表している。この記憶素子２１は書き込み動作によって情報の記憶が行われる素子であり、詳細は後述するが、いわゆるanti-fuse型のＯＴＰ素子である。本実施の形態における記憶素子２１はＭＯＳ型トランジスタ構造を有するものであり、ソース電極およびドレイン電極に相当する半導体層２１２Ｎおよび半導体層２１３Ｎ（一対の第１電極）を有している。ここでは半導体層２１３Ｎ（ドレイン電極）が熱閉じこめ領域２１３Ａ（第１領域）と接続領域２１３Ｂ（第２領域）とに分割された構成を有する。この熱閉じこめ領域２１３Ａと接続領域２１３Ｂとは導電体膜２１８によって電気的に接続されている。
（１−１．基本構成）
図１Ａは本開示の第１の実施の形態に係る半導体装置（記憶装置１）を構成する半導体素子（記憶素子２１）の平面構成を表したものである。図１Ｂは図１Ａに示した記憶素子２１のＩ−Ｉ線における断面構成を表している。この記憶素子２１は書き込み動作によって情報の記憶が行われる素子であり、詳細は後述するが、いわゆるanti-fuse型のＯＴＰ素子である。本実施の形態における記憶素子２１はＭＯＳ型トランジスタ構造を有するものであり、ソース電極およびドレイン電極に相当する半導体層２１２Ｎおよび半導体層２１３Ｎ（一対の第１電極）を有している。ここでは半導体層２１３Ｎ（ドレイン電極）が熱閉じこめ領域２１３Ａ（第１領域）と接続領域２１３Ｂ（第２領域）とに分割された構成を有する。この熱閉じこめ領域２１３Ａと接続領域２１３Ｂとは導電体膜２１８によって電気的に接続されている。
半導体層２１１Ｐ（第１半導体層）は、例えば半導体基板を構成するものであり、例えばＰ型（第１導電型）の半導体層である。この半導体層２１１Ｐは、例えば、シリコン（Ｓｉ）等にホウ素（Ｂ）等の不純物をドープさせた半導体材料からなる。また、半導体層２１１Ｐを構成する材料はこれに限らず、例えばＳＯＩ（Silicon On Insulator）基板を用いてもよい。
半導体層２１２Ｎおよび半導体層２１３Ｎは、ソース電極およびドレイン電極に相当するものであり、半導体層２１１Ｐ内において所定の間隔を隔てて互いに分離するように配設されている。半導体層２１２Ｎおよび半導体層２１３Ｎは、例えばＮ型（第２導電型）の半導体層（いわゆるＮ＋層を構成）であり、これらの半導体層２１２Ｎ，２１３Ｎはそれぞれ、例えば、Ｓｉ等にヒ素（Ａｓ）やリン（Ｐ）等の不純物をドープさせた半導体材料からなる。半導体層２１２Ｎおよび半導体層２１３Ｎの厚みは、例えば５０〜２００ｎｍ程度である。このような半導体層２１２Ｎ，２１３Ｎは、半導体層２１１Ｐの領域内において、セルフアライン（自己整合型）による手法や、所定のフォトレジストや酸化膜等のマスクパターンを用いた手法により容易に形成することできる。ここで、これらの半導体層２１２Ｎ，２１３Ｎ間の距離は、できるたけ短くすることが望ましい（例えば、５０〜２００ｎｍ程度）。これにより、素子サイズの小さな記憶素子２１を実現することができるからである。
本実施の形態における半導体層２１３Ｎ（ドレイン電極に相当）は、素子分離膜２１４（絶縁膜２１４Ａ）を間に熱閉じこめ領域２１３Ａ（第１領域）と接続領域２１３Ｂ（第２領域）とに分離されて配設されている。この熱閉じこめ領域２１３Ａと接続領域２１３Ｂとは後述する導電体膜２１８によって電気的に接続されている。
絶縁膜２１４Ａが一体となっている素子分離膜２１４は、半導体層２１１Ｐ内の上面に面して配設されており、半導体層２１２Ｎおよび半導体層２１３Ｎの半導体層２１２Ｎ−２１３Ｎ間を除く周囲に配設されている。素子分離膜２１４は（半導体層２１３Ｎ、特に熱閉じこめ領域２１３Ａへの）電圧の印加によって発熱する半導体層２１２Ｎ−２１３Ｎ間に発生する熱の拡散を防ぐものである。また、熱閉じこめ領域２１３Ａと接続領域２１３Ｂとの間を断熱して接続領域２１３Ｂと後述するコンタクト部２１５Ｂとの接合部等を熱焼損から保護するものである。素子分離膜２１４の材料としては、一般的な絶縁材料、例えば酸化シリコン（ＳｉＯ2）や窒化シリコン（ＳｉＮx）等が挙げられ、その厚みは、例えば１００〜８００ｎｍ程度である。
誘電体膜２１６は、半導体層２１１Ｐ上において、半導体層２１２Ｎ，２１３Ｎ間に対応する領域（ここでは、半導体層２１２Ｎ−２１３Ｎ間の領域、およびこれら半導体層２１２Ｎ，２１３Ｎにおける一部の領域）に設けられている。この誘電体膜２１６は、例えば、ＳｉＯ2等のＭＯＳトランジスタにおける一般的なゲート絶縁膜と同様の絶縁材料（誘電体）からなり、その厚みは、例えば数ｎｍ〜２０ｎｍ程度である。
導電体膜２１７はゲート電極に相当するものであり、誘電体膜２１６の形成領域（導電体膜２１７）上に設けられており、これにより、下層型の誘電体膜２１６と上層側の導電体膜２１７とからなる積層構造が形成されている。導電膜２１８は、熱閉じこめ領域２１３Ａ，接続領域２１３Ｂ間に対応する領域（ここでは、熱閉じこめ領域２１３Ａ−接続領域２１３Ｂ間の領域、およびこれら熱閉じこめ領域２１３Ａ，接続領域２１３Ｂにおける一部の領域）に設けられ、これにより熱閉じこめ領域２１３Ａと接続領域２１３Ｂとが電気的に接続されている。導電体膜２１７，２１８は、例えば多結晶シリコンやシリサイド金属等の導電性材料からなり、その厚みは、例えば５０〜５００ｎｍ程度である。また、導電性膜２１８はチタンナイトライド（ＴｉＮ）、ニッケルシリサイド（ＮｉＳｉ2）等の金属材料を用いて形成しても構わない。
絶縁層２１９は、半導体層２１２Ｎ，２１３Ｎおよび導電体膜２１７，２１８上を覆うように設けられている。この絶縁層２１９は、例えば、ＳｉＯ2やＳｉＮX等の絶縁材料からなり、その厚みは、例えば５０〜２０００ｎｍ程度である。
コンタクト部２１５Ａ，２１５Ｂ（一対の接続部）はそれぞれ、例えばタングステン（Ｗ）やアルミニウム（Ａｌ）等の金属等の導電性材料からなるものである。コンタクト部２１５Ａは、半導体層２１２Ｎ上においてこの半導体層２１２Ｎと配線層２２０とが電気的に接続されるように素子分離膜２１４内に設けられている。また、コンタクト部２１５Ｂは、半導体層２１３Ｎの接続領域２１３Ｂ上において接続領域２１３Ｂと配線層２２１とが電気的に接続されるように素子分離膜２１４内に設けられている。
図２Ａはこの記憶素子２１の書き込み動作前の断面構成を、図２Ｂは書き込み動作後の断面構成をそれぞれ表わしたものである。図２Ａに示したように、書き込み動作前における記憶素子２１は、半導体層２１１Ｐ，２１２Ｎ，２１３Ｎ（２１３Ａ，２１３Ｂ）と、コンタクト部２１５Ａ，２１５Ｂと、素子分離膜２１４と、絶縁層２１９と、誘電体膜２１６、導電体膜２１７，２１８とを有している。
一方、図２Ｂに示したように、書き込み動作後における記憶素子２１では、上記した半導体層２１１Ｐ，２１２Ｎ，２１３Ｎ（２１３Ａ，２１３Ｂ）、コンタクト部２１５Ａ，２１５Ｂ、素子分離膜２１４、絶縁層２１９、誘電体膜２１６および導電体膜２１７，２１８に加え、以下に説明するフィラメント２１０（導電経路部）が形成されている。
このフィラメント２１０は、半導体層２１１Ｐを介して半導体層２１２Ｎと半導体層２１３Ｎとの間の領域に形成されており、これらの半導体層２１２Ｎ，２１３Ｎ同士を電気的に繋ぐ導電パス（導電経路）として機能するようになっている。換言すると、この図２Ｂに示した記憶素子２１では、フィラメント２１０によって、半導体層２１２Ｎ，２１３Ｎ間が所定の抵抗値をもって（抵抗成分によって）短絡されている（ショート状態となっている）。このようなフィラメント２１０は、半導体層２１３Ｎの熱閉じこめ領域２１３Ａと導電体膜２１７との間に所定の閾値以上の電圧Ｖ１を印加したときに、例えば電極２１３Ａ、コンタクト部２１５Ａ、導電体２１８を構成する導電体成分および電極２１３Ａに塗布されたシリサイド合金がマイグレーションによって移動することにより形成されたものである。
このフィラメント２１０は、以下の原理で形成されるものと考えられる。即ち、まず、記憶素子２１の半導体層２１３Ｎの熱閉じこめ領域２１３Ａと導電体膜２１７との間に上記電圧Ｖ１が印加されると、誘電体膜２１６の少なくとも一部分において絶縁破壊が生じる。すると、導電体膜２１７と半導体層２１３Ｎとの間に急激に電流が流れることになる。ここで、この誘電体膜２１７の絶縁破壊は、電界強度が相対的に高くなる半導体層２１３Ｎ側で主に発生するが、誘電体膜２１６の界面の状態や膜厚、形状が完全には均一でないため、全体的に一様に生じるわけでなく、その中でも絶縁破壊電圧が相対的に低い局所的な領域で発生する。そのため、誘電体膜２１６の絶縁破壊時には、上記した電流が局所的に流れるために大きな電流密度となり、大きな発熱を伴うと共に、半導体層２１１Ｐにおける誘電体膜２１６の下方領域において、半導体結晶（例えばシリコン結晶）に大きなダメージが生じる。そして、このダメージにより生じたリークパスを起点として、発熱による近傍の温度上昇の影響もあり、半導体層２１２Ｎ，２１３Ｎ間の電位差によってこれらの半導体層間に瞬間的に電流が流れ、接合破壊が起こる。すると、この際に流れる電流に起因した熱によるマイグレーションによって、電極２１３Ａ、コンタクト部２１５Ｂを構成する導電体成分およびコンタクト部２１５Ａを構成する導電体成分のうちの少なくとも一方が半導体層２１１Ｐ内へと移動し、その結果、フィラメント２１０が形成されると考えられる。
このように、本実施の形態の記憶装置１の、上記の書き込み動作がなされていない（情報が書き込まれていない）記憶素子２１では、図２Ａに示したように、半導体層２１２Ｎ，２１３Ｎ同士が電気的に分離された開放状態（オープン状態）である。一方、上記の書き込み動作後の（情報が書き込まれた）記憶素子２１では、図２Ｂに示したように、フィラメント２１０の形成によって、半導体層２１２Ｎ，２１３Ｎ同士が抵抗成分で電気的に接続された状態（ショート状態）となる。また、それと共に書き込み動作後の記憶素子２１では、上記したように、誘電体膜２１６の少なくとも一部分が絶縁破壊されている。このようにして、記憶素子２１をanti-fuse型のＯＴＰ素子として機能させることができる。
なお、上記した書き込み動作前の「オープン状態」においては、実際には微小のリーク電流が流れるため、厳密には完全なオープン状態とはなっていない。ただし、書き込み動作前（フィラメント２１０の形成前）と書き込み動作後（フィラメント２１０の形成後）とでは、半導体層２１２Ｎ，２１３Ｎ間に流れる電流の差が大きいことから、これらの動作前後の状態を区別して検出することが可能となっている。
（１−２．記憶装置の構成）
図３は本実施の形態の記憶装置１のブロック構成を表したものである。記憶装置１は、上述したように情報（データ）を１回に限り書き込むことができると共に、何度もその書き込んだ情報を読み出すことができ、且つ情報の消去は行うことができない記憶装置（いわゆる、ＯＴＰ ＲＯＭ（Read Only Memory））である。この記憶装置１は、複数の記憶素子２１（メモリセル２０）を有するメモリアレイ２と、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２とを備えている。これらのうち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２が、駆動部（書き込み動作部，プログラミング動作部）に対応する。
図３は本実施の形態の記憶装置１のブロック構成を表したものである。記憶装置１は、上述したように情報（データ）を１回に限り書き込むことができると共に、何度もその書き込んだ情報を読み出すことができ、且つ情報の消去は行うことができない記憶装置（いわゆる、ＯＴＰ ＲＯＭ（Read Only Memory））である。この記憶装置１は、複数の記憶素子２１（メモリセル２０）を有するメモリアレイ２と、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２とを備えている。これらのうち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２が、駆動部（書き込み動作部，プログラミング動作部）に対応する。
ワード線駆動部３１は、行方向に平行して配置された複数（ここではｍ（ｍ：２以上の整数）個）のワード線ＷＬ１〜ＷＬｍに対して、所定の電位（後述するワード線電位）を印加するものである。
ビット線駆動・センスアンプ部３２は、列方向に平行して配置された複数（ここではｍ個）のビット線ＢＬ１〜ＢＬｍに対して、所定の電位（後述する書き込み動作用の電圧）を印加するものである。これにより、メモリセル２０内の後述する記憶素子２１に対して所定の電圧Ｖ１が印加され、後述する情報の書き込み動作がなされるようになっている。このビット線駆動・センスアンプ部３２はまた、上記したｍ個のビット線ＢＬ１〜ＢＬｍを用いて、各メモリセル２０から情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下ではビット線ＢＬ１〜ＢＬｍの総称として、ビット線ＢＬを適宜用いるものとする。
このようにして、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０を選択し、情報の書き込み動作または読み出し動作を選択的に行うようになっている。
メモリアレイ２では、例えば、図３に示したように複数のメモリセル２０が行列状（マトリクス状）に配置されている。図４はメモリアレイ２の回路構成の一例を表したものである。このメモリアレイ２では、各メモリセル２０に対して１つのワード電ＷＬと１つのビット線ＢＬとが接続されている。
また、各メモリセル２０は、１つの記憶素子２１と１つの選択トランジスタ２２とを有しており、いわゆる「１Ｔ１Ｒ」型の回路構成となっている。このメモリセル２０では、選択トランジスタ２２のゲートにはワード線ＷＬが接続されている。記憶素子２１におけるソースおよびドレインのうちの一方にはビット線ＢＬが接続され、他方には選択トランジスタ２２における後述するコンタクト部２１５Ｂ（ここではドレイン電極）が接続されている。また、選択トランジスタ２２における後述するコンタクト部２１５Ａ（ここではソース電極）は、グランド（接地）ＧＮＤに接続され、コンタクト部２１７（ゲート電極）は、所定の電位（ゲート電位Ｖｇ）に設定されるようになっている。即ち、このメモリセル２０では、ビット線ＢＬとグランドＧＮＤとの間で、１つの記憶素子２１と１つの選択トランジスタ２２とが互いに直列接続されている。
選択トランジスタ２２は、駆動対象（書き込み動作対象または読み出し動作対象）の記憶素子２１を選択するためのトランジスタであり、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
（１−３．製造方法）
以下に、図５Ａ〜図５Ｆを用いて記憶素子２１の製造方法を説明する。なお、図１Ａに示した記憶素子２１の構造は、一般的なＭＯＳトランジスタの形成工程と同様の手法（例えば、ＭＯＳトランジスタのゲートをマスクにしたセルフアラインのソース・ドレイン形成工程）を用いることにより、容易に形成することが可能である。その場合、互いに分離された半導体層２１２Ｎ，２１３Ｎ間の距離を狭く形成することができると共に、寸法の制御性も良好に形成することが可能である。
以下に、図５Ａ〜図５Ｆを用いて記憶素子２１の製造方法を説明する。なお、図１Ａに示した記憶素子２１の構造は、一般的なＭＯＳトランジスタの形成工程と同様の手法（例えば、ＭＯＳトランジスタのゲートをマスクにしたセルフアラインのソース・ドレイン形成工程）を用いることにより、容易に形成することが可能である。その場合、互いに分離された半導体層２１２Ｎ，２１３Ｎ間の距離を狭く形成することができると共に、寸法の制御性も良好に形成することが可能である。
具体的には、まず、図５Ａに示したように、半導体層２１１Ｐに素子分離膜２１４を配設するための凹部２１１Ａを例えばエッチングによって形成する。続いて、図５Ｂに示したように凹部２１１Ａに、例えばＳｉＯ2を埋没させ素子分離膜２１４を配設したのち、図５Ｃに示したようにイオン照射装置を用いた不純物注入を行うことにより所定の領域に半導体層２１２Ｎ，２１３Ｎを形成する。
次に、図５Ｄに示したように、素子分離膜２１４および半導体層２１２Ｎ，２１３Ｎが形成された半導体層２１１Ｐの全面に誘電体膜を塗布形成したのち、所定の領域以外の誘電体膜をエッチング等によって除去して誘電体膜２１６を形成する。続いて、半導体層２１１Ｐ上および誘電体膜２１６上に導電体膜を例えばスパッタ等によって成膜したのち、例えばエッチング等によって加工して導電体膜２１７，２１８を形成する。
次に、図５Ｅに示したように半導体層２１１および導電体膜２１７，２１８の全面にわたって絶縁層２１９を塗布形成したのち、図５Ｆに示したように所定の位置に貫通孔２１９Ａ，２１９Ｂを形成する。最後に貫通孔２１９Ａ，２１９Ｂ内に、例えばＷ等の金属材料を充填したのち、絶縁層２１９上に例えばＡｌからなる配線層２２０，２２１を形成することにより、図１Ａ，１Ｂに示した記憶素子２１が完成する。
（１−４．作用・効果）
この記憶装置１では、図３および図４に示したように、ワード線駆動部３１が、ｍ個のワード線ＷＬ１〜ＷＬｍに対して所定の電位（ワード線電位）を印加する。また、それと共に、ビット線駆動・センスアンプ部３２が、ｍ個のビット線ＢＬ１〜ＢＬｍに対して所定の電位（書き込み動作用の電圧）を印加する。これにより、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（書き込み動作対象）となるメモリセル２０が選択され、その中の記憶素子２１に対して後述する所定の電圧Ｖ１が印加されることにより、情報の書き込み動作（１回限り）が選択的に行われる。
この記憶装置１では、図３および図４に示したように、ワード線駆動部３１が、ｍ個のワード線ＷＬ１〜ＷＬｍに対して所定の電位（ワード線電位）を印加する。また、それと共に、ビット線駆動・センスアンプ部３２が、ｍ個のビット線ＢＬ１〜ＢＬｍに対して所定の電位（書き込み動作用の電圧）を印加する。これにより、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（書き込み動作対象）となるメモリセル２０が選択され、その中の記憶素子２１に対して後述する所定の電圧Ｖ１が印加されることにより、情報の書き込み動作（１回限り）が選択的に行われる。
一方、ビット線駆動・センスアンプ部３２は、ｍ個のビット線ＢＬ１〜ＢＬｍを用いて、駆動対象（読み出し動作対象）のメモリセル２０内の記憶素子２１から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。これにより、記憶素子２１から情報の読み出し動作が選択的に行われる。
ここで、駆動対象（書き込み動作対象または読み出し動作対象）のメモリセル２０（記憶素子２１）を選択する際には、そのメモリセル２０に接続されたワード線ＷＬに対して所定の電位（ワード線電位）が印加されると共に、接続されたビット線ＢＬに対して所定の電圧（書き込み動作用の電圧）が印加される。一方、駆動対象外のメモリセル２０では、接続されたワード線ＷＬに対してグランド電位（例えば０Ｖ）が印加されると共に、接続されたビット線ＢＬがフローティング状態あるいはグランド電位（０Ｖ）に設定される。このようにして、駆動対象のメモリセル２０内の選択トランジスタ２２をオン状態とし、駆動対象の記憶素子２１を選択したうえで、書き込み動作または読み出し動作が行われる。
ここで、書き込み動作について説明する。メモリセル２０は、上述したように、トランジスタにより構成された１つの記憶素子２１と、１つの選択トランジスタ２２とを有している。このメモリセル２０では、選択トランジスタ２２のゲートにはワード線ＷＬが接続されている。選択トランジスタ２２におけるソースおよびドレインのうちの一方にはビット線ＢＬが接続され、他方には、記憶素子２１におけるソースおよびドレインのうちの一方が接続されている。また、記憶素子２１におけるソースおよびドレインのうちの他方はグランドＧＮＤに接続され、ゲートは、所定のゲート電なるＶｇが印加させるゲート線ＧＬに接続されている。
この記憶素子２１への書き込み動作の際には、まず、記憶素子２１および選択トランジスタ２２の各ゲートに対し、所定の閾値電圧Ｖth以上の電圧が印加され、ともにオン状態に設定される（記憶素子２１のゲート電圧Ｖｇ＞Ｖth）。次いで、ビット線ＢＬに対して記憶素子２１および選択トランジスタ２２の各耐圧を超えない電圧が印加され、記憶素子２１および選択トランジスタ２２へそれぞれ電流が流れる状態に設定される。続いて、記憶素子２１のゲート電圧Ｖｇが下げられ（例えば、Ｖｇ＝グランドＧＮＤの電位）、記憶素子２１がスナップバックモードに設定される。これにより、上記したように記憶素子２１のソース・ドレイン間に大電流が流れてＰＮ接合が破壊される結果、ソース・ドレイン間がショートする（短絡する）。即ち、この記憶素子２１では一般的なanti-fuse型のＯＴＰ素子と同様に、両電極（ソース・ドレイン）間がオープン状態からショート状態に変化することにより、情報の書き込み動作がなされる。
図６Ａおよび図６Ｂはそれぞれ、一般的な記憶素子１０１の平面構成および断面構成を表したものである。上述した書き込み動作においてゲート（導電体膜１０１７）と、例えばドレイン（半導体層１０１３Ｎ）との間に高電圧を印加することによって誘電体膜１０１６の少なくとも一部分（例えば、半導体層１０１３Ｎ側の領域の一部分）を絶縁破壊させ、導電体膜１０１６と半導体層１０１３Ｎとの間に電流が流れるようになる。その結果半導体層１０１２Ｎ，１０１３Ｎ間に、それら半導体層同士を電気的につなぐ導電パスであるフィラメント（図示せず）が形成されるが、同時に電圧印加時に発生する高熱によってコンタクト部１０１５や配線層１０２１が焼損する虞がある。
これに対して、本実施の形態の記憶素子２１およびその製造方法では、ドレイン電極に相当する半導体層２１３Ｎを熱閉じこめ領域２１３Ａおよび接続領域２１３Ｂとに分割し、この熱閉じこめ領域２１３Ａと接続領域２１３Ｂとの間に絶縁膜２１４Ａを配設するようにした。また、この絶縁膜２１４Ａ上に導電体膜２１８を設けて熱閉じこめ領域２１３Ａと接続領域２１３Ｂとが電気的に接続されるようにした。これにより、書き込み時に導電体２１７と熱閉じこめ領域２１３Ａとの間に発生する熱の拡散を防ぐと共に、接続領域２１３Ｂへの熱伝導が抑制される。
以上のように本実施の形態では、半導体層２１３Ｎを熱閉じこめ領域２１３Ａおよび接続領域２１３Ｂとに分割し、この熱閉じこめ領域２１３Ａと導電体膜２１７との間に電圧を印加するようにした。また、接続領域２１３Ｂに配線層２２１と接続するコンタクト部２１５Ｂを形成するようにした。これにより、半導体層２１３Ｎの面積を大きくすることなく、熱閉じこめ領域２１３Ａおよび導電体膜２１７への電圧印加において発生する熱を熱閉じこめ領域２１３Ａに閉じ込めることができると共に、配線層２２１と接続するコンタクト部２１５Ｂとの接合部の熱焼損を防ぐことができる。即ち、記憶素子２１の省面積化を図ることが可能となる。
なお、本実施の形態の記憶素子２はゲート・ストレス型のＯＴＰ素子であり、大電圧の印加によって発生する高熱は印加した電極、ここでは半導体層２１３Ｎの接続部（コンタクト部２１５Ａ）にのみ影響、具体的には熱焼損を与える恐れがある。このため、熱焼損等の影響を受けない半導体層２１２Ｎ側の面積および形状などは特に問わない。
以下、第２，第３の実施の形態および変形例１〜３について説明する。なお、第１の実施の形態と同一の構成要素については同一符号を付してその説明は省略する。
＜２．第２の実施の形態＞
図７Ａは本開示の第２の実施の形態に係る記憶装置１を構成する記憶素子３１の平面構成を表したものである。図７Ｂは図７Ａに示した記憶素子３１のＩ−Ｉ線における断面構成を表している。この記憶素子３１は熱閉じこめ領域２１３Ａと接続領域２１３Ｂとの間を、シェアードコンタクト２２２を用いて電気的に接続した点が上記第１の実施の形態とは異なる。なお、ここでは導電体膜２１７と同様に、導電体膜２１８の下層側に誘電体膜２１６が形成された状態であり、熱閉じこめ領域２１３Ａは接続領域２１３Ｂを介さずに、配線層２２１に電気的に接続されている。具体的には、熱閉じこめ領域２１３Ａはシェアードコンタクト２２２および導電体膜２１８を介してコンタクト部２１５Ｂに接続されている。
図７Ａは本開示の第２の実施の形態に係る記憶装置１を構成する記憶素子３１の平面構成を表したものである。図７Ｂは図７Ａに示した記憶素子３１のＩ−Ｉ線における断面構成を表している。この記憶素子３１は熱閉じこめ領域２１３Ａと接続領域２１３Ｂとの間を、シェアードコンタクト２２２を用いて電気的に接続した点が上記第１の実施の形態とは異なる。なお、ここでは導電体膜２１７と同様に、導電体膜２１８の下層側に誘電体膜２１６が形成された状態であり、熱閉じこめ領域２１３Ａは接続領域２１３Ｂを介さずに、配線層２２１に電気的に接続されている。具体的には、熱閉じこめ領域２１３Ａはシェアードコンタクト２２２および導電体膜２１８を介してコンタクト部２１５Ｂに接続されている。
シェアードコンタクト２２２は、上述したコンタクト部２１５Ａ，２１５Ｂと同じ材料および同一工程において形成されたものであり、例えば熱閉じこめ領域２１３Ａから導電体膜２１８の側面を介して導電体膜２１８の上面の一部を覆うように形成されている。
シェアードコンタクト２２２の具体的な形成方法としては、まず、上記第１の実施の形態と同様に、半導体層２１２Ｎ，２１３Ｎおよび絶縁膜２１４Ａが設けられた半導体層２１１Ｐの全面にわたって誘電体を塗布する。続いて、この誘電体膜上に導電体をスパッタ等を用いて成膜したのち、エッチングを用いて所定の位置、例えば熱閉じこめ領域２１３Ａおよび半導体層２１２Ｎ上の導電体膜および誘電体膜を除去することにより、誘電体膜２１６Ａ，２１６Ｂおよび導電体膜２１７，２１８を形成する。次に絶縁層２１９を塗布したのち、エッチングによるホール開口およびスパッタあるいは埋め込みによる金属充填を行うことにより、コンタクト部２１５Ａ，２１５Ｂおよびシェアードコンタクト２２２を形成する。以降、第１の実施の形態と同様の方法を用いて配線層２２０，２２１を形成することにより図７Ａおよび図７Ｂに示した記憶装置１が完成する。
以上のように本実施の形態では、熱閉じこめ領域２１３Ａと接続領域２１３Ｂとの間を、シェアードコンタクト２２２を用いて電気的に接続するようにしたので、熱閉じこめ領域２１３Ａと接続領域２１３Ｂとを接続する導電体膜２１８の形成領域の誘電体膜の除去工程が省略される。即ち、第１の実施の形態と比較して製造工程を短縮することが可能となる。
なお、上述したように熱閉じこめ領域２１３Ａは接続部２１３Ｂを介さずに、シェアードコンタクト２２２および導電体膜２１８を介してコンタクト部２１５Ａに直接電気的に接続するようにしたので、半導体層２１３Ｎの接続領域２１３Ｂは省略しても構わない。
＜３．第３の実施の形態＞
図８Ａは本開示の第３の実施の形態に係る記憶装置３の構成する記憶素子４１の平面構成を表したものである。図８Ｂは図８Ａに示した記憶素子４１のＩ−Ｉ線における断面構成を表している。この記憶素子４１には、半導体層２１３Ｎの熱閉じこめ領域２１３Ａと接続領域２１３Ｂとの間に幅狭な領域を形成し、これを熱閉じこめ領域２１３Ａと接続領域２１３Ｂとを電気的に接続する架橋部（架橋構造２１３Ｃ）とした点が上記第１および第２の実施の形態とは異なる。
図８Ａは本開示の第３の実施の形態に係る記憶装置３の構成する記憶素子４１の平面構成を表したものである。図８Ｂは図８Ａに示した記憶素子４１のＩ−Ｉ線における断面構成を表している。この記憶素子４１には、半導体層２１３Ｎの熱閉じこめ領域２１３Ａと接続領域２１３Ｂとの間に幅狭な領域を形成し、これを熱閉じこめ領域２１３Ａと接続領域２１３Ｂとを電気的に接続する架橋部（架橋構造２１３Ｃ）とした点が上記第１および第２の実施の形態とは異なる。
架橋構造２１３Ｃは、上述したように熱閉じこめ領域２１３Ａと接続領域２１３Ｂとの間の幅狭な半導体層２１３Ｎである。なお、架橋構造２１３Ｃの厚みは、熱閉じこめ領域２１３Ａから接続領域１２３Ｂへの熱の伝導を抑えるためには、図８Ｂに示したように薄い方が好ましいが、半導体層２１３Ｎの厚みのままでも構わない。半導体層２１３Ｎの面積を抑えることによって、熱伝導率を十分に低減することができる。また、架橋構造２１３Ｃの下方には素子分離膜２１４はない方が好ましい。
以上のように本実施の形態では、熱閉じこめ領域２１３Ａと接続領域２１３Ｂと分離する絶縁膜２１４Ａに架橋構造２１３Ｃを形成するようにしたので、上記実施の形態において形成した導電体膜２１８やシェアードコンタクト２２２等の外部接続構造を形成することなく、熱閉じこめ領域２１３Ａと接続領域２１３Ｂとが電気的に接続される。これにより、追加工程なしに、記憶素子４１の構造を簡略化することが可能となる。
＜４．変形例＞
以下に、上記第１〜第３の実施の形態の変形例１〜３を説明する。この変形例１〜３の記憶装置２を構成する記憶素子５１，６１，７１は、ソース・ドレイン型のＯＴＰ素子である。このソース・ドレイン型のＯＴＰ素子は以下の原理で動作すると考えられる。まず、記憶素子２１の半導体層２１１ＰをＧＮＤに設定し、熱閉じ込め領域２１３Ａに正の電圧を印加、２１２Ａに負の電圧を印加すると、半導体層２１３Ａと半導体層２１１Ｐの境界に電圧がかかる。この電圧が逆方向降伏電圧を超えると急激に電流が流れる。この電流は電位差が大きい２１２Ａ・２１３Ａ間で流れるため、ドレイン・ソース間で大きな電流が流れ、熱が発生する。この発熱によるマイグレーションによって、電極２１３Ａ、コンタクト部２１８Ａを構成する導電体成分およびコンタクト部２１５Ｂを構成する導電体成分のうちの少なくとも一方が半導体層２１１Ｐ内へと移動し、その結果、フィラメント２１０が形成される。
以下に、上記第１〜第３の実施の形態の変形例１〜３を説明する。この変形例１〜３の記憶装置２を構成する記憶素子５１，６１，７１は、ソース・ドレイン型のＯＴＰ素子である。このソース・ドレイン型のＯＴＰ素子は以下の原理で動作すると考えられる。まず、記憶素子２１の半導体層２１１ＰをＧＮＤに設定し、熱閉じ込め領域２１３Ａに正の電圧を印加、２１２Ａに負の電圧を印加すると、半導体層２１３Ａと半導体層２１１Ｐの境界に電圧がかかる。この電圧が逆方向降伏電圧を超えると急激に電流が流れる。この電流は電位差が大きい２１２Ａ・２１３Ａ間で流れるため、ドレイン・ソース間で大きな電流が流れ、熱が発生する。この発熱によるマイグレーションによって、電極２１３Ａ、コンタクト部２１８Ａを構成する導電体成分およびコンタクト部２１５Ｂを構成する導電体成分のうちの少なくとも一方が半導体層２１１Ｐ内へと移動し、その結果、フィラメント２１０が形成される。
（変形例１）
図９Ａは、上記第１の実施の形態の変形例に係る記憶素子５１の断面構成を表したものである。図９Ｂは、図９Ａに示した記憶素子５１のＩ−Ｉ線における断面構成を表したものである。この記憶素子５１は上記のように半導体層２１２Ｎに第１の実施の形態における半導体層２１３Ｎと同様の構造を適用したものである。具体的には、半導体層２１２Ｎを熱閉じこめ領域２１２Ａおよび接続領域２１２Ｂに絶縁膜２１４Ｂを間に分離して配設したものであり、熱閉じこめ領域２１２Ａと接続領域２１２Ｂとは導電体膜２１８Ｂによって電気的に接続したものである。なお、熱閉じこめ領域２１２Ａ，２１３Ａは必ずしも同じ大きさおよび同じ形状である必要はなく、各々独立して設計することができる。接続得領域２１２Ｂ，２１３Ｂも同様である。
図９Ａは、上記第１の実施の形態の変形例に係る記憶素子５１の断面構成を表したものである。図９Ｂは、図９Ａに示した記憶素子５１のＩ−Ｉ線における断面構成を表したものである。この記憶素子５１は上記のように半導体層２１２Ｎに第１の実施の形態における半導体層２１３Ｎと同様の構造を適用したものである。具体的には、半導体層２１２Ｎを熱閉じこめ領域２１２Ａおよび接続領域２１２Ｂに絶縁膜２１４Ｂを間に分離して配設したものであり、熱閉じこめ領域２１２Ａと接続領域２１２Ｂとは導電体膜２１８Ｂによって電気的に接続したものである。なお、熱閉じこめ領域２１２Ａ，２１３Ａは必ずしも同じ大きさおよび同じ形状である必要はなく、各々独立して設計することができる。接続得領域２１２Ｂ，２１３Ｂも同様である。
（変形例２）
図１０Ａは、上記第２の実施の形態の変形例に係る記憶素子６１の断面構成を表したものである。図１０Ｂは、図１０Ａに示した記憶素子６１のＩ−Ｉ線における断面構成を表したものである。この記憶素子６１は半導体層２１２Ｎに第２の実施の形態における半導体層２１３Ｎと同様の構造を適用したものである。具体的には、熱閉じこめ領域２１２Ａと接続領域２１２Ｂとの間を、シェアードコンタクト２２３を用いて電気的に接続したものである。
図１０Ａは、上記第２の実施の形態の変形例に係る記憶素子６１の断面構成を表したものである。図１０Ｂは、図１０Ａに示した記憶素子６１のＩ−Ｉ線における断面構成を表したものである。この記憶素子６１は半導体層２１２Ｎに第２の実施の形態における半導体層２１３Ｎと同様の構造を適用したものである。具体的には、熱閉じこめ領域２１２Ａと接続領域２１２Ｂとの間を、シェアードコンタクト２２３を用いて電気的に接続したものである。
（変形例３）
図１１Ａは、上記第３の実施の形態の変形例に係る記憶素子７１の断面構成を表したものである。図１１Ｂは、図１１Ａに示した記憶素子７１のＩ−Ｉ線における断面構成を表したものである。この記憶素子７１は半導体層２１２Ｎに第３の実施の形態における半導体層２１３Ｎと同様の構造を適用したものである。具体的には、熱閉じこめ領域２１２Ａと接続領域２１２Ｂとを素子分離膜２１４Ｂに設けられた溝に半導体層２１２Ｎを細線化した架橋構造２１２Ｃを形成して電気的に接続したものである。
図１１Ａは、上記第３の実施の形態の変形例に係る記憶素子７１の断面構成を表したものである。図１１Ｂは、図１１Ａに示した記憶素子７１のＩ−Ｉ線における断面構成を表したものである。この記憶素子７１は半導体層２１２Ｎに第３の実施の形態における半導体層２１３Ｎと同様の構造を適用したものである。具体的には、熱閉じこめ領域２１２Ａと接続領域２１２Ｂとを素子分離膜２１４Ｂに設けられた溝に半導体層２１２Ｎを細線化した架橋構造２１２Ｃを形成して電気的に接続したものである。
（その他の変形例）
以上、第１〜第３の実施の形態および変形例１〜３を挙げて本技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。
以上、第１〜第３の実施の形態および変形例１〜３を挙げて本技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。
例えば、上記実施の形態等において説明した各層の材料等は限定されるものではなく、他の材料としてもよい。また、上記実施の形態では、記憶素子、メモリセルおよび記憶装置等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
また、上記実施の形態等では、ビット線ＢＬとグランドＧＮＤとの間において、選択トランジスタ２２をビット線ＢＬ側、記憶素子２１をグランドＧＮＤ側としてそれらを互いに直列接続させる場合について説明したが、メモリセルの回路構成はこれには限られない。即ち、逆に、選択トランジスタ２２をグランドＧＮＤ側、記憶素子２１をビット線ＢＬ側としてそれらを互いに直列接続させるようにしてもよい。
更に、上記実施の形態等では、半導体層２１１ＰがＰ型の半導体層であると共に半導体層２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３ＮがＮ型の半導体層である場合について説明したが、これらの半導体層における導電型（Ｐ型およびＮ型）の関係が逆であってもよい。
加えて、上記実施の形態等では、記憶装置内に記憶素子が複数設けられている場合について説明したが、この場合には限られず、１つの記憶素子のみが設けられているようにしてもよい。
また、上記実施の形態等では、本技術の半導体装置の一例として記憶装置を挙げて説明したが、このような記憶装置に加えて他の素子（例えば、トランジスタや容量素子、抵抗素子等）をも備えた半導体集積回路によって、半導体装置を構成するようにしてもよい。
なお、本技術は以下のような構成をとることも可能である。
（１）第１導電型の第１半導体層と、前記第１半導体層内で互いに分離するように配置された一対の第１電極と、前記一対の第１電極間の前記第１半導体層上に誘電体膜を間にして設けられた第２電極と、前記一対の第１電極にそれぞれ電気的に接続された一対の接続部とを備え、前記一対の第１電極の少なくとも一方は、架橋部により接続された第１領域および第２領域に分離されている半導体装置。
（２）前記第１領域および前記第２領域は絶縁膜によって分離されている、前記（１）に記載の半導体装置。
（３）前記架橋部は前記絶縁膜上に設けられた第２導電膜である、前記（２）に記載の半導体装置。
（４）前記架橋部は前記絶縁膜内に設けられた架橋構造である、前記（２）に記載の半導体装置。
（５）前記一対の第１電極は第２導電型の半導体によって形成されている、前記（１）乃至（４）のいずれかに記載の半導体装置。
（６）第１導電型の第１半導体層内に少なくとも一方が第１領域および第２領域に分離された一対の第１電極を形成する工程と、前記第１半導体層上における前記一対の第１電極の間に誘電体膜を形成する工程と、前記誘電体膜上に配設された第２電極を形成する工程と、前記第１領域と前記第２領域とを電気的に接続する架橋部を形成する工程と、前記一対の第１電極に接続された一対の接続部を形成する工程とを含む半導体装置の製造方法。
（１）第１導電型の第１半導体層と、前記第１半導体層内で互いに分離するように配置された一対の第１電極と、前記一対の第１電極間の前記第１半導体層上に誘電体膜を間にして設けられた第２電極と、前記一対の第１電極にそれぞれ電気的に接続された一対の接続部とを備え、前記一対の第１電極の少なくとも一方は、架橋部により接続された第１領域および第２領域に分離されている半導体装置。
（２）前記第１領域および前記第２領域は絶縁膜によって分離されている、前記（１）に記載の半導体装置。
（３）前記架橋部は前記絶縁膜上に設けられた第２導電膜である、前記（２）に記載の半導体装置。
（４）前記架橋部は前記絶縁膜内に設けられた架橋構造である、前記（２）に記載の半導体装置。
（５）前記一対の第１電極は第２導電型の半導体によって形成されている、前記（１）乃至（４）のいずれかに記載の半導体装置。
（６）第１導電型の第１半導体層内に少なくとも一方が第１領域および第２領域に分離された一対の第１電極を形成する工程と、前記第１半導体層上における前記一対の第１電極の間に誘電体膜を形成する工程と、前記誘電体膜上に配設された第２電極を形成する工程と、前記第１領域と前記第２領域とを電気的に接続する架橋部を形成する工程と、前記一対の第１電極に接続された一対の接続部を形成する工程とを含む半導体装置の製造方法。
１…記憶装置（半導体装置）、２…メモリアレイ、２０，２０Ａ…メモリセル、２１，３１，４１，５１，６１，７１…記憶素子、２１０…フィラメント（導電パス）、２１１Ｐ，２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３Ｎ…半導体層、２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓ…シリサイド層、２１４…素子分離膜、２１５Ａ，２１５Ｂ…コンタクト部、２１６…誘電体膜、２１７，２１８…導電体膜、２１９…絶縁層、２２０，２２１…配線層、２２…選択トランジスタ、２３…制御トランジスタ、３１…ワード線駆動部、３２…ビット線駆動部・センスアンプ、ＢＬ１〜ＢＬｍ…ワード線、ＢＬ１〜ＢＬｍ…ビット線、Ｖ１…電圧。
Claims (6)
- 第１導電型の第１半導体層と、
前記第１半導体層内で互いに分離するように配置された一対の第１電極と、
前記一対の第１電極間の前記第１半導体層上に誘電体膜を間にして設けられた第２電極と、
前記一対の第１電極にそれぞれ電気的に接続された一対の接続部とを備え、
前記一対の第１電極の少なくとも一方は、架橋部により接続された第１領域および第２領域に分離されている
半導体装置。 - 前記第１領域および前記第２領域は絶縁膜によって分離されている、請求項１に記載の半導体装置。
- 前記架橋部は前記絶縁膜上に設けられた第２導電膜である、請求項２に記載の半導体装置。
- 前記架橋部は前記絶縁膜内に設けられた架橋構造である、請求項２に記載の半導体装置。
- 前記一対の第１電極は第２導電型の半導体によって形成されている、請求項１に記載の半導体装置。
- 第１導電型の第１半導体層内に少なくとも一方が第１領域および第２領域に分離された一対の第１電極を形成する工程と、
前記第１半導体層上における前記一対の第１電極の間に誘電体膜を形成する工程と、
前記誘電体膜上に配設された第２電極を形成する工程と、
前記第１領域と前記第２領域とを電気的に接続する架橋部を形成する工程と、
前記一対の第１電極に接続された一対の接続部を形成する工程と
を含む半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013037316A JP2014165444A (ja) | 2013-02-27 | 2013-02-27 | 半導体装置およびその製造方法 |
| CN201410054310.1A CN104009038A (zh) | 2013-02-27 | 2014-02-18 | 半导体器件及其制造方法 |
| US14/185,195 US9082823B2 (en) | 2013-02-27 | 2014-02-20 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013037316A JP2014165444A (ja) | 2013-02-27 | 2013-02-27 | 半導体装置およびその製造方法 |
Publications (1)
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|---|---|
| JP2014165444A true JP2014165444A (ja) | 2014-09-08 |
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ID=51369633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013037316A Pending JP2014165444A (ja) | 2013-02-27 | 2013-02-27 | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174863A (ja) | 2011-02-21 | 2012-09-10 | Sony Corp | 半導体装置およびその動作方法 |
| JP5785826B2 (ja) * | 2011-09-05 | 2015-09-30 | ルネサスエレクトロニクス株式会社 | Ｏｔｐメモリ |
-
2013
- 2013-02-27 JP JP2013037316A patent/JP2014165444A/ja active Pending
-
2014
- 2014-02-18 CN CN201410054310.1A patent/CN104009038A/zh active Pending
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| US20140239441A1 (en) | 2014-08-28 |
| CN104009038A (zh) | 2014-08-27 |
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