CN102376739B

CN102376739B - 电子系统、存储器及其提供方法

Info

Publication number: CN102376739B
Application number: CN201110244400.3A
Authority: CN
Inventors: 庄建祥
Original assignee: 庄建祥
Current assignee: Polytron Technologies Inc.
Priority date: 2010-08-20
Filing date: 2011-08-22
Publication date: 2015-03-11
Anticipated expiration: 2031-08-22
Also published as: CN102376739A; CN102385917A; CN102385932A; TW201225092A; CN102385932B; TW201230306A; TWI452680B; TWI462107B; TWI480881B; TW201234379A; CN102385917B

Abstract

本发明公开了一种电子系统、存储器及其提供方法，该存储器具有一存储元件及至少有一个二极管以作为其编程选择器。此二极管可以是接面二极管。存储元件有第一端被耦合到第一二极管的P+主动区和第二二极管的N+主动区，其中P+主动区是二极管的P端而N+主动区是二极管的N端。经由施加高电压到存储元件的第二端和切换第一二极管的N端到低电压而切断了第二二极管，此存储元件可由改变电阻被编程到一逻辑状态。经由施低电压到存储元件的第二端和和切换第二二极管的P端到高电压而切断了第一二极管，此存储元件可由改变电阻被编程到另一逻辑状态。二极管的P+主动区可被隔离于N井里的N+主动区经由使用假MOS栅极，硅化阻挡层(SBL)，或浅沟槽隔离(STI)隔离。

Description

电子系统、存储器及其提供方法

技术领域

本发明有关于一记忆存储单元，特别是存储器阵列的可编程电阻组件，电子系统、存储器及其提供方法。

背景技术

可编程电阻组件通常是指组件的电阻状态可在编程后改变。电阻状态可以由电阻值来决定。例如，电阻性组件可以是单次性可编程(Qne-TimeProgrammable，OTP)组件(如电性熔丝)，而编程方法可以施用高电压，来产生高电流通过OTP组件。当高电流经由打开的编程选择器流过OTP组件，OTP组件将被烧成高或低电阻状态(取决于是熔丝或反熔丝)而加以编程。

电性熔丝是一种常见的OTP，而这种可编程电阻组件，可以是多晶硅、硅化多晶硅、硅化物、热隔离的主动区、金属、金属合金或它们的组合。金属可以是铝，铜或其它过渡金属。其中最常用的电性熔丝是硅化的多晶硅，其用互补式金氧半导体晶体管(CMOS)的栅极制成，用来作为内连接(interconnect)。电性熔丝也可以是一个或多个接点(contact)或层间接点(via)，而不是小片段的内连接。高电流可把接点或层间接点烧成高电阻状态。电性熔丝可以是反熔丝，其中高电压使电阻降低，而不是提高电阻。反熔丝可由一个或多个接点或层间接点组成，并含有绝缘体于其间。反熔丝也可由CMOS栅极耦合于CMOS本体，其含有栅极氧化层当做为绝缘体。

图1所示为一种传统的可编程电阻式记忆存储单元。存储单元10包含一电阻组件11和一N型金氧半导体晶体管(NMOS)编程选择器12。电阻组件11一端耦合到NMOS的漏极，另一端耦合到正电压V+。NMOS 12的栅极耦合到选择信号SEL，源极耦合到负电压V-。当高电压加在V+而低电压加在V-时，电阻组件10则可被编程，经由提高编程选择信号SEL来打开NMOS 12。一种最常见的电阻组件是硅化多晶硅，乃是在同时制作MOS栅极时用的同样材料。NMOS编程选择器12的面积，需要足够大，以使所需的编程电流可持续几微秒。硅化多晶硅的编程电流通常是从几毫安(对宽度约40纳米的熔丝)至20毫安(对宽度约0.6微米熔丝)。因此使用硅化多晶硅的电性熔丝存储单元往往需有大的面积。

可编程电阻组件可以是可逆的电阻组件，可以重复编程且可逆编程成数字逻辑值“0”或“1”。可编程电阻组件可从相变材料来制造，如锗(Ge)、锑(Sb)及碲(Te)的组成Ge2Sb2Te5(GST-225)或包括成分铟(In)、锡(Sn)或硒(Se)的GeSbTe类材料。经由高电压短脉冲或低电压长脉冲，相变材料可被编程成非晶体态高电阻状态或结晶态低电阻状态。可逆电阻组件可以是电阻式随机存取存储器(电阻式存储器RRAM)，存储单元由在金属或金属合金电极之间的金属氧化物，如铂/氧化镍/铂(Pt/NiO/Pt)或氮化钛/氧化钛/氧化铪/氮化钛(TiN/TiOx/HfO2/TiN)制成。该电阻状态可逆性的改变是经由电压或电流脉冲的极性、强度及持续时间，产生或消灭导电细丝。另一种类似电阻式随机存取存储器(RRAM)的可编程电阻组件是导电桥随机存取存储器(CBRAM)。此存储器是基于电化学沉积和移除在金属或金属合金电极之间的固态电解质薄膜里的金属离子。电极可为一个可氧化阳极和惰性阴极，而且电解质可为掺银或铜的硫系玻璃如硒化锗(GeSe)或硒化硫(GeS)等。该电阻状态可逆性的改变是经由电压或电流脉冲的极性、强度及持续时间，产生或消灭导电桥。

图2a显示了一个传统双极性晶体管22的截面图。双极性晶体管22包括一P+主动区(active region)23，一N浅井24，一N+主动区27，一P型基体25和用来隔离组件的一浅沟槽隔离(STI)26。P+主动区23和N+主动区27耦合到N井24，就是双极性晶体管22里射极和基极二极管的P和N端，而P型基体25是双极性晶体管22的集极。这种存储单元需要N浅井24比浅沟槽隔离26浅，来妥善隔离每个存储单元，因而需要比标准CMOS逻辑制程多3-4道掩模，而使得它的制作比较昂贵。

图2b所示为另一相变存储器(PCM)的可编程电阻组件。相变存储器材料有相变薄膜21’和二极管22’编程选择器。相变薄膜21’被耦合在二极管阳极22’和正电压V+之间。二极管的阴极22’被耦合到负电压V-。施加适当的电压在V+和V-之间持续一段适当的时间，相变薄膜21’可以被编程为高或低电阻状态，根据电压和持续时间而定。请见“Kwang-Jin Lee et al.，“A 90nm 1.8V512Mb Diode-Switch PRAM with 266MB/s Read Throughput，”InternationalSolid-State Circuit Conference，2007，pp.472-273”。图2c所示为使用一二极管作为相变存储器(PCM)存储单元的编程选择器的例子。虽然这项技术可以减少PCM存储单元尺寸到只有6.8 F2(F代表特征大小)，二极管需要非常复杂的制造过程，如选择性磊晶成长(SEG)。如此一来对嵌入式PCM的应用，将变的非常贵。

图3a和3b显示经由电流方向来编程磁存储器(MRAM)存储单元210成磁平行(或状态0)和磁反平行(或状态1)。MRAM存储单元210由一个磁性隧道接面(MTJ)211和一NMOS的编程选择器218组成。磁隧道接面211拥有多层次的铁磁或反铁磁迭与如Al2O3或MgO的金属氧化物，作为多层次之间的绝缘体。磁隧道接面211包括自由堆栈层212和固定堆栈层213。打开编程选择器CMOS 218且施加适当的电流到磁性隧道接面211，自由层堆212就可排列成磁平行或磁反平行于固定层堆213，根据电流的流出或流入固定层堆213而定。因此，磁状态可以进行编程，而状态结果可以由电阻值来决定磁平行状态的低电阻或磁反平行状态的高电阻。状态0或1电阻值分别为约5kΩ或10KΩ，而且编程电流约+/-100-200μA。编程MRAM存储单元的一个例子描述在”2MbSpin-Transfer Torque RAM with Bit-by-Bit Bidirectional Current Write andParallelizing-Direction Current Read，”International Solid-StateCircuit Conference，2007，pp.480-481”。

发明内容

本发明的一目的为提供使用二极管作为编程选择器的可编程电阻组件存储单元，可编程的电阻组件可以使用标准CMOS逻辑制程，以减少存储单元的大小和成本。

因此本发明提供一种存储器，包括：多个记忆存储单元，至少一记忆存储单元包括：一存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；及一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端；一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二个类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，其中该第一二极管的该第二端被耦合到一第二电源电压线，其中该第二二极管的该第一端被耦合到该第二或一第三电源电压线，其中，该存储元件被配置为可编程到不同的逻辑状态，经由施加电压到该第一，第二和/或第三电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态。

因此本发明提供一种存储器，包括：多个记忆存储单元，至少有一记忆存储单元包括：一存储元件有第一端和第二端，该第一端被耦合到一第一电源电压线；及一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端；一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，其中该第一二极管的该第二端和该第二二极管的该第一端被耦合到一第二电源电压线，其中，该存储元件被配置为可编程到不同的逻辑状态，经由施加电压到该第一和第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态。

因此本发明提供一种电子系统，包括：一种处理器；及一种存储器可操作地连接到处理器，这存储器包括至少数个记忆存储单元来提供数据存储，每个记忆存储单元包括：一存储元件有第一端和第二端，该第一端被耦合到一第一电源电压线；及一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二个类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端，该第一二极管的该第二端被耦合一到第二电源电压线；一第二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，而该第二二极管的该第一端被耦合到该第二或一第三电源电压线；其中，该存储元件被配置为可编程到不同的逻辑状态，经由施加电压到该第一，第二和/或第三电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态。

因此本发明提供一种方法来提供一存储器，包括：提供多个记忆存储单元，至少有一记忆存储单元包括至少(i)一存储元件有第一端和第二端，该第一端被耦合到一第一电源电压线；及(ii)一第一二极管包含至少一第一端和一第二端，该第一端具有第一类型掺杂，该第二端拥有第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端而该第一二极管的该第二端被耦合到一第二电源电压线；(iii)一第二二极管包含至少一第一端和一第二端，该第一端具有第一类型掺杂，该第二端具有第二类型掺杂，该第一端提供了二极管的一第一端，第二端提供二极管的一第二端，该第二二极管的该第二端被耦合到该存储元件的该第二端而该第二二极管的该第一端被耦合到该第二或一第三电源电压线；及

其中，该存储元件被配置为可编程到不同的逻辑状态，经由施加电压到该第一，第二和/或第三电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态。

附图说明

图1显示一种传统的可编程电阻式记忆存储单元电路图。

图2a显示相变存储器(PCM)用的另一种传统可编程电阻式组件电路图，其采用双极型晶体管作为编程选择器。

图2b显示另一种传统相变存储器(PCM)存储单元电路图，其采用二极管作为编程选择器。

图3a和3b显示经由电流方向来编程传统磁存储器(MRAM)存储单元成平行(或状态0)和反平行(或状态1)的磁方向示意图。

图4显示一方块图，包含根据本发明的使用至少一二极管的记忆存储单元。

图5a显示一接面二极管的横截面。根据此实施例，二极管用浅沟槽隔离(STI)来隔离阳极和阴极，并当编程选择器。

图5b显示一接面二极管的横截面。根据此实施例，此二极管用假CMOS栅极来隔离阳极和阴极，并当编程选择器。

图5c显示了一接面二极管的横截面。根据此实施例，此二极管用硅化阻挡层(SBL)来隔离阳极和阴极，并当编程选择器。

图6a显示一接面二极管的横截面。根据此实施例，此二极管用绝缘硅基体(SOI)技术里的假CMOS栅极来隔离阳极和阴极，并当编程选择器。

图6b显示一接面二极管的横截面。根据此实施例，此二极管用翅式场效应晶体管(FINFET)技术里假CMOS栅极来隔离阳极和阴极，并当编程选择器。

图7显示一实施例的MRAM存储单元的采用至少一二极管作为编程选择器的电路图。

图8a显示一MRAM单元的顶视图。按照此实施例，以磁隧道接面(MTJ)为电阻组件和与标准CMOS制程的P+/N井二极管作为编程选择器。

图8b显示另一MRAM存储单元的顶视图。按照此实施例，以磁隧道接面(MTJ)作为电阻组件和与浅井CMOS制程的P+/N井二极管作为编程选择器。

图9a显示一具三端点的2X2MRAM存储单元阵列的实施例示意图，其使用二极管作为编程选择器。而且根据此一实施例，编程右上边的存储单元为1的条件。

图9b显示另一实施例状态列表，把2X2MRAM存储单元阵列右上边的存储单元编程为1的条件。

图10a显示一具三端点的2X2MRAM存储单元阵列的实施例示意图，其使用接面二极管作为编程选择器。而且根据此一实施例，编程右上边的存储单元为0的条件。

图10b显示另一实施例状态列表，把2X2MRAM存储单元阵列右上边的存储单元编程为0的条件。

图11a及11b显示一实施例的示意图，在一二端点的2X2MRAM存储单元阵列里，分别把右上边的存储单元编程为1和0。

图12a显示一可编程电阻式存储器的一部分的示意图。根据此实施例，MRAM阵列由3端点的存储单元构成。

图12b显示另一实施例的示意图，由二端点的MRAM存储单元构成一部分MRAM的存储器。

图13a描绘一种方法来编程可编程电阻式存储器的流程图。

图13b描绘一种方法来读取可编程电阻式存储器的流程图。

图14显示一种处理器(Processor)的系统的实施例示意图。

具体实施方式

在本发明的实施例中，P+/N井接面二极管作为可编程电阻式组件的编程选择器。此二极管可以包括在N井里的P+和N+主动区(Active regions)。由于P+和N+主动区和N井都是以现成的标准CMOS逻辑制程，这些组件可用有效率及符合成本效益的方法做成且不需额外的掩模或制程步骤，以节省成本。这可编程电阻式组件可以包括在一个电子系统里。

图4所示为依据一实施例的使用至少一二极管的存储器存储单元30方块图。特别是，存储单元30包括一存储元件30a和二极管32a，32b。存储元件30a可耦合在二极管32a的阳极和电压V之间。二极管32a的阴极可耦合到负电压V-。存储元件30a可耦合在二极管32b的阴极和电压V之间。二极管32b的阳极可耦合到正电压V+。在一实施例里，存储器存储单元30可为磁存储器(MRAM)存储单元，其含有为磁性隧道接面(MTJ)的存储元件30a。二极管32a或32b可以作为编程0或1选择器。二极管可以用P型基体的标准CMOS制程的P+/N井来建造。作为二极管阳极和阴极的P+和N+主动区就是CMOS组件的源极或漏极。N井就是CMOS井用来嵌入PMOS组件。另外，二极管可以用P井CMOS制程里的N+/P井来构造，其使用N型基体。存储元件30a和二极管32a或32b于电源电压V和V+/V-之间是可互换的。经由一适当的时间里施加适当的电压(在V+和V-之间)，存储元件30a可由导通(turn on)一二极管且切断(cut off)另一二极管而被编程为高或低电阻状态，因此编程存储器存储单元30可存储数据值(例如，数据的位)。二极管32a或32b可以是接面二极管。接面二极管的P+和N+主动区可以使用假CMOS栅极、浅沟槽隔离(STI)、局部氧化(LOCOS)或硅化物阻挡层(SBL)来隔离。如果没有硅化物靠近第一和第二主动区的边界，第一和第二主动区可以对接(butted)在一起或用掺杂低剂量的主动区来分离这两种主动区。

磁性隧道接面(MTJ)的存储单元可作为说明关键实现概念的范例。图5a显示了一二极管32的横截面，在可编程电阻组件里使用浅沟槽隔离的P+/N井二极管做为编程选择器。分别构成二极管32的P和N终端的P+主动区33和N+主动区37就是在标准CMOS逻辑制程里的PMOS和NMOS的源极或漏极。N+主动区37被耦合到N井34，此N井在标准CMOS逻辑制程里嵌入PMOS。浅沟槽隔离36隔离不同组件的主动区。电阻组件(没有显示在5a图)，如MTJ，可以一端被耦合到P+区33而另一端被耦合到高电压电源V+。为了编程这种可编程电阻式组件，高电压加在V+，低电压或地电位施加到N+区37。因此，高电流流过熔丝组件和二极管32来编程电阻组件。

图5b显示了另一接面二极管32’实施例截面图，其当做编程选择器并以假CMOS栅极隔离。浅沟槽隔离36’提供其它主动区的隔离。主动区31’以浅沟槽隔离36’来加以定义。这里的N+和P+主动区37’和33’进一步分别由假CMOS栅极39’，P+植入层38’，和N+植入层(P+植入层38’的互补)混合来加以定义，构成二极管32’的N和P端。该二极管32’被制作成类似PMOS的组件包含了37’、39’、33’、34’作为源极、栅极、漏极和N井，然而源极37’上覆盖有N+植入层而非真正的PMOS所覆盖的P+植入层38’。假MOS栅极39’最好是偏压在一固定的电压，其目的为在制作过程中当作P+主动区33’和N+主动区37’之间的隔离。N+主动区37’被耦合到N井34’，此井在标准CMOS逻辑制程里是嵌入PMOS的本体。P基体35’是P型硅的基体。电阻组件(图5b中没有显示，例如MTJ)可以一端被耦合到P+区33’而另一端被耦合到高电压电源V+。为了编程这种可编程电阻组件，高电压施加在V+，而低电压或接地到N+主动区37’。因此，高电流流过熔丝组件与二极管32’来编程电阻组件。这实施例有理想的小尺寸和低电阻。

图5c所示另一实施例的横截面，其中接面二极管32”以硅化物阻挡层(SBL)39”隔离并作为编程选择器。图5c类似图5b，然而在图5b里的假CMOS栅极39’被图5c里的硅化物阻挡层39”所取代，以阻止硅化物生长在主动区31”的顶部。如果没有一个假CMOS栅极或硅化物阻挡层，N+和P+主动区将由主动区域31”表面的硅化物而被短路。

图6a所示另一实施例的横截面，其中接面二极管32”作为编程选择器，并采用绝缘硅基体(SOI)的技术。在SOI技术里，基体35”是如二氧化硅或类似材料的绝缘体，此绝缘体包含一薄层硅生长在顶部。所有NMOS和PMOS都在硅井里，由二氧化硅或类似的材料隔离彼此和基体35”。一整件(one piece)主动区31”经由假CMOS栅极39”、P+植入层38”和N+植入层(P+植入层38”的互补)的混合分为N+主动区37”、P+主动区33”和本体34”。因此，N+主动区37”和P+主动区33”分别构成接面二极管32”的N端和P端。N+主动区37”及P+主动区33”可以分别和标准CMOS逻辑制程里NMOS和PMOS的源极或漏极相同。同样，假CMOS栅极39“可以和标准CMOS制程建构的CMOS栅极相同。假MOS栅极39’可以偏压在一固定的电压，其目的为在制作过程中当作P+主动区33”和N+主动区37”之间的隔离。N+主动区37”被耦合到低电压V-和N井34，此N井在标准CMOS逻辑制程里是嵌入PMOS的本体。电阻组件(图6a中没有显示)，如MTJ，可以一端被耦合到P+主动区33’而另一端被耦合到高电压电源V+。为了编程这种电性熔丝存储单元，高和低电压分别施加在V+和V-，导通大电流流过MTJ与接面二极管32”来编程电阻组件。CMOS隔离技术的其它实施例，如浅沟槽隔离、假CMOS栅极或硅化物阻挡层在一至四边或任何一边，可以很容易应用到相应的CMOS SOI技术。

图6b显示了另一接面二极管45实施例的一截面图，该接面二极管45使用翅式场效应晶体管(FinFET)技术的编程选择器。FinFET是指翅式(FIN)为基本的多栅极晶体管。FinFET技术类似传统的CMOS，但是具有高瘦硅岛，其升高在硅基体上以作为CMOS组件的主体。主体像在传统CMOS，分为源极，漏极和多晶硅或非铝金属栅极的通道。主要的区别是在FinFET技术中，MOS组件的本体被提升到基板之上，岛状区的高度即是通道的宽度，虽然电流的流动方向仍然是在平行于硅的表面。图6b显示了FinFET技术的一个例子，硅基体35是一外延层，建在类似SOI绝缘层或其它高电阻硅基体之上。硅基体35可以被蚀刻成几个高大的长方形岛状区31-1、31-2和31-3。经由适当的栅极氧化层成长，岛状区31-1、31-2即31-3可分别以MOS栅极39-1、39-2和39-3来覆盖升高的岛状区的两边及定义源极和漏极区。源极和漏极区形成于岛状区31-1、31-2及31-3，然后填充硅，如填充于填充区40-1和40-2，让合并的源极和漏极面积大到足以放下接点。在图6b中，40-1和40-2的填充区域只是用来说明及显露横截面，例如填充区域可以填充到岛状区31-1、31-2和31-3的表面。在此实施例，主动区33-1，2，3和37-1，2，3被P+植入层38，和N+植入层(P+植入层38的互补)分别覆盖来构成接面二极管45的P和N端，而不是像传统FinFET的PMOS全部被P+植入层38覆盖。N+主动区37-1，2，3被耦合到低电压电源V-。电阻组件(图6b没有显示)，如MTJ，一端被耦合到P+主动区33-1，2，3，另一端被耦合到高电压电源V+。为了编程这种电性熔丝，高和低电压分别施加在V+和V-上，导以通大电流流过电阻组件与接面二极管45，来编程电阻组件。CMOS主体技术隔离的其它实施例，如浅沟槽隔离、假CMOS栅极，或硅化物阻挡层，可以很容易应用到相应的FinFET技术。

图7显示一磁存储器(MRAM)存储单元310的一实施例，其使用二极管317和318作为编程选择器。依据此实施例，MRAM存储单元310在图7里是三端点的MRAM存储单元且具有磁隧道接面(MTJ)311，其中包括自由堆栈层312、固定堆栈层313与之间的介电质薄膜，以及两二极管317和318。自由堆栈层312被耦合到电源电压V和经由介电质薄膜(如金属氧化物的氧化铝(Al2O3)或氧化镁(MgO))被耦合到固定堆栈层313。二极管317的N端耦合到固定堆栈层313且P端耦合到V+以编程(逻辑)1。二极管318的P端耦合到固定堆栈层313且N端被耦合到V-以编程(逻辑)0。如果V+电压高于V，电流从V+流到V来编程MTJ 311到状态1。同样，如果V-电压低于V，电流从V流到V-来编程MTJ311进入状态0。在编程过程中，另一二极管应该在截止区。在读取时，V+和V-可以皆设为0V而节点V和V+/V-之间的电阻可被感应，以决定磁隧道接面311是在状态0或1。

图8a显示了一MRAM存储单元310实例的截面图，其含有MTJ 311和作为编程选择器的接面二极管317及318。照此实施例，MTJ 311有自由堆栈层312、固定堆栈层313及介电质于其间，以构成一磁性隧道接面。二极管317被用来编程1而二极管318被用来编程0。二极管317和318分别在N井321和320里有P+和N+主动区，此N井可用于嵌入标准CMOS制程里的PMOS。二极管317有P+主动区315和N+主动区314，来构成编程1的二极管317的P和N端。同样，二极管318有P+主动区316和N+主动区319，来构成编程0的二极管318的P和N端。图8a所示二极管317和318的P和N端由STI 330来隔离。对此技术熟知者可知，不同的隔离方法(例如假MOS栅极或SBL)亦可以应用。

MTJ 311的自由堆栈层312可被耦合到电源电压V，二极管318的N端可被耦合到电源电压V-，而二极管317的P端可被耦合到另一电源电V+。在图8a里，编程1可以经由施加高电压(即2V)到V+和V-，同时保持V在接地或0V来达成。为了编程1，电流从二极管317经由MTJ 311流过，当时二极管318处于截止状态。同样，编程0可以经由施加一个高电压(即2V)到V，并保持V+和V-接地来达成。在这种情况下，电流从MTJ 311流经由二极管318，而当时二极管317处于截止状态。

图8b显示一MRAM存储单元310’的另一实施例的截面图。依据此实施例，其包含MTJ 311’与作为编程选择器的接面二极管317’和318’。MTJ 311’有自由堆栈层312’、固定堆栈层313’及于之间的介电质来构成一磁性隧道接面。二极管317’用来编程1而二极管318’是用来编程0。二极管317’和318’有分别在N井321’和320’的P+和N+主动区，该N井必需以额外处理的浅井来制造。虽然还需要更多的处理步骤，存储单元体积可以更小。二极管317’有P+主动区315’和N+主动区314’来构成编程1二极管317’的P和N端。同样地，二极管318’有P+主动区316’和N+主动区319’来构成编程0二极管318’的P和N端。STI 330’用来隔离不同的主动区。

MTJ 311’的自由堆栈层312’可以被耦合到电源电压V，二极管318’的N端可以被耦合到电源电压V-，而二极管317’的P端可以被耦合到电源电压V+。在图11b里编程1时，可以经由施加高电压(即2V)至V+和V-，同时保持V接地或0V来达成。为了编程1，电流经由MTJ 311’流过二极管317’，而二极管318’处于截止状态。同样，编程0可以经由施加高电压(即为2V)至V，并保持V+和V-接地来达成。在这种情况下，电流会从MTJ 311’流通过二极管318’，而二极管317’处于截止状态。

图9a显示一具三端点的2X2 MRAM存储单元阵列的实施例，其使用二极管317和318作为编程选择器，及显示编程1于一存储单元的条件。存储单元310-00、310-01、310-10和310-11构成一二维阵列。存储单元310-00具有一MTJ 311-00，一编程1二极管317-00和一编程0二极管318-00。MTJ 311-00一端被耦合到电源电压V，另一端被耦合到编程1二极管317-00的N端和编程0二极管318-00的P端。编程1二极管317-00的P端被耦合到一电源电压V+。编程0二极管318-00的N端被耦合到一电源电压V-。其它存储单元310-01、310-10及310-11都有类似的耦合。在同一行存储单元310-00和310-10的电压V被连接到位线0(BL0)。在同一行存储单元310-01和310-11的电压V被连接到位线1(BL1)。在同一列的存储单元310-00和310-01的电压V+和V-分别被连接到字符线WL0P和WL0N。在同一列的存储单元310-10和310-11的电压V+和V-分别被连接到字符线WL1P和WL1N。为了编写1到存储单元310-01，WL0P被设成高电压，BL1被设成低电压，而设定其它BL和WL在适当的电压，如图9a所示，来使其它编程1和编程0二极管除能(disable)。图9a里的黑粗线显示电流的流动方向。

图9b显示另一实施例，系说明将一2X2MRAM存储单元阵列里存储单元310-01编程为1的另一条件。例如分别设BL1和WL0P成低电压和高电压，以将存储单元310-01编程为1。如果于条件1中BL0被设置为高电压，WL0N和WL1N可以是高电压或浮动，并且WL1P可以是低电压或浮动。MRAM在当今的技术的高和低电压分别约为：高电压2-3V和低电压0。如果于条件2中BL0是浮动，WL0N和WL1N能是高电压，低电压，或浮动，并且WL1P可以是低电压或浮动。在实际执行，浮动节点通常是经由非常弱的组件被耦合到一个固定的电压，以防止漏电。图9a所示编程为1条件的实施例中，并无任何浮动节点。

图10a显示一具三端点的2X2MRAM存储单元阵列的实施例，其包含MTJ 311和作为编程选择器的接面二极管317和318，及显示编程存储单元为0的条件。这些存储单元310-00、310-01、310-10和310-11构成一二维阵列。该存储单元310-00具有一MTJ 311-00、编程1二极管317-00和编程0二极管318-00。MTJ 311-00一端被耦合到电源电压V，另一端被耦合到编程1二极管317-00的N端和编程0二极管318-00的P端。编程1二极管317-00的P端被耦合到一电源电压V+。编程0二极管318-00的N端被耦合到一电源电压V-。其它存储单元310-01、310-10及310-11都有类似的耦合。在同一行存储单元310-00和310-10的电压V被连接到位线BL0。在同一行存储单元310-01和310-11的电压V被连接到BL1。在同一列的存储单元310-00和310-01的电压V+和V-分别被连接到字符线WL0P和WL0N。在同一列的存储单元310-10和310-11的电压V+和V-分别被连接到字符线WL1P和WL1N。如图10a所示，为了编写0到存储单元310-01，WL0N被设成低电压，BL1被设成高电压，而设定其它BL和WL在适当的电压，以使其它编程1和编程0二极管除能。图10a里的黑粗线显示电流的流动方向。

图10b显示另一实施例，系说明把三端点的2X2MRAM存储单元阵列里存储单元310-01编程为0的条件。例如，分别设BL1和WL0N成低电压和高电压，可将存储单元310-01编程为0。于条件1里，如果BL0被设置为低电压，WL0P和WL1P可以是低电压或浮动，并且WL1N可以是高电压或浮动。MRAM在当今的技术的高和低电压分别约为：高电压2-3V和低电压0。于条件2里，如果BL0是浮动的，WL0P和WL1P能是高电压，低电压，或浮动，并且WL1N可以是高电压或浮动。在实际执行，浮动节点通常是经由非常弱的组件被耦合到到一固定的电压，以防止漏电。图10a显示编程为0条件的一实施例，其中无任何浮动节点。

图9a、9b、10a及10b所示的2x2MRAM阵列存储单元是三端存储单元，即存储单元具有V，V+和V-节点。但是，如果编程电压VDDP小于两倍的二极管临界电压Vd(即VDDP＜2*Vd)，同一存储单元的V+和V-节点可以被连接在一起作为双端存储单元。由于在室温下Vd约为0.6-0.7V，如果编程电压低于1.2V，这种双端存储单元可正常工作。这是MRAM阵列在先进的CMOS技术里常见的电压配置，其具有约1.0V的电源电压。图11a及11b分别显示在具有两端的2X2MRAM阵列里编程1和0的电路图。

图11a及11b显示在具两端的MRAM存储单元的2X2阵列里分别编程1和0的实例。这些存储单元310-00、310-01、310-10和310-11构成一二维阵列。该存储单元310-00具有MTJ 311-00，编程1二极管317-00和编程0二极管318-00。MTJ 311-00一端被耦合到电源电压V，另一端被耦合到编程1二极管317-00的N端和编程0二极管318-00的P端。编程1二极管317-00的P端被耦合到一电源电压V+。编程0二极管318-00的N端被耦合到另一电源电压V-。若满足VDDP＜2*Vd条件，电压V+和V-可在存储单元层次连接在一起。其它存储单元310-01、310-10及310-11有类似的耦合。在同一行存储单元310-00和310-10的电压V被连接到BL0。在同一行存储单元310-01和310-11的电压V被连接到BL1。在同一列的存储单元310-00和310-01的电压V+和V-被连接到WL0。在同一列的存储单元310-10和310-11的电压V+和V-被连接到WL1。

为了编写1到存储单元310-01，WL0被设成高电压，BL1被设成低电压，而设定其它BL和WL在适当的电压，如图11a所示来使其它编程1和编程0二极管除能。图11a里的黑粗线显示电流的流动方向。为了编写0到存储单元310-01，WL0被设成低电压，BL1被设成高电压，而设定其它BL和WL在适当的电压，如图11b所示，来使其它编程1和编程0二极管除能。图11b里的黑粗线显示电流的流动方向。

如图9a-11b所示，构建MRAM存储单元于一2x2阵列里的实例仅用于说明目的。对此本领域技术人员可对一存储器里存储单元行或列的数目任意改变，并且行和列是可互换的。

磁存储器(MRAM)存储单元成磁平行或磁反平行可能会随时间而改变对存储单元的稳定。但是，大多数应用需要保留数据10年，且从工作温度0到85℃或-40到125℃。为了在组件的寿命期限和在如此宽的温度范围内维持存储单元的稳定性，磁存储器可以被定期读取出，然后将数据写回相同的存储单元，此为更新机制。更新周期可能会相当长，如超过一秒钟(如，分钟，小时，天，星期，甚至月)。更新机制可由存储器内部产生或从存储器外部触发。长时间的更新周期以维持存储单元的稳定性，也可以应用于其它新兴的存储器，如电阻式存储器(RRAM)、导电桥随机存取存储器(CBRAM)和相变存储器(PCM)等。

根据另一实施例，可编程电阻组件可用于建立一存储器。图12a显示一可编程电阻存储器100的一部分，由n列x(m+1)行的3端MRAM存储单元110的一阵列101和n对字符线驱动器150-i和151-i(i＝0，1，...，n-1)所构建。存储器阵列101有m个正常行和一参考行共享一感应放大器做差动感应。每个存储器存储单元110有一电阻组件111耦合到一编程0二极管112的P端和一编程1二极管113的N端。编程0二极管112和编程1二极管113用来当作编程选择器。对那些存储器存储单元110在同一行的每个电阻组件111也耦合到一位线BLj 170-j(j＝0，1，..m-1)或参考位线BLR0 175-0。对那些存储器存储单元于110于同一列的二极管112N端被耦合到一字符线WLNi 152-i，经由局部字符线LWLNi 154-i(i＝0，1，…，n-1)。对那些存储单元于同一列的二极管113P端被耦合到一字符线WLPi 153-i，经由局部字符线LWLPi 155-i(i＝0，1，…，n-1)。每个字符线WLNi或WLPi分别被耦合到至少一个局部字符线LWLNi或LWLPi(i＝0，1，...，n-1)。该LWLNi 154-i和LWLPi 155-i一般都是由一高电阻材料(如N井或多晶硅)来构建且连接到存储单元，且分别经由导电接点或层间接点、缓冲器或后译码器172-i或173-i(i＝0，1，...，n-1)而被耦合到WLNi或WLPi(例如，低电阻金属WLNi或WLPi)。当使用二极管作为编程选择器，因为有电流流过WLNi或WLPi，缓冲器172-i或后译码器173-i可能是必需的；尤其在一些实施例里当一个WLNi或WLPi驱动多个存储单元来同时编程和读取时。字符线WLNi和WLPi分别由字符线驱动器150-i和151-i来驱动。为编程和读取，其电源电压vddi可以在不同的电压之间被切换。每个BLj 170-j或BLR0175-0都经由一个Y-write-0通道闸120-j或125被耦合到一电源电压VDDP来编程0，其中每个BLj 170-j或BLR0175-0分别由YS0WBj(j＝0，1，..，m-1)或YS0WRB0来选取。Y-write-0通道闸120-j(j＝0，1，…，m-1)或125可用PMOS来建构；然而NMOS、二极管或双极型组件也可在一些实施例里使用。同样，每一个BLj 170-j或BLR0 175-0都经由一个Y-write-1通道闸121-j或126被耦合到一电源电压为0V来编程1，其中每个BLj 170-j或BLR0175-0分别由YS1Wj(j＝0，1，..，m-1)或YS1WR0来选取。Y-write-1通道闸121-j或126是可用NMOS来建构，然而PMOS、二极管或双极型组件也可在一些实施例里使用。每个BL或BLR0都经由一个Y-read通道闸130-j或135被耦合到数据线DLj或参考数据线DLR0，分别由YSRj(j＝0，1，..，m-1)或YSRR0来选取。在存储器阵列101这部分，m正常的数据线DLj(j＝0，1，…，m-1)被连接到一个感应放大器140的一输入端160。该参考数据线DLR0提供了感应放大器140的另一输入端161，然而在参考分部里一般不需要多任务器。感应放大器140的输出端是Q0。

要编程一个0到一存储单元，如图10a或10b所示，特定的WLNi、WLPi和BLj被字符线驱动器150-i，151-i选上而Y-pass通道闸120-j被YS0WBj分别选上，其中i＝0，1，..，n-1和j＝0，1，…，m-1，而其它字符线和位线也被适当的设定。一高电压被施加于VDDP。在一些实例里，参考存储单元可以被编程为0，由设定适当电压到WLRNi 158-i，WLRPi 159-i和YS0WRB0，其中，i＝0，1，…，n-1。要编程一个1到一存储单元，如图9a或9b所示，特定的WLNi，WLPi和BLj被字符线驱动器150-i，151-i选上，而Y-pass通道闸121-j被YS1WBj选上，其中i＝0，1..n-1和j＝0，1，…，m-1，而其它字符线和位线也被适当的设定。在一些实施例里，由设定适当电压到WLRNi 158-i，WLRPi 159-i和YS1WR0(i＝0，1，…，n-1)，参考存储单元可以被编程为1。要读取一存储单元，数据行160可以由打开特定的WLNi，WLPi和YSRj(其中i＝0，1，...，n-1，和j＝0，1，...，m-1)被选到，而一参考数据线DLR0 161可以由打开特定的参考存储单元，皆被耦合到于感应放大器140来感应和比较160和DLR 161与接地之间的电阻差异，同时使所有YS0WBj，YS0WRB0，YS1Wj和YS1WR0除能，其中j＝0，1，…，m-1。

图12b显示另一以二端点的MRAM存储单元来构成MRAM存储器的实施例。根据此一实施例，在高与低状态之间的VDDP电压差须小于二极管临界电压Vd的两倍，即VDDP＜2*Vd。如图12b所示，原本于图12a中每列的两个字符线WLNi 152-i和WLPi 153-i可以被合并成一字符线驱动器WLNi 152-i，其中i＝0，1，…，n-1。此外如图12b所示，原本于图12a中每列的局部字符线LWLNi154-i和LWLP 155-i于可以被合并成一局部字符线LWLNi 154-i，其中i＝0，1，…，n-1。更进一步，在图12a里的两个字符线驱动器150-i和151-i可以被合并成一个，即字符线驱动器150-i。未选的存储单元的BL群和WLN群被安排适当的编程1和0的条件，如图11a及11b分别所示。由于一半的字符线，局部字符线和字符线驱动器可以在此实施例里被移除，存储单元和存储器的面积可以大幅度减小。

图13a和13b显示流程图实施例，分别描绘可编程电阻式存储器的编程方法700和读取方法800。方法700和800描述了在可编程电阻式存储器情况下，如图12a及12b所示可编程电阻存储器100的编程和读取。此外，虽然说是一个步骤流程，对此技术知悉者可知至少一些步骤可能会以不同的顺序进行，包括同时或跳过。

图13a描绘了一种于一可编程电阻存储器中编程方法700的流程图。根据此实施例，在第一步骤710，选择适当的电源选择器以施加高电压电源到字符线和位线驱动器。在第二步骤720，在控制逻辑(在图12a和12b里没有显示)里进行分析要被编程的数据，根据什么类型的可编程电阻组件。对于MRAM，电流流过MTJ的方向比持续时间更重要。控制逻辑决定字符线和位线的适当电源选择器并且启动控制信号，以确保电流在所需的时间里流过所需的方向。在第三步骤730，选择存储单元的一列(群)，所以相对的局部字符线可被开启。在第四步骤740，停用感应放大器，以节省电源和防止干扰到编程的运作。在第五步骤750，存储单元的一行(群)，可以被选定并且相对应的Y-write通道闸可以被打开来耦合所选的位线到一电源电压。在最后一步骤760，在已建立的传导路径来驱动所需的电流一段所需要的时间来完成编程的运作。对于大多数可编程电阻存储器，这个传导路径是由高压电源，通过被选的位线，电阻组件，作为编程选择器的二极管，以及局部字符线驱动器的NMOS下拉组件到接地。特别是对于编程1到一MRAM，传导路径是由高压电源，通过局部字符线驱动器的PMOS上拉组件，作为编程选择器的二极管，电阻组件，被选的位线到接地。

图13b描绘了一种依据一实施例而于一可编程电阻存储器读取方法800流程图。在第一步骤810，提供合适的电源选择器来选电源电压给局部字符线驱动器，感应放大器和其它电路。在第二步骤820，所有Y-write通道闸，例如位线编程选择器，可以被关闭。在第三步骤830，所需的局部字符线驱动器(群)可以被选，使作为编程选择器(群)的二极管(群)具有传导路径到接地。在第四步骤840，启动感应放大器(群)和准备感应的输入信号。在第五步骤850，数据线和参考数据线被预先充电到可编程电阻组件存储单元的V-电压。在第六步骤860，选所需的Y-read通道闸，使所需的位线被耦合到感应放大器的一个输入端。一个传导路径于是被建立，从位线(群)到所要的存储单元的电阻组件，作为编程选择器(群)的二极管(群)和局部字符线驱动器(群)的下拉组件到接地。这同样适用于参考分支。在最后一步骤870，感应放大器可以比较读取电流与参考电流的差异来决定逻辑输出是0或1以完成读取操作。

图14显示依据另一实施例的一种处理器系统700。根据此一实施例，处理器系统700可包括可编程电阻组件744，其在存储器740中的存储单元阵列742里。处理器系统700例如可以属于一计算机系统。计算机系统可以包括中央处理单元(CPU)710，它经由共同总线715来和多种存储器和周边装置沟通，如输入输出单元720、硬盘驱动器730、光盘750、存储器740和其它存储器760。其它存储器760是一种传统的存储器如静态存储器(SRAM)、动态存储器(DRAM)或闪存存储器(flash)，通常经由一存储器控制器来和与中央处理单元710沟通。中央处理单元710一般是一种微处理器、数字信号处理器或其它可编程数字逻辑组件。存储器740最好是以集成电路来构造，其中包括拥有至少有可编程电阻组件744的存储器阵列742。通常，存储器740经由存储器控制器来接触中央处理单元710。如果需要，可合并存储器740与处理器(如中央处理单元710)在单片集成电路。

本发明可以部分或全部实现于集成电路，印刷电路板(PCB)上，或系统上。该可编程电阻组件可以是熔丝、反熔丝或新出现的非挥发行性存储器。熔丝可以是硅化或非硅化多晶硅熔丝、热隔离的主动区熔丝、金属熔丝、接点熔丝、或层间接点熔丝。反熔丝可以是栅极氧化层崩溃反熔丝、介电质于其间的接点或层间接点反熔丝。新出现的非挥发行性存储器可以是磁性存储器(MRAM)、相变存储器(PCM)、导电桥随机存取存储器(CBRAM)或电阻随机存取存储器(RRAM)。虽然编程的机制不同，他们的逻辑状态可以由不同的电阻值来区分。

以上的说明和图画，只是用来说明认为是示范的实现，其实现本发明的特点和优势。在没有离开本发明的精神和范围之下，特定的过程条件，结构的修改和替换可被达成。

Claims

1.一种存储器，其特征在于，包括：

多个记忆存储单元，至少一记忆存储单元包括：

一存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；及

一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端；

一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端；

其中该第一二极管的该第二端被耦合到一第二电源电压线；

其中该第二二极管的该第一端被耦合到该第二电源电压线；

其中，至少有一二极管为接面二极管，其第一和第二主动区作为二极管的两端存在井里，被一个假MOS栅极分开；

两个不同记忆存储单元的二极管之间，被一个浅沟槽隔离分开；

其中，该存储元件被配置为可编程到不同的逻辑状态，经由施加电压到该第一和/或第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态；

其中该存储元件的编程电压小于两倍的二极管临界电压。

2.如权利要求1所述的存储器，其特征在于，该存储元件是一磁性隧道接面，拥有多层次的铁磁或反铁磁迭的固定堆栈层，和多层次的铁磁或反铁磁迭的自由堆栈层，而绝缘体在二堆栈层之间。

3.如权利要求2所述的存储器，其特征在于，该存储元件是在硅表面为一椭圆形的磁性隧道接面。

4.如权利要求2所述的存储器，其特征在于，该存储元件是一磁性隧道接面，且在硅表面对该第一或第二电源电压线为一倾斜椭圆形。

5.如权利要求1所述的存储器，其特征在于，该存储元件是金属或金属合金电极和电极之间的金属氧化物。

6.如权利要求1所述的存储器，其特征在于，该存储元件是是电极和电极之间的固态电解质薄膜。

7.如权利要求1所述的存储器，其特征在于，该接面二极管为使用翅式场效应晶体管技术的编程选择器。

8.如权利要求1所述的存储器，其特征在于，该井是用来制造金氧半导体组件。

9.一种存储器，其特征在于，包括：

多个记忆存储单元，至少有一记忆存储单元包括：

一存储元件有第一端和第二端，该第一端被耦合到一第一电源电压线；及

一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端；

其中该第一二极管的该第二端和该第二二极管的该第一端被耦合到一第二电源电压线；

其中，该存储元件被配置为可编程到不同的逻辑状态，经由施加电压到该第一和第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态；

其中该存储元件的编程电压小于两倍的二极管临界电压。

10.一种电子系统，其特征在于，包括：

一种处理器；及

一种存储器可操作地连接到处理器，这存储器包括至少数个记忆存储单元来提供数据存储，每个记忆存储单元包括：

一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二个类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端，该第一二极管的该第二端被耦合一到第二电源电压线；

一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，而该第二二极管的该第一端被耦合到该第二电源电压线；

其中该存储元件的编程电压小于两倍的二极管临界电压。

11.如权利要求10所述的电子系统，其特征在于，电子系统被构建成定期读取每个存储单元的内容，并写回内容。

12.一种提供一存储器的方法，其特征在于，包括：

提供多个记忆存储单元，至少有一记忆存储单元包括至少(i)一存储元件有第一端和第二端，该第一端被耦合到一第一电源电压线；及(ii)一第一二极管包含至少一第一端和一第二端，该第一端具有第一类型掺杂，该第二端拥有第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端而该第一二极管的该第二端被耦合到一第二电源电压线；(iii)一第二二极管包含至少一第一端和一第二端，该第一端具有第一类型掺杂，该第二端具有第二类型掺杂，该第一端提供了二极管的一第一端，第二端提供二极管的一第二端，该第二二极管的该第二端被耦合到该存储元件的该第二端而该第二二极管的该第一端被耦合到该第二电源电压线；及

其中该存储元件的编程电压小于两倍的二极管临界电压。

13.一种磁性记忆体，其特征在于，包括：

多个磁性记忆存储单元，至少一磁性记忆存储单元包括：

一磁性记忆存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；及

一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二个类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端；

其中该第一二极管的该第二端被耦合到一第二电源电压线；

其中该第二二极管的该第一端被耦合到该第二电源电压线；

其中，该磁性记忆存储元件被配置为可编程到不同的逻辑状态，经由施加电压到该第一和/或第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态；

其中该存储元件的编程电压小于两倍的二极管临界电压。