CN102522499B - 磁性记忆体、电子系统、记忆体及其提供方法 - Google Patents

磁性记忆体、电子系统、记忆体及其提供方法 Download PDF

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Abstract

磁性记忆体、电子系统、记忆体及其提供方法，记忆体包括多个记忆存储单元，至少之一包括一存储元件有第一端和第二端，第一端耦合到第一电源电压线；一第一二极管及一第二二极管分别包括至少一第一端和一第二端；其中，第一、第二二极管的第一、第二端分别具有第一、第二类型掺杂，第一二极管的第一端耦合到存储元件的第二端，第二端耦合到第二电源电压线，第二二极管的第一端被耦合到第二或第三电源电压线，第二端耦合到存储元件的第二端，第一或第二二极管的第一端或第二端的掺杂是从CMOS的源极或漏极的掺杂植入制造；至少一二极管构建在多晶硅基体上；加电压到第一，第二和/或第三电源电压线，导通第一或第二二极管为一逻辑状态或另一逻辑状态。

Description

磁性记忆体、电子系统、记忆体及其提供方法
技术领域
本发明涉及到可编程记忆体元件，如使用在记忆体阵列的可编程电阻元件。
背景技术
可编程电阻元件通常是指元件的电阻状态可在编程后改变。电阻状态可以由电阻值来决定。例如，电阻性元件可以是单次性可编程OTP(One-TimeProgrammable)元件(如电性熔丝)，而编程方法可以施用高电压，来产生高电流通过OTP元件。当这大电流经由打开的编程选择器流过OTP元件，OTP元件将被烧成高或低电阻状态(取决于是熔丝或反熔丝(Anti-fuse))而加以编程。
电性熔丝是一种常见的OTP，而这种可编程电阻元件，可以是多晶硅，硅化多晶硅，硅化物，热隔离的主动区，金属，金属合金或它们的组合。金属可以是铝，铜或其它过渡金属。其中最常用的电性熔丝是硅化的多晶硅，用互补式金氧半导体晶体管(CMOS)的栅极制成，用来作为内连接(interconnect)。电性熔丝也可以是一个或多个接点(contact)或层间接点(via)，而不是小片段的内连接。高电流可把接点或层间接点烧成高电阻状态。电性熔丝可以是反熔丝，其中高电压使电阻降低，而不是提高电阻。反熔丝可由一个或多个接点或层间接点组成，并含有绝缘体于其间。反熔丝也可由CMOS栅极耦合于CMOS本体，其含有栅极氧化层当做为绝缘体。
一种传统的可编程电阻式记忆存储单元如图1所示。存储单元10包含一电阻元件11和一N型金氧半导体晶体管(NMOS)编程选择器12。电阻元件11一端耦合到NMOS 12的漏极，另一端耦合到正电压V+。NMOS 12的栅极耦合到选择信号(SEL)，源极耦合到负电压V-。当高电压加在V+而低电压加在V-时，电阻元件10则可被编程，经由提高编程选择信号(SEL)来打开NMOS 12。一种最常见的电阻元件是硅化多晶硅，乃是在同时制作MOS栅极时用的同样材料。NMOS编程选择器12的面积，需要足够大，以提供所需的编程电流持续几微秒。硅化多晶硅的编程电流通常是从几毫安(对宽度约40纳米的熔丝)至20毫安(对宽度约0.6微米熔丝)。因此使用硅化多晶硅的电性熔丝存储单元面积往往是非常大的。
可编程电阻元件可以是可逆的电阻元件，可以重复编程且可逆编程成数字逻辑值“0”或“1”。可编程电阻元件可从相变材料来制造，如锗(Ge)，锑(Sb)，碲(Te)的组成Ge2Sb2Te5(GST-225)或包括成分铟(In)，锡(Sn)或硒(Se)的GeSbTe类材料。经由高电压短脉冲或低电压长脉冲，相变材料可被编程成非晶体态高电阻状态或结晶态低电阻状态。可逆电阻元件可以是电阻式随机存取记忆体(电阻式记忆体RRAM)，存储单元由在金属或金属合金电极之间的金属氧化物，如铂/氧化镍/铂(Pt/NiO/Pt)，氮化钛/氧化锌/氧化铪/氮化钛(TiN/TiOx/HfO2/TiN)制成。该电阻状态可逆性的改变是经由电压或电流脉冲的极性，强度，持续时间，产生或消灭导电细丝。另一种类似电阻式随机存取记忆体(RRAM)的可编程电阻元件，就是导电桥随机存取记忆体(CBRAM)。此记忆体是基于电化学沉积和移除在金属或金属合金电极之间的固态电解质薄膜里的金属离子。电极可以是一个可氧化阳极和惰性阴极，而且电解质可以是掺银或铜的硫是玻璃如硒化锗(GeSe)或硒化硫(GeS)等。该电阻状态可逆性的改变是经由电压或电流脉冲的极性，强度，持续时间，产生或消灭导电桥。
如图2a所示，相变记忆体(PCM)是另一种传统的可编程电阻元件20。PCM存储单元包含相变材料(Phase Change Material)薄膜21和一当作编程选择器的双极性晶体管22，其具有P+射极23，N型基极27和集极25(为P型基体)。相变薄膜21一端耦合到双极性晶体管22的射极23，另一端耦合到正电压V+。双极性晶体管22的N型基极27耦合到负电压V-，而集极25耦合到接地。在V+和V-间施加适当的电压持续适当的时间，相变薄膜21可被编程成高或低电阻状态，根据电压和持续时间而定。按照惯例，编程一相变记忆体成高电阻状态(或重设状态)大约需要持续50ns的3V电压，消耗大约300uA的电流。编程相变记忆体成低电阻状态(或设置状态)需要持续300ns左右的2V电压，消耗大约100uA的电流。这种存储单元需要特殊工艺来妥善隔离每个存储单元，因而需要比标准CMOS逻辑工艺多3-4道掩膜，而使得它的制作比较贵。
另一种相变记忆体(PCM)的可编程电阻元件如图2b所示。相变记忆体材料有相变薄膜21′和一二极管22′。相变薄膜21′被耦合在二极管阳极22′和正电压V+之间。二极管的阴极22′被耦合到负电压V-。施加适当的电压在V+和V-之间持续一段适当的时间，相变薄膜21′可以被编程为高或低电阻状态，根据电压和持续时间而定。请见“Kwang-Jin Lee et al.，“A 90nm 1.8V512Mb Diode-Switch PRAM with 266MB/s Read Throughput，”InternationalSolid-State Circuit Conference，2007，pp.472-273”，图2b所示为使用二极管作为每一相变记忆体(PCM)存储单元的编程选择器的例子。虽然这项技术可以减少PCM存储单元尺寸到只有6.8F2(F代表特征大小)，二极管需要非常复杂的制造过程，如选择性磊晶(外延)成长(SEG)。如此一来对嵌入式PCM的应用，将变的非常昂贵。
图3a和3b显示经由电流方向来编程磁记忆体(MRAM)存储单元210成磁平行(或状态0)和磁反平行(或状态1)示意图。MRAM存储单元210由一磁性隧道接面(MTJ)211和一NMOS编程选择器218组成。磁隧道接面211拥有多层次的铁磁(ferromagnetic)或反铁磁(anti-ferromagnetic)叠与如Al2O3或MgO的金属氧化物，其作为多层次之间的绝缘体。磁隧道接面211包括自由堆栈层212和固定堆栈层213。打开编程选择器CMOS 218，施加适当的电流到磁性隧道接面(MTJ)211，自由层堆212就可排列成磁平行或磁反平行于固定层堆213，此根据电流的流出或流入固定层堆213而定。因此，磁状态可以进行编程，而状态结果可以由电阻值来决定，亦即磁平行状态的低电阻或磁反平行状态的高电阻。状态0或1电阻值分别为约5kΩ或10KΩ，而且编程电流约+/-100-200μA。编程MRAM存储单元的一例子描述在”2MbSpin-Transfer Torque RAM with Bit-by-Bit Bidirectional Current Write andParallelizing-Direction Current Read，”International Solid-State Circuit Conference，2007，pp.480-481”。
二极管也可以从多晶硅制造。图4a显示一多晶硅二极管的横截面。要形成多晶硅二极管，多晶硅是由N+植入一端而P+植入另一端，二端之间的间距Lc含有固有(intrinsic)的掺杂剂。固有的掺杂剂是由外扩散或污染所造成的稍微N型或P型掺杂剂，而非刻意的掺杂。硅化物阻挡层应用于多晶硅上以防止硅化物在多晶硅的表面上形成，从而防止短路。多晶硅的P+和N+两端由接点带出以形成二极管的PN两端。作为一例子，多晶硅二极管可见Ming-DouKer et al.，“Ultra High-Voltage Charge Pump Circuit in Low-Voltage Bulk CMOSProcesses with Polysilicon Diodes，”IEEE Transaction of Circuit and System-II，Vol.54，No.1，January 2007，pp.47-51。
图4b显示图4a多晶硅的二极管的电流电压特性。目前的电流电压曲线显示有用的二极管行为，如二极管的阈值电压约为0.6V而漏电流低于1nA。经由改变间距Lc，多晶硅二极管的击穿电压和漏电流可以相应调整。
发明内容
本发明的目的在于提供一种磁性记忆体、电子系统、记忆体及其提供方法，二极管作为编程选择器的可编程电阻元件存储单元的实施例。可编程的电阻元件可以使用标准互补金属氧化物半导体(CMOS)逻辑工艺，以减少存储单元的大小和成本。
因此本发明提供一种记忆体，包括：多个记忆存储单元，至少有一记忆存储单元包括：一存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；及一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端有一第二类型掺杂，该第一二极管的该第一端耦合到该存储元件的该第二端，一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二个类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，其中该第一二极管的该第二端被耦合到第二电源电压线，其中该第二二极管的该第一端被耦合到第二或第三电源电压线；
其中该第一或第二二极管的该第一端或该第二端的掺杂是从互补式金属氧化物半导体(CMOS)元件的源极或漏极的掺杂植入制造，其中，至少有一二极管是构建在多晶硅基体上，其中，经由施加电压到该第一，第二和/或第三电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态。
因此本发明提供一种记忆体，包括：多个记忆存储单元，至少有一记忆存储单元包括：一存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；及一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端，一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二个类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，其中，该第一二极管的该第二端和该第二二极管的该第一端被耦合到第二电源电压线，其中该第一或第二二极管的掺杂是从互补式金属氧化物半导体(CMOS)元件的源极或漏极的掺杂植入制造，其中，至少有一二极管是构建在多晶硅基体上，其中，经由施加电压到该第一和第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态。
因此本发明提供一种电子系统，包括：一处理器；及一记忆体可操作地连接到该处理器，该记忆体包括多个记忆存储单元来提供数据存储，每个记忆存储单元包括：一存储元件有第一端和第二端，该第一端被耦合到第一个电源电压线；及一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端，而该第一二极管的该第二端被耦合到第二电源电压线；一第二极管包括至少一第一端和一第二端，其中该第一端具有一第一型类掺杂，该第二端具有一第二类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，而该第二二极管的该第一端被耦合到第二或第三电源电压线；其中该第一或第二二极管的掺杂剂是从互补式金属氧化物半导体(CMOS)元件的源极或漏极的掺杂植入制造，其中，至少有一二极管是构建在多晶硅基体上，其中，经由施加电压到该第一，第二和/或第三电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态。
因此本发明提供一种方法来提供一记忆体，包括：提供多个记忆存储单元，至少有一记忆存储单元包括至少(i)一存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；及(ii)一第一二极管包含至少一第一端和一第二端，该第一端具有第一类型掺杂，而该第二端具有第二类型掺杂，该第一和第二掺杂剂是从互补式金属氧化物半导体(CMOS)元件的源极或漏极的掺杂植入制造，该第一二极管的该第一端被耦合到该存储元件的该第二端而该第一二极管的该第二端被耦合到第二电源电压线；(iii)一第二二极管包含至少一第一端和一第二端，该第一端具有第一类型掺杂，而该第二端具有第二类型掺杂，该第一和第二掺杂是从CMOS元件的源极或漏极的掺杂植入制造，该第二二极管的该第二端被耦合到该存储元件的该第二端而该第二二极管的该第一端被耦合到第二或第三电源电压线；(iv)至少有一二极管是构建在多晶硅基体上，及其中经由施加电压到该第一，第二和/或第三电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态。
因此本发明提供一种磁性记忆体，包括：多个磁性记忆存储单元，至少有一磁性记忆存储单元包括：一磁性存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；及一第一二极管包括至少有一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端，一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，其中该第一二极管的该第二端被耦合到第二电源电压线；该第二二极管的该第一端被耦合到第二或第三电源电压线；其中该第一或第二二极管的的掺杂是从互补式金属氧化物半导体(CMOS)元件的源极或漏极的掺杂植入制造，其中，至少有一二极管是构建在多晶硅基体上，经由施加电压到该第一，第二和/或第三电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1显示了一种传统的可编程电阻式记忆存储单元示意图；
图2a显示相变记忆体(PCM)用的另一种传统可编程电阻式元件示意图，其采用双极型晶体管作为编程选择器；
图2b显示一种传统相变记忆体(PCM)截面图，其采用二极管作为编程选择器；
图3a和3b显示经由电流方向来编程一个传统磁记忆体(MRAM)存储单元成平行(或状态0)和反平行(或状态1)的磁方向示意图；
图4a显示一多晶硅二极管的横截面；
图4b显示如图4a所示的多晶硅二极管的电流电压特性图；
图5显示使用根据本发明的多晶硅二极管记忆存储单元的方框图；
图6a显示一可编程电阻式的俯视图，此可编程电阻式实施例使用多晶硅二极管为编程选择器；
图6b显示一实施例的MRAM存储单元的采用二极管作为编程选择器；
图7a显示一MRAM存储单元的俯视图，具有磁隧道接面(MTJ)作为电阻元件和多晶硅二极管，为一实施例；
图7b显示另一MRAM存储单元的俯视图，其具有磁隧道接面(MTJ)作为电阻元件和多晶硅二极管，为另一实施例；
图7c显示另外一MRAM存储单元的俯视图，其具有一多晶硅二极管和一接面二极管，为一实施例；
图7d显示另外一MRAM存储单元的俯视图，其具有一多晶硅二极管和一接面二极管邻接(abut)，为一实施例；
图8a显示一具三端点的2X2 MRAM存储单元阵列的实施例示意图，其使用至少一多晶硅二极管作为编程选择器，而且根据此一实施例，编程右上边的存储单元为1的条件；
图8b显示另一种实施例示意图，把2X2 MRAM存储单元阵列右上边的存储单元编程为1的条件；
图9a显示一具三端点的2X2 MRAM存储单元阵列的实施例示意图，其使用至少一多晶硅二极管作为编程选择器，而且根据此一实施例，编程右上边的存储单元为0的条件；
图9b显示另一种实施例示意图，把2X2 MRAM存储单元阵列右上边的存储单元编程为0的条件；
图10a及10b显示一实施例示意图，在一二端点的2X2 MRAM存储单元阵列里，分别把右上边的存储单元编程为1和0；
图11a显示一可编程电阻式记忆体的一部分示意图，根据此一实施例，MRAM阵列由3端点的存储单元构成；
图11b显示另一实施例示意图，由二端点的MRAM存储单元构成一部分MRAM的记忆体；
图12a描绘一种编程一可编程电阻式记忆体方法的流程图；
图12b描绘一种读取一可编程电阻式记忆体方法的流程图；
图13显示一种处理器(Processor)的系统的实施例示意图。
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
在此揭露实施例，使用至少一多晶硅二极管当编程选择器的可编程电阻式元件。此二极管可以包括于一多晶硅基板内的P+和N+植入层。由于P+和N+植入层都是以现成的标准CMOS逻辑工艺，这些元件可用有效率及符合成本效益的方法做成。没有额外的掩膜或工艺步骤，以节省成本。这可编程电阻式元件可以包括在一电子系统里。
图5所示为使用至少一多晶硅二极管的记忆体存储单元30的实施例方框图。特别是，存储单元30包括一电阻元件31和二极管32a和32b。电阻元件31可耦合在多晶硅二极管32a的阳极和电压V之间。多晶硅二极管32a的阴极可耦合到负电压V-。电阻元件31可耦合在多晶硅二极管32b的阴极和电压V之间。多晶硅二极管32b的阳极可耦合到正电压V+。在一实施例里，记忆体存储单元30可以是磁记忆体(MRAM)存储单元，其含有磁性隧道接面(MTJ)31。至少一多晶硅二极管32a或32b可作为编程选择器。电阻元件31和二极管32a，32b于电源电压V+和V-之间是可互换的。经由一适当的时间里施加适当的电压在V、V+和V-间，电阻元件31可根据导通一二极管而阻通另一二极管而被编程为高或低电阻状态，因此编程记忆体存储单元30可存储数据值(例如，数据的位)。多晶硅二极管的P+和N+植入层可以使用硅化物阻挡层(SBL)来隔离。
图6a显示用多晶硅二极管作为编程选择器的一可编程电阻式元件30俯视图。可编程电阻式单元30包括一可编程电阻式元件31，如磁隧道接面(MTJ)，耦合到第一电源电压V+和一二极管32。二极管32作为可编程电阻式单元30的编程选择器。该二极管32是建立在一块多晶硅34，即多晶硅基板。P+和N+植入层33和37是用来构建PMOS或NMOS元件的源极或漏极，从而于多晶硅34形成多晶硅二极管32的P，N两端。硅化物阻挡层36阻挡硅化物形成于多晶硅的表面，以防止多晶硅二极管32的P和N端短路。P+植入层33和N+植入层37的距离d可用于调整击穿电压和漏电流。一选项层39可以引进N型浅源漏极(NLDD)、P型浅源漏极(PLDD)植入层、NMOS和PMOS门坎电压的掺杂植入技术于N+植入层37和P+植入层33之间，以进一步控制二极管的导通电阻。选项层39所植入区可于标准CMOS上产生各种类的植入层，且不会增加额外费用。
图6b显示了一MRAM存储单元310的一实施例，其使用二极管317和318作为编程选择器。照此实施例，MRAM存储单元310在图6b里是三端点的MRAM存储单元。MRAM存储单元310具有MTJ 311(包括自由堆栈层312、固定堆栈层313与之间的介电质薄膜)，以及两二极管317和318。自由堆栈层312被耦合到电源电压V而且经由介电质薄膜如金属氧化物的氧化铝(Al2O3)或氧化镁(MgO)被耦合到固定堆栈层313。二极管317有N端被耦合到固定堆栈层313，P端被耦合到V+以编程1。二极管318有P端被耦合到固定堆栈层313，N端被耦合到V-以编程0。如果V+电压高于V，电流从V+流到V来编程MTJ 311到状态1。同样，如果V-电压低于V，电流从V流到V-来编程MTJ 311进入状态0。在编程过程中，另一二极管应该在截止区。对于读取，V+和V-可以均设为0V而节点V和V+/V-之间的电阻可以被感应出，以决定磁隧道接面311是在状态0或1。
图7a显示一实施例的MRAM单元80的俯视图，其具有一磁性隧道接面(MTJ)89作为电阻元件和多晶硅二极管86和88为编程选择器。MTJ 89为一倾斜的椭圆形，有自由层堆栈和固定层堆栈，而介电质在中间构成一磁性隧道接面。磁隧道接面耦合到于其上垂直方向延伸的金属3(metal3)位线。编程1和编程0二极管86，88为建立在两段(如矩形)的多晶硅81上的多晶硅二极管，并排放置且在一端连接，即二极管86的N端连接到在二极管88的P端。P+植入层83和N+植入层87定义二极管86和88的P和N端。硅化物阻挡层(SBL)用来隔离P和N端，以防止短路。编程1二极管86的P端耦合到电源电压V+而N端耦合到MTJ 89的固定堆栈层。编程0二极管88的N端耦合到电源电压V-，其P端耦合到MTJ 89的固定堆栈层。每个MRAM单元80的V+和V-电压分别和水平方向的金属2(metal2)的字符线WLP和WLN连接。
图7b显示了另一实施例的MRAM单元80’的俯视图，有磁隧道接面MTJ89作为电阻元件和多晶硅二极管86和88作为编程选择器。MTJ 89为一倾斜的椭圆形，有自由层堆栈和固定层堆栈，而介电质在中间构成一磁性隧道接面。磁隧道接面89耦合到于其上垂直方向延伸的金属3(metal3)位线。编程1和编程0二极管86，88为多晶硅二极管且一体相连在多晶硅81上(如矩形)，即二极管86的N端连接到在二极管88的P端。P+植入层83和N+植入层87定义二极管86和88的P和N端。硅化物阻挡层(SBL)用来隔离P端和N端，以防止短路。编程1二极管86的P端耦合到电源电压V+而N端耦合到MTJ89的固定堆栈层。编程0二极管88的N端耦合到电源电压V-，其P端耦合到MTJ 89的固定堆栈层。每个MRAM单元80’的V+和V-电源电压分别和水平方向的金属2(metal2)字符线WLP和WLN连接。显示图7a和7b是用于说明目的，本领域技术人员可知关于多晶硅二极管，磁隧道接面和金属有许多方面的作法。
图7c显示了另一实施例的MRAM单元80”的俯视图，有磁隧道接面89作为电阻元件，多晶硅二极管88和接面二极管86’作为编程选择器。P+植入层83’和N+植入层87定义二极管88和86’的P和N端于多晶硅91和主动区92上。接面二极管86’是在一CMOS的N井里，其P端耦合到电源电压V+，而N端耦合到多晶硅二极管88的P端，而且经由MTJ 89和金属193耦合到另一电源电压V。假MOS栅极(Dummy MOS gate)85隔离二极管86’的P端和N端。同样的，多晶硅二极管88的N端耦合到电源电压V-，其P端耦合到接面二极管86’的N端，而且经由MTJ 89和金属1(metal1)93耦合到另一电源电压V。硅化物阻挡层(SBL)用来隔离二极管88的P端和N端，以防止短路。电源电压V耦合到垂直方向的金属3(metal3)位线，而电源电压V+和V-分别耦合到水平方向的金属2(metal2)的字符线WLP和WLN。
图7d显示了另一实施例的MRAM单元80”’的俯视图，有磁隧道接面89作为电阻元件，多晶硅二极管88和接面二极管86’作为编程选择器，和邻接接点(abut contact)84。P+植入层83’和N+植入层87定义二极管88和86’的P和N端于多晶硅91和主动区92上。接面二极管86’是在一CMOS的N井里，其P端耦合到电源电压V+，而N端耦合到多晶硅二极管88的P端，而且经由MTJ 89和金属1(metal1)93耦合到另一电源电压V。假MOS栅极(Dummy MOS gate)85隔离二极管86’的P端和N端。同样的，多晶硅二极管88的N端耦合到电源电压V-，其P端耦合到接面二极管86’的N端，而且经由MTJ 98和金属1(metal1)93耦合到另一电源电压V。硅化物阻挡层(SBL)用来隔离二极管88的P端和N端，以防止短路。电源电压V耦合到垂直方向的金属3(metal3)位线，而电源电压V+和V-分别耦合到水平方向的金属2(metal2)的字符线WLP和WLN。一接点耦合到接面二极管86′的N端和多晶硅二极管88的P端，其是经由邻接接点(abut contact)84。多晶硅91重叠主动区92，经由metal1 93在上来连结多晶硅和主动区于一单一接点。因此，两个接点被合并成一个，从而多晶硅到主动区间距可缩短以节省面积和降低成本，以使这实施例特别有效。连结接面二极管和多晶硅二极管为编程1和编程0二极管，如图7c和7d所示，可以互换。本领域技术人员可知不同的实施例混合不同类型的二极管在各种配置内是可能的，而且仍然在本发明的范围内。
图8a显示一具三端点的2X2 MRAM存储单元阵列的实施例，其使用至少一多晶硅二极管317和318作为编程选择器，且显示编程1于一存储单元的条件。存储单元310-00，310-01，310-10，和310-11构成一二维阵列。存储单元310-00具有一MTJ 311-00，一编程1二极管317-00和一编程0二极管318-00。MTJ 311-00一端被耦合到电源电压V，另一端被耦合到编程1二极管317-00的N端和编程0二极管318-00的P端。编程1二极管317-00的P端被耦合到一电源电压V+。编程0二极管318-00的N端被耦合到一电源电压V-。其它存储单元310-01，310-10，310-11都有类似的耦合。在同一行(column)存储单元310-00和310-10的电压V被连接到位线0(BL0)。在同一行存储单元310-01和310-11的电压V被连接到位线1(BL1)。在同一列(row)的存储单元310-00和310-01的电压V+和V-分别被连接到WL0P和WL0N。在同一列的存储单元310-10和310-11的电压V+和V-分别被连接到WL1P和WL1N。为了编写1到存储单元310-01，WL0P被设成高电压，BL1被设成低电压，而设定其它BL和WL在适当的电压，如图8a所示，来使其它编程1和编程0二极管除能。图8a里的黑粗线显示电流的流动方向。
图8b显示另一种实施例，根据此一实施例，显示将一2X2 MRAM存储单元阵列里存储单元310-01编程为1的条件。例如，若需将存储单元310-01编程为1，则分别设BL1和WL0P成低电压和高电压。如果BL0被设置为高电压于条件1里，WL0N和WL1N可以是高电压或浮动，并且WL1P可以是低电压或浮动。MRAM在当今的技术的高和低电压分别约为：高电压2-3V和低电压0。如果如条件2里BL0是浮动的，WL0N和WL1N能是高电压，低电压，或浮动，并且WL1P可以是低电压或浮动。在实际执行，浮动节点通常是经由非常弱的元件被耦合到一固定的电压，以防止漏电。编程为1条件的一实施例显示于图8a里，并无任何浮动节点。
图9a显示一具三端点的2X2 MRAM存储单元阵列的实施例，其含MTJ311和至少一多晶硅二极管317和318作为编程选择器，且显示编程存储单元为0的条件。这些存储单元310-00，310-01，310-10，和310-11构成一二维阵列。该存储单元310-00具有一MTJ 311-00，编程1二极管317-00和编程0二极管318-00。MTJ 311-00一端被耦合到电源电压V，另一端被耦合到编程1二极管317-00的N端和编程0二极管318-00的P端。编程1二极管317-00的P端被耦合到一电源电压V+。编程0二极管318-00的N端被耦合到一电源电压V-。其它存储单元310-01，310-10，310-11都有类似的耦合。在同一行(column)存储单元310-00和310-10的电压V被连接到BL0。在同一行存储单元310-01和310-11的电压V被连接到BL1。在同一列(row)的存储单元310-00和310-01的电压V+和V-分别被连接到WL0P和WL0N。在同一列的存储单元310-10和310-11的电压V+和V-分别被连接到WL1P和WL1N。为了编写0到存储单元310-01，WL0N被设成低电压，BL1被设成高电压，而设定其它BL和WL在适当的电压，如图9a所示，来使其它编程1和编程0二极管除能。图9a里的黑粗线显示电流的流动方向。
图9b显示另一种实施例，根据此一实施例，显示将一2X2 MRAM存储单元阵列里存储单元310-01编程为0的条件。例如，若需将存储单元310-01编程为0，则分别设BL1和WL0N成高电压和低电压。于条件1里，如果BL0被设置为低电压，WL0P和WL1P可以是低电压或浮动，并且WL1N可以是高电压或浮动。MRAM在当今的技术的高和低电压分别约为：高电压2-3V和低电压0。如条件2里，如果BL0是浮动的，WL0P和WL1P能是高电压，低电压，或浮动，并且WL1N可以是高电压或浮动。在实际执行，浮动节点通常是经由非常弱的元件被耦合到一固定的电压，以防止漏电。编程为0条件的一实施例显示于图9a里，无任何浮动节点。
在图8a，8b，9a及9b的2x2 MRAM阵列的存储单元里，是三端存储单元，即存储单元具有V，V+和V-节点。但是，如果编程电压VDDP小于两倍的二极管临界电压Vd，即VDDP＜2*Vd，同一存储单元的V+和V-节点可以被连接在一起作为一双端存储单元。由于在室温下VD约为0.6-0.7V，这种双端存储单元可正常工作，如果编程高电压低于1.2V而低电压为0V。MRAM阵列在先进的CMOS技术里常见的电压配置为具有约1.0V的电源电压。图10a及10b分别显示在具有两端的2X2 MRAM阵列里编程1和0的电路图。
图10a及10b显示一个分别编程1和0的实例，在具两端的2X2 MRAM存储单元的阵列里。这些存储单元310-00，310-01，310-10，和310-11构成一个二维阵列。该存储单元310-00具有MTJ 311-00，编程1二极管317-00和编程0二极管318-00。至少一二极管为多晶硅二极管。MTJ 311-00一端被耦合到电源电压V，另一端被耦合到编程1二极管317-00的N端和编程0二极管318-00的P端。编程1二极管317-00的P端被耦合到电源电压V+。编程0二极管318-00的N端被耦合到另电源电压V-。电压V+和V-在存储单元层次连接在一起，如果可以满足VDDP＜2*Vd。其它存储单元310-01，310-10，310-11有类似的耦合。在同一行存储单元310-00和310-10的电压V被连接到BL0。在同一行存储单元310-01和310-11的电压V被连接到BL1。在同一列的存储单元310-00和310-01的电压V+和V-被连接到WL0。在同一列的存储单元310-10和310-11的电压V+和V-被连接到WL1。
为了编写1到存储单元310-01，WL0被设成高电压，BL1被设成低电压，而设定适当的电压在其它BL和WL，如图10a所示来使其它编程1和编程0二极管除能。图10a里的黑粗线显示电流的流动方向。为了编写0到存储单元310-01，WL0被设成低电压，BL1被设成高电压，而设定适当的电压在其它BL和WL，如图10b所示，来使其它编程1和编程0二极管除能。图10b里的黑粗线显示电流的流动方向。
如图8a-10b所示，构建MRAM存储单元于一2x2阵列里的实例，是用于说明目的。本领域技术人员可知在一记忆体里存储单元行或列的数目可以任意改变，并且行和列是可互换的。
磁记忆体(MRAM)存储单元成磁平行或磁反平行可能会随时间而改变对存储单元的稳定。但是，大多数应用需要保留数据10年，从工作温度0到85℃或-40到125℃。为了维持存储单元的稳定性在元件的寿命期限和在如此宽的温度范围内，磁记忆体可以被定期读取出，然后将数据写回相同的存储单元，此为更新机制。更新周期可能会相当长，如超过一秒钟(例如，分钟，小时，天，星期，甚至几个月)。更新机制可由记忆体内部产生或从记忆体外部触发。长时间的更新周期以维持存储单元的稳定性，也可以应用于其它新兴的记忆体，如电阻式记忆体(RRAM)，导电桥随机存取记忆体(CBRAM)和相变记忆体(PCM)等。
根据另一实施例，可编程电阻元件可用于建立一记忆体。图11a显示一可编程电阻记忆体100的一部分，由n列(row)x(m+1)行(column)的3端MRAM存储单元110的一阵列101和n对字符线驱动器150-i和151-i，其中i＝0，1，...，n-1，所构建。记忆体阵列101有m个正常列和一个参考列共享一感应放大器做差动感应。每个记忆体存储单元110有一个电阻元件111耦合到一编程0二极管112的P端和一编程1二极管113的N端。编程0二极管112和编程1二极管113用来当作编程选择器。对那些记忆体存储单元110在同一行的每个电阻元件111也耦合到一个位线BLj 170-j(j＝0，1，..m-1)或参考位线BLR0175-0。对那些记忆体存储单元于110于同一列的二极管112N端被耦合到一字符线WLNi 152-i，经由局部字符线LWLNi 154-i，此处i＝0，1，...，n-1，。对那些存储单元于同一列的二极管113P端被耦合到一字符线WLPi 153-i，经由局部字符线LWLPi 155-i，此处i＝0，1，...，n-1。每个字符线WLNi或WLPi分别被耦合到至少一局部字符线LWLNi或LWLPi，其中i＝0，1，...，n-1。该LWLNi 154-i和LWLPi 155-i一般都是由高电阻材料，如N井或多晶硅，连接到存储单元来构建，然后被耦合到WLNi或WLPi(例如，低电阻金属WLNi或WLPi)分别经由导电接点或层间接点，缓冲器，或后解码器172-i或173-i，其中i＝0，1，...，n-1。当使用二极管作为编程选择器，缓冲器172-i或后解码器173-i可能是必需的，因为有电流流过WLNi或WLPi，特别是在一些实施例里当一WLNi或WLPi驱动多个存储单元来同时编程和读取。字符线WLNi和WLPi分别由字符线驱动器150-i和151-i来驱动。为编程和读取，其电源电压vddi可以在不同的电压的间被切换。每个BLj 170-j或BLR0175-0都经由一个Y-write-0通道栅极120-j或125被耦合到一电源电压VDDP来编程0，其中每个BLj 170-j或BLR0175-0分别由YS0WBj(j＝0，1，..，m-1)或YS0WRB0来选取。Y-write-0通道栅极120-j(j＝0，1，...，m-1)或125可用PMOS来建构，然而NMOS、二极管或双极型元件可以在一些实施例里使用。同样，每一个BLj 170-j或BLR0175-0都经由一个Y-write-1通道栅极121-j或126被耦合到一为0V的电源电压来编程1，其中每个BLj 170-j或BLR0175-0分别由YS1Wj(j＝0，1，..，m-1)或YS1WR0来选取。Y-write-1通道栅极121-j或126是可用NMOS来建构，然而PMOS、二极管或双极型元件可以在一些实施例里使用。每个BLj或BLR0都经由一个Y-read通道栅极130-j或135被耦合到数据线DLj或参考数据线DLR0，分别由YSRj(j＝0，1，..，m-1)或YSRR0来选取。在记忆体阵列101这部分，m正常的数据线DLj(j＝0，1，...，m-1)被连接到一感应放大器140的一输入端160。该参考数据线DLR0提供了感应放大器140的另一输入端161，然而在参考分部里一般不需要多任务器。感应放大器140的输出端是Q0。
要编程0到一存储单元，如图9a或9b所示，特定的WLNi，WLPi和BLj被字符线驱动器150-i，151-i选上而Y-write-0通道栅极120-j被YS0WBj分别选上，其中i＝0，1，..，n-1和j＝0，1，...，m-1，而其它字符线和位线也被适当的设定。高电压被施加于VDDP。在一些实例里，参考存储单元可以被编程为0，由设定适当电压到WLRNi 158-i，WLRPi 159-i和YS0WRB0，其中，i＝0，1，...，n-1。要编程1到一存储单元，如图8a或8b所示，特定的WLNi，WLPi和BLj被字符线驱动器150-i，151-i选上，而Y-write-1通道栅极121-j被YS1WBj选上，其中i＝0，1..n-1和j＝0，1，...，m-1，而其它字符线和位线也被适当的设定。在一些实施例里，参考存储单元可以被编程为1，由设定适当电压到WLRNi158-i，WLRPi 159-i和YS1WR0，其中，i＝0，1，...，n-1。要读取一存储单元，一数据列160可以由打开特定的WLNi，WLPi和YSRj(其中i＝0，1，...，n-1，和j＝0，1，...，m-1)被选到，而一参考数据线DLR0161可以由打开特定的参考存储单元，其均被耦合到于感应放大器140来感应和比较DLj和DLR0与接地的间的电阻差异，同时使所有YS0WBj，YS0WRB0，YS1Wj和YS1WR0失效，其中j＝0，1，...，m-1。
另一个以二端点的MRAM存储单元来构成MRAM记忆体的实施例显示在图11b里。根据此实施例，须要VDDP电压差在高与低状态之间，小于二极管临界电压Vd的两倍，即VDDP＜2*Vd。如图11b所示，每行的两个字符线WLNi 152-i和WLPi 153-i于图11a里可以被合并成一字符线驱动器WLNi 152-i，其中i＝0，1，...，n-1。此外，每行的局部字符线LWLNi 154-i和LWLP 155-i于图11a里，可以被合并成一局部字符线LWLNi 154-i，如图11b所示，其中i＝0，1，...，n-1。更进一步，在图11a里的两字符线驱动器150-i和151-i可以被合并成一个，即字符线驱动器150-i。未选的存储单元的BL群和WLN群被安排适当的编程1和0的条件，如图10a及10b分别所示。由于一半的字符线，局部字符线和字符线驱动器可以在此实施例里被移除，存储单元和记忆体的面积可以大幅度减小。
图12a和12b显示一流程图实施例，分别描绘可编程电阻式记忆体的编程方法700和读取方法800。方法700和800描述了对可编程电阻式记忆体(如图11a，11b的可编程电阻记忆体100)的编程和读取。此外，虽然说是一步骤流程，本领域技术人员可知至少一些步骤可能会以不同的顺序进行，包括同时或跳过。
图12a描绘一可编程电阻记忆体编程方法700的流程图于。根据此实施例，在第一步骤710，选择适当的电源选择器以施加高电压电源到字符线和位线驱动器。在第二步骤720，在控制逻辑(在图11a，11b里没有显示)里进行分析要被编程的数据，根据什么类型的可编程电阻元件。对于电性熔丝，这是一个单次性可编程元件(OTP)，所以编程通常意味着烧录熔丝到非原始状态，而且是不可逆转的。编程电压和持续时间往往是由外部控制信号决定，而不是从记忆体内部产生。对于磁性存取记忆体(MRAM)，电流流过磁性隧道接面(MTJ)的方向比持续时间更重要。控制逻辑决定字符线和位线的适当电源选择器并且启动控制信号，以确保电流在所需的时间里流过所需的方向。在第三步骤730，选择一存储单元的一列(群)，所以相对的局部字符线可被开启。在第四步骤740，停用感应放大器，以节省电源和防止干扰到编程的运作。在第五步骤750，一存储单元的一行(群)，可以被选定并且相对应的Y-write通道栅极可以被打开来耦合所选的位线到一电源电压。在最后一步骤760，在已建立的传导路径来驱动所需的电流一段所需要的时间来完成编程的运作。对于大多数可编程电阻记忆体，这个传导路径是由高压电源，通过被选的一位线，电阻元件，作为编程选择器的二极管，以及一局部字符线驱动器的NMOS下拉元件到接地。特别是对于编程1到一MRAM，传导路径是由高压电源，通过一局部字符线驱动器的PMOS上拉元件，作为编程选择器的二极管，电阻元件，被选的位线到接地。
图12b描绘一可编程电阻记忆体读取方法800流程图。在第一步骤810，提供合适的电源选择器来选电源电压给局部字符线驱动器，感应放大器和其它电路。在第二步骤820，所有Y-write通道栅极，例如位线编程选择器(群)，可以被关闭。在第三步骤830，所需的局部字符线驱动器(群)可以被选，使作为编程选择器(群)的二极管(群)具有传导路径到接地。在第四步骤840，启动感应放大器和准备感应的输入信号。在第五步骤850，数据线和参考数据线被预先充电到可编程电阻元件存储单元的V-电压。在第六步骤860，选所需的Y-read通道栅极，使所需的位线(群)被耦合到感应放大器的一输入端。一传导路径(群)于是被建立，从位线(群)到所要的存储单元的电阻元件，作为编程选择器(群)的二极管(群)和局部字符线驱动器(群)的下拉元件到接地。这同样适用于参考分支。在最后一步骤870，感应放大器可以比较读取电流与参考电流的差异来决定逻辑输出是0或1以完成读取操作。
图13显示了一处理器系统700实施例。根据此实施例，处理器系统700可以包括可编程电阻元件744，例如其在记忆体740中的一存储单元阵列742里。处理器系统700可以，例如，属于一计算机系统。计算机系统可以包括一中央处理单元(CPU)710，它经由一共同总线715来和多种记忆体和周边装置沟通，如输入输出单元720，硬盘驱动器730，光盘750，记忆体740，和其它记忆体760。其它记忆体760是一种传统的记忆体如静态记忆体(SRAM)，动态记忆体(DRAM)，或闪存记忆体(flash)，通常经由记忆体控制器来和与中央处理单元710沟通。中央处理单元710一般是一种微处理器，数字信号处理器，或其它可编程数字逻辑元件。记忆体740最好是以集成电路来构造，其中包括拥有至少有可编程电阻元件744的记忆体阵列742。通常记忆体740经由记忆体控制器来接触中央处理单元710。如果需要，可合并记忆体740与处理器(例如中央处理单元710)在单片集成电路。
本发明可以部分或全部实现于集成电路上，印刷电路板(PCB)上，或在系统上。该可编程电阻元件可以是熔丝，反熔丝，或新出现的非挥发行性记忆体。熔丝可以是硅化或非硅化多晶硅熔丝、热隔离的主动区熔丝、金属熔丝、接点熔丝或层间接点熔丝。反熔丝可以是栅极氧化层崩溃反熔丝，介电质于其间的接点或层间接点反熔丝。新出现的非挥发行性记忆体可以是磁性记忆体(MRAM)，相变记忆体(PCM)，导电桥随机存取记忆体(CBRAM)，或电阻随机存取记忆体(RRAM)。虽然编程机制不同，其逻辑状态可以由不同的电阻值来区分。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (14)

1.一种记忆体，其特征在于，包括：
多个记忆存储单元，至少有一记忆存储单元包括：
一存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；
一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端有一第二类型掺杂，该第一二极管的该第一端耦合到该存储元件的该第二端；及
一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，
其中该第一二极管的该第二端被耦合到第二电源电压线；
其中该第二二极管的该第一端被耦合到第二电源电压线；
其中该第一或第二二极管的该第一端或该第二端的掺杂是从互补式金属氧化物半导体元件的源极或漏极的掺杂植入制造；
其中，该第一二极管及该第二二极管是构建在多晶硅基体上；
其中，经由施加电压到该第一和/或第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态；
其中该存储元件的编程电压小于两倍的二极管临界电压。
2.根据权利要求1所述的记忆体，其特征在于，该存储元件是一磁性隧道接面，包含有多层次的铁磁或反铁磁叠的固定堆栈层，和多层次的铁磁或反铁磁叠的自由堆栈层，及在二堆栈层之间的绝缘体。
3.根据权利要求2所述的记忆体，其特征在于，该存储元件是一磁性隧道接面，且在硅表面为一椭圆形。
4.根据权利要求2所述的记忆体，其特征在于，该存储元件是一磁性隧道接面，且在硅表面对第一或第二电源电压线为一倾斜椭圆形。
5.根据权利要求1所述的记忆体，其特征在于，该存储元件是金属或金属合金电极和电极之间的金属氧化物。
6.根据权利要求1所述的记忆体，其特征在于，该存储元件是电极和电极之间的固态电解质薄膜。
7.根据权利要求1所述的记忆体，其特征在于，该第一和第二二极管是构建在多晶硅基材上。
8.根据权利要求1所述的记忆体，其特征在于，至少有一二极管两端的植入层被一个硅化物阻挡层分开，而该硅化物阻挡层重叠两植入层。
9.一种记忆体，其特征在于，包括：
多个记忆存储单元，至少有一记忆存储单元包括：
一存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；
一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端；及
一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二个类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端；
其中该第一二极管的该第二端和该第二二极管的该第一端被耦合到第二电源电压线；
其中该第一或第二二极管的掺杂是从互补式金属氧化物半导体元件的源极或漏极的掺杂植入制造；
其中，该第一二极管及该第二二极管是构建在多晶硅基体上；
其中，经由施加电压到该第一和第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态；
其中该存储元件的编程电压小于两倍的二极管临界电压。
10.一种电子系统，其特征在于，包括：
一处理器；及
一记忆体可操作地连接到该处理器，该记忆体包括至少多个记忆存储单元来提供数据存储，每个记忆存储单元包括：
一存储元件有第一端和第二端，该第一端被耦合到第一个电源电压线；
一第一二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端，而该第一二极管的该第二端被耦合到第二电源电压线；及
一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一型类掺杂，该第二端具有一第二类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端，而该第二二极管的该第一端被耦合到第二电源电压线；
其中该第一或第二二极管的掺杂剂是从互补式金属氧化物半导体元件的源极或漏极的掺杂植入制造；
其中，该第一二极管及该第二二极管是构建在多晶硅基体上；
其中，经由施加电压到该第一和/或第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态；
其中该存储元件的编程电压小于两倍的二极管临界电压。
11.根据权利要求10所述的一种电子系统，其特征在于，电子系统被构建成定期读取每个存储单元的内容，并写回内容。
12.一种提供一记忆体的方法，其特征在于，包括：
提供多个记忆存储单元，至少有一记忆存储单元包括至少（i）一存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；及（ii）一第一二极管包含至少一第一端和一第二端，该第一端具有第一类型掺杂，而该第二端具有第二类型掺杂，该第一和第二掺杂剂是从互补式金属氧化物半导体元件的源极或漏极的掺杂植入制造，该第一二极管的该第一端被耦合到该存储元件的该第二端而该第一二极管的该第二端被耦合到第二电源电压线；（iii）一第二二极管包含至少一第一端和一第二端，该第一端具有第一类型掺杂，而该第二端具有第二类型掺杂，该第一和第二掺杂是从CMOS元件的源极或漏极的掺杂植入制造，该第二二极管的该第二端被耦合到该存储元件的该第二端而该第二二极管的该第一端被耦合到第二电源电压线；(iv)该第一二极管及该第二二极管是构建在多晶硅基体上，及；
其中经由施加电压到该第一和/或第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态；
其中该存储元件的编程电压小于两倍的二极管临界电压。
13.一种磁性记忆体，其特征在于，包括：
多个磁性记忆存储单元，至少有一磁性记忆存储单元包括：
一磁性存储元件有第一端和第二端，该第一端被耦合到第一电源电压线；
一第一二极管包括至少有一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第一二极管的该第一端被耦合到该存储元件的该第二端；及
一第二二极管包括至少一第一端和一第二端，其中该第一端具有一第一类型掺杂，该第二端具有一第二类型掺杂，该第二二极管的该第二端被耦合到该存储元件的该第二端；
其中该第一二极管的该第二端被耦合到第二电源电压线；
其中该第二二极管的该第一端被耦合到第二电源电压线；
其中该第一或第二二极管的的掺杂是从互补式金属氧化物半导体元件的源极或漏极的掺杂植入制造；
其中，该第一二极管及该第二二极管是构建在多晶硅基体上；
其中，经由施加电压到该第一和/或第二电源电压线，从而导通该第一二极管而切断了该第二二极管到一逻辑状态，或导通该第二二极管而切断了该第一二极管到另一逻辑状态，该存储元件被配置为可编程到不同的逻辑状态；
其中该存储元件的编程电压小于两倍的二极管临界电压。
14.根据权利要求13所述的磁性记忆体，其特征在于，该磁性存储元件是一磁性隧道接面，包含有多层次的铁磁或反铁磁叠的固定堆栈层，和多层次的铁磁或反铁磁叠的自由堆栈层，及在二堆栈层之间的绝缘体。
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