KR101831490B1 - 자기 터널 접합 디바이스를 위한 제조 기술 및 대응하는 디바이스 - Google Patents

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Abstract

일부 실시예들은 자기저항 랜덤 액세스 메모리(MRAM) 셀에 관한 것이다. 셀은 주변 하부 전극 부분에 의해 둘러싸인 중앙 하부 전극 부분을 갖는 하부 전극을 포함한다. 전도성 하부 전극의 단차 영역들은 중앙 하부 전극 부분과 주변 하부 전극 부분을 서로 결합시켜, 중앙 하부 전극 부분의 상위 표면이 주변 하부 전극 부분의 상위 표면에 대하여 리세스되도록 한다. 자기 터널 접합(MTJ)이 중앙 하부 전극 부분 위에 배치되고, 단차 영역들 사이에 배치되는 MTJ 외측 측벽들을 갖는다. 상부 전극이 MTJ의 상위 표면 위에 배치된다. 다른 디바이스들 및 방법들이 또한 개시된다.

Description

자기 터널 접합 디바이스를 위한 제조 기술 및 대응하는 디바이스{MANUFACTURING TECHNIQUES AND CORRESPONDING DEVICES FOR MAGNETIC TUNNEL JUNCTION DEVICES}
본 발명은 반도체 디바이스에 관한 것이다.
많은 현대의 전자 장치는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전원이 없을 때에도 그 저장된 데이터를 유지할 수 있는 반면, 휘발성 메모리는 전원 공급이 없으면 그 데이터 메모리 내용을 잃는다. 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM)는 현재의 전자 메모리에 대한 강점으로 인해, 차세대 비휘발성 전자 메모리에 대한 후보를 약속하고 있는 메모리이다. 플래시 랜덤 액세스 메모리와 같은 현재의 비휘발성 메모리에 비해, MRAM은 통상적으로 더욱 빠르고 더욱 양호한 내구성을 갖는다. 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 및 정적 랜덤 액세스 메모리(static random-access memory; SRAM)와 같은 현재 휘발성 메모리에 비해, MRAM은 통상적으로 유사한 성능 및 밀도를 갖지만, 낮은 전력 소비를 갖는다.
일부 실시예들은 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀에 관한 것이다. 셀은 주변 하부 전극 부분에 의해 둘러싸인 중앙 하부 전극 부분을 갖는 하부 전극을 포함한다. 전도성 하부 전극의 단차 영역들은 중앙 하부 전극 부분과 주변 하부 전극 부분을 서로 결합시켜, 중앙 하부 전극 부분의 상위 표면이 주변 하부 전극 부분의 상위 표면에 대하여 리세스되도록 한다. 자기 터널 접합(MTJ)이 중앙 하부 전극 부분 위에 배치되고, 단차 영역들 사이에 배치되는 MTJ 외측 측벽들을 갖는다. 상부 전극이 MTJ의 상위 표면 위에 배치된다. 다른 디바이스들 및 방법들이 또한 개시된다.
다른 실시예들은 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하기 위한 방법에 관한 것이다. 상기 방법은 반도체 기판 위에 유전체층을 형성하는 단계; 유전체층에 개구부를 형성하여, 금속층으로 개구부를 충전하는 단계; 유전체층의 상위 표면 위에 배치된 에칭 정지층을 형성하는 단계로서, 에칭 정지층은 노출된 금속 라인 또는 비아의 상위 표면의 적어도 일부분을 남기는 개구부를 나타내는(exhibit) 것인, 에칭 정지층을 형성하는 단계; 에칭 정지층 및 금속층 위에 컨포멀 하부 전극층을 형성하는 단계로서, 전도성 하부 전극층은 에칭 정지층 위에 놓인 주변 부분 및 금속 라인 또는 비아의 상위 표면으로 개구부를 통해 아래쪽으로 연장되는 중앙 부분을 포함하는 것인, 컨포멀 하부 전극층을 형성하는 단계; 및 컨포멀 전도성 하부 전극층의 중앙 부분 위에 자기 터널 접합을 형성하는 단계를 포함한다.
또 다른 실시예들은 집적 회로에 관한 것이다. 집적 회로는 반도체 기판, 및 반도체 기판 위에 배치된 상호 접속 구조물을 포함한다. 상호 접속 구조물은 교번 방식으로 서로 위에 적층된 복수의 유전체층들 및 복수의 금속층들을 포함한다. 금속층이 금속 라인을 포함하고, 금속 라인은 금속 라인에 인접한 유전체층의 상위 표면과 적어도 실질적으로 평평한 상위 표면을 갖는다. 유전체 보호층이 유전체층의 상기 상위 표면 위에 배치되고, 금속 라인의 상위 표면의 적어도 일부분 위에 개구부를 나타낸다. 전도성 하부 전극이 금속 라인과 직접 전기 접촉하기 위해서 유전체 보호층의 개구부를 통해 아래쪽으로 연장된다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시에 따라, 자기 터널 접합(magnetic tunneling junction; MTJ)을 포함하는, MRAM 셀의 일부 실시예들의 횡단면도를 나타낸다.
도 2는 MRAM 셀들을 포함하는 집적 회로의 일부 실시예들의 횡단면도를 나타낸다.
도 3은 MRAM 셀들을 포함하는 도 2의 집적 회로의 일부 실시예들의 평면도를 나타낸다.
도 4는 도 2의 집적 회로의 MRAM 셀의 확대된 횡단면도를 나타낸다.
도 5는 본 발명개시에 따라 MRAM 셀을 제조하기 위한 방법의 일부 실시예들의 흐름도를 나타낸다.
도 6 내지 도 16은 도 5의 방법에 따라, 일련의 점진적 제조 단계를 일련의 횡단면도로서 나타낸다.
본 발명개시는 본 발명개시의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
자기저항 랜덤 액세스 메모리(MRAM) 셀은 상부 전극, 하부 전극, 및 상부 전극과 하부 전극 사이에 배치된 자기 터널 접합(MTJ)을 포함한다. 종래의 MRAM 셀에서, 하부 전극은 콘택 또는 비아에 의해, 밑에 있는 금속층(예컨대, 금속 1, 금속 2, 금속 3 등)에 결합된다. 이러한 결합 콘택 또는 비아의 이용이 널리 이용되지만, 이러한 밑에 있는 콘택 또는 비아 더하기 그 위의 MRAM 셀의 전체 높이는 인접한 금속층들 사이(예컨대, 금속 2 층과 금속 3 층 사이)의 통상적인 수직 간격에 비해 크다. 이 높이를 인접한 금속층들 사이의 수직 간격과 더욱 일치시키기 위해서, 본 발명개시는 콘택 또는 비아의 이용 없이, 밑에 있는 금속층에 MRAM 셀의 하부 전극들을 직접적으로 결합시킨다. 유리하게, 그 사이에 콘택 또는 비아 없이 밑에 있는 금속층과 직접 전기 접촉하는 MRAM 셀의 하부 전극을 형성함으로써(예컨대, 종래의 콘택 또는 비아를 스퀴즈 아웃(squeeze out)함으로써), 개선된 MRAM 셀은 보다 짧은 프로파일을 갖고, 기존의 BEOL(back end of line) 금속화 기술과 더욱 호환 가능하다. 게다가, 종래의 MRAM 디바이스는 하부 전극의 상위 표면을 평탄화시키기 위해서 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 동작의 이용을 요구하였지만, 본 발명개시의 양태들은 이러한 CMP 동작의 이용을 피할 수 있다. 이러한 CMP 동작을 피하는 것은 제조를 간소화하는데 도움이 되고, 이는 제조 비용을 감소시키고, 다양한 유형의 결함을 제한하며, 수율을 개선하도록 도울 수 있다.
도 1을 참조하면, 일부 실시예들에 따라 MRAM 셀(100)의 횡단면도가 제공된다. MRAM 셀(10)은 하부 전극(102) 및 상부 전극(104)을 포함하고, 이들은 자기 터널 접합(MTJ)(106)에 의해 서로 분리된다. MTJ(106)는 하위 강자성 전극(108) 및 상위 강자성 전극(110)을 포함하고, 이들은 터널 장벽층(112)에 의해 서로 분리된다. 일부 실시예들에서, 하위 강자성 전극(108)은 변치 않는(fixed) 또는 "고정된(pinned)" 자기 방향을 가질 수 있지만, 상위 강자성 전극(110)은 가변(variable) 또는 "자유로운(free)" 자기 방향을 가질 수 있고, 이는 상이한 이진 상태와 같은, 상이한 데이터 상태를 각각 나타내는 두 개 이상의 별개의 자기 극성들 사이에서 스위칭될 수 있다. 그러나, 다른 구현예들에서, 하위 강자성 전극이 "자유로운" 자기 방향을 갖는 반면, 상위 강자성 전극(110)은 "고정된" 자기 방향을 갖도록 MTJ(106)는 수직적으로 "플립(flip)"될 수 있다.
특히, 하부 전극(102)을 밑에 있는 금속층(116)(밑에 있는 금속층(116)은 금속간 유전체(inter-metal dielectric; IMD) 층(118) 내에 배치된다)에 결합시키는 콘택 또는 비아 대신에, 하부 전극(102) 그 자체가 밑에 있는 금속층(116)과 직접 전기 접촉한다. 이러한 결합을 달성하기 위해서, 하부 전극(102)은 밑에 있는 금속층(116)에 접촉하기 위해 IMD 보호층(122)을 관통해 아래쪽으로 연장되는 중앙 하부 전극 부분(120)을 갖는다. 단차 영역(124)이 중앙 하부 전극 부분(120)을 주변 하부 전극 부분(126)에 결합시키기 위해 IMD 보호층(122)의 측벽을 따라 중앙 하부 전극 부분(120)으로부터 위쪽으로 연장되어, 중앙 하부 전극 부분의 상위 표면(120a)이 주변 하부 전극 부분의 상위 표면(126a)에 대하여 리세스되도록 한다. 중앙 하부 전극 부분(120), 단차 영역(124), 및 주변 부분(126)은 연속적이고, 매끄러운(seamless) 물질의 본체일 수 있다. 중앙 하부 전극 부분의 상위 표면(120a)은 단차 영역들(124) 사이에서 실질적으로 그리고 연속적으로 평평할 수 있고, MTJ(106)의 하위 표면은 중앙 하부 전극 부분의 상위 표면(120a) 상에 배치된다. 측벽 스페이서(128)가 주변 부분(126), 단차 영역(124), 및 선택적으로 중앙 하부 전극 부분(120)의 외측 부분의 상위 표면 위에 연속적으로 연장되고, MTJ(106) 및 상부 전극(104)의 측벽을 따라 위쪽으로 연장된다.
하부 전극(102)과 밑에 있는 금속층(116) 사이에 어떠한 비아 또는 콘택도 없기 때문에, 그리고 중앙 하부 전극 부분의 상위 표면(120a)이 리세스되기 때문에, MRAM 셀의 전체 높이(hcell)[밑에 있는 금속층의 최상면(116a)으로부터 상부 전극의 상위 표면(104a)까지 측정됨]는 이전의 방식들에 비해 감소될 수 있다. 이전의 방식들과 비교하면, 이러한 감소된 높이(hcell)는, MRAM 셀(100)을 BEOL 공정 흐름과 더욱 용이하게 호환 가능하게 만든다.
도 2는 집적 회로(200)의 일부 실시예들의 횡단면도를 나타내고, 이는 집적 회로(200)의 상호 접속 구조물(204)에 배치된 MRAM 셀들(202a, 202b)을 포함한다. 집적 회로(200)는 기판(206)을 포함한다. 기판(206)은, 예를 들어, 벌크 기판(예컨대, 벌크 실리콘 기판) 또는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판일 수 있다. 예시된 실시예는 하나 이상의 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역들(208)을 도시하고, 이는 기판(206) 내에 유전체 충전된 트렌치를 포함할 수 있다.
두 개의 워드 라인 트랜지스터들(210, 212)이 STI 영역들(208) 사이에 배치된다. 워드 라인 트랜지스터들(210, 212)은 각각 워드 라인 게이트 전극들(214, 216); 각각 워드 라인 게이트 유전체들(218, 220); 워드 라인 측벽 스페이서들(222); 및 소스/드레인 영역들(224)을 포함한다. 소스/드레인 영역들(224)은 워드 라인 게이트 전극들(214, 216)과 STI 영역들(208) 사이의 기판(206) 내에 배치되고, 게이트 유전체들(218, 220) 아래의 채널 영역의 제 2 전도성 유형과는 반대인 제 1 전도성 유형을 갖도록 각각 도핑된다. 워드 라인 게이트 전극들(214, 216)은, 예를 들어, 알루미늄, 구리, 또는 이들의 조합과 같은 금속 또는 도핑된 폴리실리콘일 수 있다. 워드 라인 게이트 유전체들(218, 220)은, 예를 들어, 실리콘 이산화물과 같은 산화물, 또는 하이-k 유전체 물질일 수 있다. 워드 라인 측벽 스페이서들(222)은, 예를 들어, SiN으로 제조될 수 있다.
상호 접속 구조물(204)은 기판(206) 위에 배치되고, 디바이스들[예컨대, 트랜지스터들(210, 212)]을 서로 결합시킨다. 상호 접속 구조물(204)은 복수의 IMD 층들(226, 228, 230) 및 복수의 금속화층들(232, 234, 236)을 포함하고, 이들은 교번 방식으로 서로 위에 적층된다. IMD 층들(226, 228, 230)은, 예를 들어, 비도핑된 실리케이트 글래스와 같은 로우-k 유전체, 또는 실리콘 이산화물과 같은 산화물, 또는 익스트림 로우-k 유전체 층으로 제조될 수 있다. 금속화층들(232, 234, 236)은 트렌치 내에 형성되고, 구리 또는 알루미늄과 같은 금속으로 제조될 수 있는 금속 라인들(238, 240, 241, 242)을 포함한다. 콘택(244)이 하부 금속화층(232)으로부터 소스/드레인 영역들(224) 및/또는 게이트 전극들(214, 216)로 연장되고, 비아들(246, 248)이 금속화층들(232, 234, 236) 사이에 연장된다. 콘택들(244) 및 비아들(246, 248)은 유전체 보호층들(250, 252)(이들은 유전체 물질로 제조될 수 있고, 제조 동안에 에칭 정지층의 역할을 할 수 있다)을 관통해 연장된다. 유전체 보호층들(250, 252)은, 예를 들어, SiC와 같은 익스트림 로우-k 유전체 물질로 제조될 수 있다. 콘택들(244) 및 비아들(246, 248)은, 예를 들어, 구리 또는 텅스텐과 같은 금속으로 제조될 수 있다.
MRAM 셀들(202a, 202b)은 개개의 데이터 상태를 저장하도록 구성되고, 이웃하는 금속층들 사이의 상호 접속 구조물(204) 내에 배치된다. MRAM 셀(202a)은 하부 전극(254) 및 상부 전극(256)을 포함하고, 이들은 전도성 물질로 제조된다. MRAM 셀(202a)은 그 상부 전극(256)과 하부 전극(254) 사이에, MTJ(258)를 포함한다. MRAM 셀(202a)은 또한 MRAM 측벽 스페이서들(260)을 포함한다. 일부 실시예들에서, 하드마스크(263)가 상부 전극(256)을 커버하고, 비아(248)가 상부 전극(256)에 저항성 있게 접촉하기 위해 하드마스크(263)를 관통해 아래쪽으로 연장된다. 그러나, 보다 일반적으로, 하드마스크(263) 및/또는 비아(248)는 존재하지 않고, 예를 들어, 금속 라인(242)은 상부 전극(256)의 상위 표면과 동일 평면에 있어 이와 직접 전기 접촉(예컨대, 상부 전극의 상위 표면에 저항성 있게 결합됨)할 수 있다(또한, 본 명세서의 도 16을 참조).
도 3은 도 2 내지 도 3에 도시된 컷어웨이 라인에 나타난 바와 같은, 도 2의 집적 회로(200)의 평면도의 일부 실시예들을 도시한다. 보여지는 바와 같이, MRAM 셀들(202a, 202b)은 일부 실시예들에서 정사각형 또는 직사각형 모양을 가질 수 있다. 그러나, 다른 실시예들에서, 많은 에칭 공정들의 실질적인 측면으로 인해, 예시된 정사각형 모양의 코너들은 둥글게 될 수 있어, 둥근 코너를 갖는 정사각형 또는 직사각형 모양을 갖거나, 원형 또는 타원형을 갖는 MRAM 셀들(202a, 202b)을 야기할 수 있다. MRAM 셀들(202a, 202b)은 각각 금속 라인들(240, 241) 위에 배치되고, 그 사이에 비아 또는 콘택 없이, 각각 금속 라인들(240, 241)과 각각 직접 전기 접속하는 하부 전극들(254)을 갖는다.
이제 도 4를 참조하면, 도 2의 MRAM 셀(202a)의 확대된 횡단면도가 제공된다. 도시된 바와 같이, MRAM 셀(202a)은 하부 전극(254) 및 상부 전극(256)을, 하부 전극(254)과 상부 전극(256) 사이에 배치된 MTJ(258)와 함께 포함한다. 중앙 하부 전극 부분(261)은 밑에 있는 금속 라인(240)과 전기 접촉을 만들기 위해 유전체 보호층(252)의 개구부를 관통해 아래쪽으로 연장된다. 중앙 하부 전극 부분(261)은 하부 전극 폭을 갖고, 이는 비아의 폭과 동일할 수 있다. 단차 영역들(262)은 중앙 하부 전극 부분으로부터 위쪽으로 연장되고, 주변 영역들(264)은 단차 영역으로부터 바깥쪽으로 연장된다. 중앙 영역은 주변 영역의 상위 표면(264a)에 대하여 리세스된 상위 표면(261a)을 갖고, MTJ(258)는 이 상위 표면(261a) 위에 배치된다. 측벽 스페이서들(260)이 주변 하부 전극 부분(264) 위에 배치된다.
예시된 실시예에서, MTJ(258)는 하위 강자성 전극(266)(고정된 자기 방향을 가질 수 있음) 및 상위 강자성 전극(268)(자유로운 자기 방향을 가질 수 있음)을 포함한다. 터널 장벽층(270)이 하위 강자성 전극(266)과 상위 강자성 전극(268) 사이에 배치되고, 캐핑층(272)이 상위 강자성 전극(268) 위에 배치된다. 하위 강자성 전극(266)은 상부 고정된 강자성층(274), 하부 고정된 강자성층(276), 및 상부 고정된 강자성층(274)과 하부 고정된 강자성층(276) 사이에 끼어있는 금속층(278)을 포함하는 합성형 반강자성(synthetic anti-ferromagnetic; SAF) 구조물일 수 있다.
일부 실시예들에서, 상위 강자성층(268)은 Fe, Co, Ni, FeCo, CoNi, CoFeB, FeB, FePt, FePd 등을 포함하고, 대략 8 옹스트롬 내지 대략 13 옹스트롬 사이의 범위에 이르는 두께를 갖는다. 일부 실시예들에서, 캐핑층(272)은 WO2, NiO, MgO, Al2O3, Ta2O5, MoO2, TiO2, GdO, Al, Mg, Ta, Ru 등을 포함한다. 일부 실시예들에서, 터널 장벽층(270)은 상위 강자성 전극(268)과 하위 강자성 전극(266) 사이에 전기적 격리를 제공하면서, 적절한 조건 하에서 터널 장벽층(270)을 통해 전자들이 여전히 터널링하도록 허용한다. 터널 장벽층(270)은, 예를 들어, 산화 마그네슘(MgO), 산화 알루미늄(예컨대, Al2O3), NiO, GdO, Ta2O5, MoO2, TiO2, WO2 등을 포함할 수 있다. 게다가, 터널 장벽층(270)은, 예를 들어, 대략 0.5-2 나노미터 두께일 수 있다.
동작 시에, 상위 강자성 전극(268)의 가변(예컨대, 자유로운) 자기 극성은 통상적으로 MTJ(258)의 저항을 측정함으로써 판독된다. 자기 터널 효과로 인해, MTJ(258)의 저항은 가변 자기 극성으로 변경된다. 게다가, 동작 시에, 가변 자기 극성은 스핀 전달 토크(spin-transfer torque; STT) 효과를 이용하여 변경 또는 토클된다. STT 효과에 따라, 하위(예컨대, 고정된) 강자성 전극(266)으로부터 상위(예컨대, 자유로운) 강자성 전극(268)으로 전자의 흐름을 유도하기 위해, 전류가 MTJ(258)를 통해 전달된다. 전자가 하위 강자성 전극(266)을 지나감에 따라, 전자의 스핀은 분극화된다. 스핀 분극화된 전자가 상위 강자성 전극(268)에 도달하면, 스핀 분극화된 전자는 가변 자기 극성에 토크를 인가하여, 상위 강자성 전극(268)의 상태를 토글시킨다. 가변 자기 극성을 판독 또는 변경하는 대안적인 방식들이 또한 가능하다. 예를 들어, 일부 대안적인 방식에서, 고정된 및/또는 자유로운 강자성 전극들(266/268)의 자기 극성은 터널 장벽층(270)과 고정된 및/또는 자유로운 강자성 전극들(266/268) 사이의 계면에 직교하여, MTJ(258)를 수직 MTJ로 만든다.
유리하게, 하부 전극(257) 그 자체가 밑에 있는 금속 라인(240)과 직접 전기 접촉하기 때문에, MRAM 셀들(202a, 202b)의 전체 높이는 이전 방식에 비해 감소될 수 있다. 이전의 방식들과 비교하면, 이러한 감소된 높이는 MRAM 셀들(202a, 202b)을 BEOL 공정 흐름들과 더욱 용이하게 호환 가능하게 만든다. 따라서, MRAM 셀들(202a, 202b)의 형성은 감소된 제조 비용으로 더욱 양호한 MRAM 동작을 제공한다.
도 5를 참조하면, 흐름도가 본 발명개시의 일부 실시예들에 따라 MRAM 셀을 갖는 반도체 구조물을 제조하기 위한 방법(500)의 일부 실시예들을 나타낸다. 예시된 방법은 제한적인 의미로 해석되는 것이 아니며, MRAM 셀을 형성하기 위한 대안적인 방법들이 또한 본 발명개시의 범위 내에 고려될 수 있다는 것이 이해될 것이다.
502에서, 상호 접속 구조물이 위에 배치된 반도체 기판이 제공된다. 상호 접속 구조물은 유전체층 및 유전체층을 통해 수평적으로 연장된 금속 라인을 포함한다.
504에서, 유전체 물질로 제조될 수 있고 에칭 정지층의 역할을 할 수 있는 유전체 보호층이 유전체층의 상위 표면 위에 형성된다. 유전체 보호층은 노출된 금속 라인의 상위 표면의 적어도 일부분을 남기는 개구부를 나타낸다.
506에서, 컨포멀 하부 전극층이 유전체 보호층 위에 형성된다. 컨포멀 하부 전극층은 금속 라인과 직접 전기 접촉하기 위해서 개구부 내에서 아래쪽으로 연장된다.
508에서, 자기 터널 접합(MTJ) 스택이 컨포멀 하부 전극층 위에 형성된다. MTJ 스택은 상위 및 하위 강자성층들을 포함할 수 있고, 이들은 터널 장벽층에 의해 이격된다. 하위 또는 상위 강자성층들 중 하나가 변치 않는 강자성 극성을 갖는 고정층이면, 하위 또는 상위 강자성층들 중 다른 하나는 가변 강자성 극성을 갖는 자유층이다.
510에서, 상부 전극층이 자기 터널 접합 스택 위에 형성된다.
512에서, 마스크층이 상부 전극층 위에 형성되어 패턴화된다. 패턴화된 마스크는 하부 전극의 중앙 부분 위에 배치된 외측 측벽을 갖는다.
514에서, 에칭이 하부 전극층의 주변 부분의 상위 표면을 노출시키기 위해 준비되어 있는 패턴화된 마스크를 이용하여 수행되고, 패턴화된 상부 전극 및 MTJ 스택이 하부 전극의 중앙 부분 위에 남는다.
516에서, 측벽 스페이서들이 주변 부분의 노출된 상위 표면 위에 형성된다.
518에서, 금속간 유전체(IMD) 층이 측벽 스페이서들 위에 형성된다.
520에서, IMD 층은 에치백되고, 상위 금속층은 상부 전극 위에 형성된다. 상위 금속층이 형성됨에 따라, 상부 전극과 전기 접촉한다.
유리하게, 방법(500)은 하부 전극 상에 CMP 동작의 이용을 요구하지 않기 때문에 감소된 수의 처리 단계를 포함한다. 상기 기술된 방법은 또한 전체 MRAM 셀이 감소된 두께를 갖는 것을 돕고, 이는 단순하고 비용 효과적인 구조물을 촉진한다.
개시된 방법들[예컨대, 흐름도(500)에 의해 기술된 방법, 도 6 내지 도 16에 도시된 방법, 및 비예시된 방법들]은 일련의 행동 또는 이벤트로서 본 명세서에 예시 및/또는 기술되었지만, 이러한 행동 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되는 것이 아님을 이해할 것이다. 예를 들어, 일부 행동들은 상이한 순서로 발생 및/또는 본 명세서에 예시 및/또는 기술된 것 이외의 다른 행동 또는 이벤트와 함께 동시에 발생할 수 있다. 게다가, 모든 예시된 행동들이 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하는데 요구되는 것은 아니며, 본 명세서에 도시된 행동들 중 하나 이상이 하나 이상의 별개의 행동들 및/또는 단계에서 수행될 수 있다.
도 6 내지 도 16을 참조하면, 다양한 제조 단계에서의 MRAM 셀을 갖는 반도체 구조물의 일부 실시예들의 횡단면도들이 도 5의 방법과 일치하는 일례를 나타내기 위해 제공된다. 도 6 내지 도 16이 도 5의 방법에 관하여 기술되었지만, 도 6 내지 도 16에 개시된 구조물들은 이 방법으로 제한되는 것이 아니라, 대신에 그 방법에 독립한 구조물로서 분리될 수도 있다는 것이 이해될 것이다. 유사하게, 도 5의 방법이 도 6 내지 도 16에 관하여 기술되었지만, 도 5의 방법은 도 6 내지 도 16에 개시된 구조물로 제한되는 것이 아니라, 대신에 도 6 내지 도 16에 개시된 구조물에 독립하여 분리 및/또는 다른 구조물을 이용할 수 있다는 것이 이해될 것이다.
도 6은 도 5의 행동(502)에 대응하는 일부 실시예들의 횡단면도(600)를 나타낸다.
도 6에서, 상호 접속 구조물(204)이 위에 배치된 기판(206)이 제공된다. 상호 접속 구조물(204)은 IMD 층(228) 및 IMD 층(228)을 통해 수평적으로 연장되는 금속 라인(240)을 포함한다. IMD 층(228)은 실리콘 이산화물과 같은 산화물, 로우-k 유전체 물질, 또는 익스트림 로우-k 유전체 물질일 수 있다. 금속 라인(240)은 알루미늄, 구리, 또는 이들의 조합과 같은 금속으로 제조될 수 있다. 일부 실시예들에서, 기판(206)은 벌크 실리콘 기판 또는 반도체 온 인슐레이터(SOI) 기판(예컨대, 실리콘 온 인술레이터 기판)일 수 있다. 또한, 기판(206)은, 예를 들어, 이진 반도체 기판(예컨대, GaAs), 삼차 반도체 기판(예컨대, AlGaAs), 또는 고차 반도체 기판일 수 있다. 많은 경우에, 기판(206)은 방법(500) 동안에 반도체 웨이퍼로서 나타나고, 예를 들어, 1 인치 (25mm); 2 인치 (51 mm); 3 인치 (76 mm); 4 인치 (100 mm); 5 인치 (130 mm) 또는 125 mm (4.9 인치); 150 mm (5.9 인치, 보통 "6 인치"로서 언급됨); 200 mm (7.9 인치, 보통 "8 인치"로서 언급됨); 300 mm (11.8 인치, 보통 "12 인치"로서 언급됨); 450 mm (17.7 인치, 보통 "18 인치"로서 언급됨)의 직경을 가질 수 있다. 처리가 완료된 이후에, 예를 들어, MRAM 셀들이 형성된 이후에, 이러한 웨이퍼는 선택적으로 다른 웨이퍼들 또는 다이와 함께 적층될 수 있고, 그런 다음, 개별 IC들에 대응하는 개별 다이로 개별화(singulate)된다.
도 7은 도 5의 행동(504)에 대응하는 일부 실시예들의 횡단면도(700)를 나타낸다.
도 7에서, 유전체 보호층이 IMD 층(228) 위에 그리고 금속 라인(240) 위에 형성된다. 유전체 보호층이 형성된 이후에, 그런 다음, 포토레지스트 마스크와 같은 제 1 마스크(702)가 유전체 보호층 위에 형성된다. 그런 다음, 제 1 에칭(704)이 패턴화된 유전체 보호층(252)을 형성하기 위해 준비가 되어 있는 제 1 마스크(702)를 이용하여 수행된다. 유전체 보호층(252)은 산화물 또는 ELK 유전체와 같은 유전체 물질로 제조되고, 에칭 정지층의 역할을 한다. 일부 실시예들에서, 유전체 보호층(252)은 대략 200 옹스트롬의 두께를 갖는 SiC를 포함한다. 준비가 되어 있는 제 1 마스크(702)를 갖는 유전체 보호층(252)에 습식 에천트 또는 플라즈마 에천트가 도포되는 경우에 제 1 에칭은 수행될 수 있고, 개구부(706)를 형성한다. 개구부(706)는 상호 접속 구조물(204)의 비아[예컨대, 도 2의 비아(246)]의 폭에 대응하는, 폭(w)을 가질 수 있다. 제 1 마스크(702)는 에칭 이후에 제거될 수 있다.
도 8은 도 5의 행동(506)에 대응하는 일부 실시예들의 횡단면도(800)를 나타낸다.
도 8에서, 하부 전극층(254')이 유전체 보호층(252) 위에 형성되며, 금속 라인(240)과 직접 전기 접촉하기 위해 개구부(706) 내에서 아래쪽으로 연장된다. 하부 전극층(254')은 연속적인 전도체일 수 있는 컨포멀층이다. 하부 전극층(254')은, 예를 들어, 티타늄 질화물, 탄탈룸 질화물, 티타늄, 탄탈룸, 또는 앞서 말한 것들 중 하나 이상의 조합과 같은, 전도성 물질일 수 있다. 게다가, 일부 실시예들에서, 하부 전극층(254')은, 예를 들어, 대략 10-100 나노미터 두께일 수 있다.
도 9는 도 5의 행동들(508, 510 및 512)에 대응하는 일부 실시예들의 횡단면도(900)를 나타낸다.
도 9에서, 자기 터널 접합(MTJ) 스택(258')이 하부 전극층(254')의 상위 표면 위에 형성되고, 캐핑층(272')이 MTJ 스택(258') 위에 형성되며, 상부 전극층(256')이 캐핑층(272') 위에 형성된다. MTJ 스택(258')은 하위 강자성층(266'), 터널 장벽층(270'), 및 상위 강자성층(268')을 포함한다. 일부 실시예들에서, 하위 강자성층(266')은 고정된 자기 극성을 갖고, 하위 및 상위 강자성 전극층들(276',274')을 각각 포함하며, 금속층(278')이 이들 사이에 배치된다. 이러한 실시예들에서, 상위 강자성층(268')은 적어도 두 개의 자기 극성들 사이에서 스위칭하도록 구성될 수 있다. 일부 실시예들에서, 하위 강자성층(266')은 대략 8 옹스트롬 내지 대략 13 옹스트롬 사이의 범위에 이르는 두께를 갖는 FePt 또는 CoFeB를 포함하고, 상위 강자성층(268')은 Co, Ni 또는 Ru의 단일층 또는 다수의 층들을 포함한다. 상부 전극층(256')은, 예를 들어, 티타늄 질화물, 탄탈룸 질화물, 티타늄, 탄탈룸, 또는 앞서 말한 것들 중 하나 이상의 조합과 같은, 전도성 물질일 수 있다. 게다가, 상부 전극층(256')은, 예를 들어, 대략 10-100 나노미터 두께일 수 있다. 마스크(902)가 상부 전극층(256')의 상위 표면 위에 배치된다. 일부 실시예들에서, 마스크(902)는 포토레지스트 마스크이지만, 질화물 마스크와 같은 하드 마스크일 수도 있다.
도 10 및 도 11은 도 5의 행동(514)에 대응하는 일부 실시예들의 횡단면도(1000, 1100)를 나타낸다.
도 10에 예시된 바와 같이, 준비가 되어 있는 마스크(902)를 이용하여, 제 2 에칭(1002)이 수행된다. 제 2 에칭(1002)은 마스크(902)에 의해 커버되지 않는, 상부 전극층(256'), 캐핑층(272'), 및 MTJ 스택(258')의 영역들을 통해 진행한다. 일부 실시예들에서, 제 2 에칭(1002)은, 미리 결정된 시간 기간 동안 습식 에천트 또는 플라즈마 에천트를 도포하는 것을 포함하고, 도 11의 구조물을 야기한다. 따라서, 제 2 에칭(1002)은 마스크(902)에 의해 커버되지 않은 MTJ 스택의 일부분을 제거하고, 하부 전극층(254') 상에서 정지한다.
도 12 및 도 13은 도 5의 행동(516)에 대응하는 일부 실시예들의 횡단면도(1200, 1300)를 나타낸다.
도 12에 예시된 바와 같이, 측벽 스페이서층(260')이 구조물 위에 형성되고, 캐핑층(272), 상부 전극(256), 및 MTJ(258)의 상위 표면들 및 측벽들을 라이닝한다. 일부 실시예들에서, 측벽 스페이서층(260')은 임의의 적합한 퇴적 기술에 의해 형성될 수 있고, 통상적으로 컨포멀하게 형성된다. 게다가, 측벽 스페이서층(260')은, 예를 들어, 실리콘 질화물, 실리콘 탄화물, 또는 앞서 말한 것들 중 하나 이상의 조합으로 형성될 수 있다. 더욱이, 측벽 스페이서층(260')은, 예를 들어, 대략 500 옹스트롬의 두께로 형성될 수 있다.
도 13에서, 측벽 스페이서층(260')을 에치백하여 측벽 스페이서층(260')의 측방향 트렌치들을 제거하기 위해 제 3 에칭(1302)이 측벽 스페이서층(260')에 수행되어, 이에 의해 측벽 스페이서(260)를 형성한다. 제 3 에칭(1302)은 또한 하부 전극(254)을 형성하기 위해 하부 전극층(254')의 측방향 트렌치들을 제거한다. 일부 실시예들에서, 제 3 에칭(1302)을 수행하기 위한 공정은 측벽 스페이서층(260') 및 하부 전극층(254')의 두께를 통해 에칭하기에 충분한 미리 결정된 시간 기간 동안 측벽 스페이서층(260')을 에천트에 노출시키는 단계를 포함한다. 통상적으로, 에천트는 유전체 보호층(252)에 비해, 측벽 스페이서층(260') 및 하부 전극층(254')에 우선한다. 일부 실시예들에서, 측벽 스페이서(260)의 상위 외측 코너는 도 13의 예시에 비해, 다소 직각으로 되거나 또는 둥글게 될 수 있다.
도 14 및 도 15는 도 5의 행동(518)에 대응하는 일부 실시예들의 횡단면도(1400, 1500)를 나타낸다.
도 14에 예시된 바와 같이, IMD 층(230')이 구조물 위에 형성된다. 일부 실시예들에서, IMD 층(230')은 임의의 적합한 퇴적 기술에 의해 형성될 수 있고, 통상적으로 컨포멀하게 형성된다. 게다가, IMD 층(230')은, 예를 들어, 대략 2650 옹스트롬의 두께로, 로우-k 유전체층 또는 ELK 유전체층으로 형성될 수 있다. ELK 유전체층이 이용되면, 공극률을 증가시키고, k 값을 낮추며, 기계적 강도를 개선시키기 위해 ELK 유전체층을 퇴적시킨 이후에, 경화 공정이 통상적으로 이어진다.
도 15에서, IMD 층(230)은 IMD 층(230)의 상위 표면을 실질적으로 평탄화시키기 위해 에치백되었다. 일부 실시예들에서, 이러한 에치백은 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 대신에 습식 또는 건식 에칭에 의해 달성된다. 게다가, 일부 실시예들에서, 이러한 에치백은 MRAM 영역 위의 IMD를 평탄화시키는데 이용되는 하나의 에칭 및 웨이퍼 또는 IC 상의 로직 영역 위의 IMD를 평탄화시키기 위한 다른 에칭으로 분할될 수 있다.
도 16은 도 5의 행동(520)에 대응하는 일부 실시예들의 횡단면도(1600)를 나타낸다.
도 16에서, 상위 금속화층(236)이 상부 전극(256)의 평면의 상부 표면 위에 형성된다. 상위 금속화층(236)은 금속 라인 또는 비아일 수 있고, 상부 전극(256)의 전체 표면 영역에 인접할 수 있어, 이에 의해, MRAM 셀(202a)에 전기 접속(예컨대, 옴의 접속)을 제공할 수 있다. 일부 실시에들에서, 상위 금속화층(236)은 구리, 알루미늄, 텅스텐, 또는 이들의 조합을 포함한다.
이러한 서면으로 된 설명에서는 물론, 아래의 특허청구범위에서, 용어 "제 1", "제 2", "제 3" 등은 하나의 도면 또는 일련의 도면들의 상이한 요소들을 구별하기 위해 설명의 용이함을 위해 이용되는 단지 일반적인 식별자인 것이 이해될 것이다. 그것들 자체에서, 이러한 용어들은 이러한 요소들에 대한 임의의 시간적 순서 또는 구조적 근접성을 의미하지 않으며, 상이한 예시된 실시예들 및/또는 비예시된 실시예들의 대응하는 요소들의 설명인 것이 아니다. 예를 들어, 제 1 도면과 관련되어 기술된 "제 1 유전체층"은 다른 도면과 관련되어 기술된 "제 1 유전체층"에 반드시 대응하는 것은 아닐 수 있고, 비예시된 실시예의 "제 1 유전체층"에 반드시 대응하는 것은 아닐 수 있다.
따라서, 상기의 사실에서 알 수 있는 바와 같이, 일부 실시예들은 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀에 관한 것이다. 셀은 주변 하부 전극 부분에 의해 둘러싸인 중앙 하부 전극 부분을 갖는 하부 전극을 포함한다. 전도성 하부 전극의 단차 영역들은 중앙 하부 전극 부분과 주변 하부 전극 부분을 서로 결합시켜, 중앙 하부 전극 부분의 상위 표면이 주변 하부 전극 부분의 상위 표면에 대하여 리세스되도록 한다. 자기 터널 접합(MTJ)이 중앙 하부 전극 부분 위에 배치되고, 단차 영역들 사이에 배치되는 MTJ 외측 측벽들을 갖는다. 상부 전극이 MTJ의 상위 표면 위에 배치된다. 다른 디바이스들 및 방법들이 또한 개시된다.
다른 실시예들은 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하기 위한 방법에 관한 것이다. 상기 방법은 반도체 기판 위에 유전체층을 형성하는 단계; 유전체층에 개구부를 형성하여, 금속층으로 개구부를 충전하는 단계; 유전체층의 상위 표면 위에 배치된 에칭 정지층을 형성하는 단계로서, 에칭 정지층은 노출된 금속 라인 또는 비아의 상위 표면의 적어도 일부분을 남기는 개구부를 나타내는 것인, 에칭 정지층을 형성하는 단계; 에칭 정지층 및 금속층 위에 컨포멀 하부 전극층을 형성하는 단계로서, 전도성 하부 전극층은 에칭 정지층 위에 놓인 주변 부분 및 금속 라인 또는 비아의 상위 표면으로 개구부를 통해 아래쪽으로 연장되는 중앙 부분을 포함하는 것인, 컨포멀 하부 전극층을 형성하는 단계; 및 컨포멀 전도성 하부 전극층의 중앙 부분 위에 자기 터널 접합을 형성하는 단계를 포함한다.
또 다른 실시예들은 집적 회로에 관한 것이다. 집적 회로는 반도체 기판, 및 반도체 기판 위에 배치된 상호 접속 구조물을 포함한다. 상호 접속 구조물은 교번 방식으로 서로 위에 적층된 복수의 유전체층들 및 복수의 금속층들을 포함한다. 금속층이 금속 라인을 포함하고, 금속 라인은 금속 라인에 인접한 유전체층의 상위 표면과 적어도 실질적으로 평평한 상위 표면을 갖는다. 유전체 보호층이 유전체층의 상기 상위 표면 위에 배치되고, 금속 라인의 상위 표면의 적어도 일부분 위에 개구부를 나타낸다. 전도성 하부 전극이 금속 라인과 직접 전기 접촉하기 위해서 유전체 보호층의 개구부를 통해 아래쪽으로 연장된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀에 있어서,
    주변 하부 전극 부분에 의해 둘러싸인 중앙 하부 전극 부분을 갖는 하부 전극으로서, 상기 하부 전극의 단차 영역들은 상기 중앙 하부 전극 부분과 상기 주변 하부 전극 부분을 서로 결합시켜, 상기 중앙 하부 전극 부분의 상위 표면이 상기 주변 하부 전극 부분의 상위 표면에 대하여 리세스되도록 하는 것인, 하부 전극;
    상기 중앙 하부 전극 부분 위에 배치되고, 상기 단차 영역들 사이에 배치되는 자기 터널 접합(magnetic tunneling junction; MTJ) 외측 측벽들을 갖는 MTJ;
    상기 MTJ의 상위 표면 위에 배치된 상부 전극; 및
    상기 MTJ 외측 측벽들에 접촉하고, 상기 MTJ 외측 측벽들을 따라 컨포멀(conformal)하게 배치되는, 측벽 스페이서들을 포함하고,
    상기 MTJ는,
    상기 중앙 하부 전극 부분 위에 배치된 하위 강자성 전극;
    상기 하위 강자성 전극 위에 배치된 터널 장벽층; 및
    상기 터널 장벽층 위에 배치된 상위 강자성 전극을 포함하고,
    상기 하위 강자성 전극은, 상부 고정된 강자성층, 하부 고정된 강자성층 및 금속 층을 포함하는 합성형 반강자성(synthetic anti-ferromagnetic; SAF) 구조물을 포함하는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  2. 제 1 항에 있어서, 상기 MRAM 셀은 집적 회로의 전기적 상호 접속 구조물 위에 또는 상기 전기적 상호 접속 구조물 내에 배치되고, 상기 전기적 상호 접속 구조물은 금속 라인을 포함하며, 상기 금속 라인은 상기 하부 전극에 상기 금속 라인을 결합시키는 비아 또는 콘택 없이, 상기 하부 전극과 직접 전기 접촉하는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  3. 제 1 항에 있어서, 상기 중앙 하부 전극 부분, 단차 영역들, 및 주변 하부 전극 부분은 연속적인 매끄러운(seamless) 본체인 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  4. 제 1 항에 있어서, 상기 하부 전극은 티타늄 질화물, 탄탈룸 질화물, 티타늄, 탄탈룸, 또는 이들의 조합으로 제조되는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  5. 제 1 항에 있어서, 상기 중앙 하부 전극 부분은 상기 단차 영역들 사이에 연속적으로 평평한 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  6. 제 1 항에 있어서,
    상기 하위 및 상위 강자성 전극들 중 하나는 고정된 자기 방향을 갖고, 상기 하위 및 상위 강자성 전극들 중 다른 하나는 가변 자기 방향을 갖는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  7. 제 1 항에 있어서,
    상기 측벽 스페이서들은, 상기 단차 영역들의 상위 표면들 및 상기 주변 하부 전극 부분의 상위 표면을 커버하는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  8. 제 1 항에 있어서,
    상기 주변 하부 전극 부분 아래에 배치된 유전체 보호층을 더 포함하고,
    상기 하부 전극의 상기 단차 영역들은 상기 중앙 하부 전극 부분으로 상기 유전체 보호층의 내부 측벽들을 따라 아래쪽으로 연장되는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  9. 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하기 위한 방법에 있어서,
    반도체 기판 위에 유전체층을 형성하는 단계;
    상기 유전체층에 개구부를 형성하여, 금속 라인을 구축하기 위해 금속층으로 상기 개구부를 충전하는 단계;
    상기 유전체층의 상위 표면 위에 배치된 에칭 정지층을 형성하는 단계로서, 상기 에칭 정지층은 노출된 금속 라인의 상위 표면의 적어도 일부분을 남기는 개구부를 나타내는(exhibit) 것인, 에칭 정지층을 형성하는 단계;
    상기 에칭 정지층 및 상기 금속층 위에 컨포멀 하부 전극층을 형성하는 단계로서, 상기 컨포멀 하부 전극층은 상기 에칭 정지층 위에 놓인 주변 부분 및 상기 금속 라인 또는 비아의 상위 표면으로 상기 개구부를 통해 아래쪽으로 연장되는 중앙 부분을 포함하는 것인, 컨포멀 하부 전극층을 형성하는 단계;
    상기 컨포멀 하부 전극층의 중앙 부분 위에 자기 터널 접합(MTJ)을 형성하는 단계; 및
    상기 MTJ 외측 측벽들에 접촉하고, 상기 MTJ 외측 측벽들을 따라 컨포멀(conformal)하게 배치되는, 측벽 스페이서들을 형성하는 단계를 포함하고,
    상기 MTJ는,
    상기 중앙 하부 전극 부분 위에 배치된 하위 강자성 전극;
    상기 하위 강자성 전극 위에 배치된 터널 장벽층; 및
    상기 터널 장벽층 위에 배치된 상위 강자성 전극을 포함하고,
    상기 하위 강자성 전극은, 상부 고정된 강자성층, 하부 고정된 강자성층 및 금속 층을 포함하는 합성형 반강자성(synthetic anti-ferromagnetic; SAF) 구조물을 포함하는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하기 위한 방법.
  10. 집적 회로에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 배치되고, 교번 방식으로 서로 위에 적층된 복수의 유전체층들 및 복수의 금속층들을 포함하는 상호 접속 구조물로서, 금속층은 금속 라인을 포함하고, 상기 금속 라인은 상기 금속 라인에 인접한 유전체층의 상위 표면과 적어도 평평한 상위 표면을 갖는 것인, 상호 접속 구조물;
    상기 유전체층의 상기 상위 표면 위에 배치되고, 상기 금속 라인의 상기 상위 표면의 적어도 일부분 위에 개구부를 나타내는(exhibit) 유전체 보호층; 및
    랜덤 액세스 메모리(MRAM) 셀을 포함하고,
    상기 MRAM 셀은,
    상기 금속 라인과 직접 전기 접촉하기 위해서 상기 유전체 보호층의 상기 개구부를 통해 아래쪽으로 연장되는 하부 전극;
    자기 터널 접합(magnetic tunneling junction; MTJ) 외측 측벽들을 갖는 MTJ;
    상기 MTJ의 상위 표면 위에 배치된 상부 전극; 및
    상기 MTJ 외측 측벽들에 접촉하고, 상기 MTJ 외측 측벽들을 따라 컨포멀(conformal)하게 배치되는, 측벽 스페이서들을 포함하고,
    상기 MTJ는,
    상기 하부 전극 위에 배치된 하위 강자성 전극;
    상기 하위 강자성 전극 위에 배치된 터널 장벽층; 및
    상기 터널 장벽층 위에 배치된 상위 강자성 전극을 포함하고,
    상기 하위 강자성 전극은, 상부 고정된 강자성층, 하부 고정된 강자성층 및 금속 층을 포함하는 합성형 반강자성(synthetic anti-ferromagnetic; SAF) 구조물을 포함하는 것인, 집적 회로.
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