TW201705465A - 積體電路、磁阻式隨機存取記憶體（ｍｒａｍ）元件及其製造方法 - Google Patents

積體電路、磁阻式隨機存取記憶體（ｍｒａｍ）元件及其製造方法 Download PDF

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Abstract

本揭露提供關於磁阻式隨機存取記憶體(MRAM)元件的一些實施例。此元件包括底部電極，其具有被外圍底部電極部分包圍的中央底部電極部分。導電底部電極的台階區將中央底部電極部分與外圍底部電極部分互相連接，使得中央底部電極部分的上表面相對凹陷於外圍底部電極部分的上表面。磁性穿隧接面(MTJ)，其具有設置於中央底部電極部分上方並排列於台階區之間的MTJ外側壁。設置於MTJ上表面上方的頂部電極。本揭露提供亦提供其它裝置及方法。

Description

積體電路、磁阻式隨機存取記憶體(MRAM)元件及其製造方法
本揭露係關於積體電路、磁阻式隨機存取記憶體(MRAM)元件及其製造方法
許多現代的電子裝置具有電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在電源中斷的情況下保留其儲存的數據，然而揮發性記憶體在電源中斷時會損失其數據儲存器的內容。由於磁阻式隨機存取記憶體(Magnetoresistive random-access memory,MRAM)具有超越目前電子記憶體的優勢，其成為下一代具有前景的非揮發性電子記憶體之一。相較於目前諸如動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)的揮發性記憶體，MRAM除了具有與其相似的性能及密度之外，更具有較低的功率消耗量。
本揭露提供關於磁阻式隨機存取記憶體(MRAM)元件的一些實施例。此元件包括底部電極，其具有被外圍底部電極部分包圍的中央底部電極部分。導電底部電極的台階區將 中央底部電極部分與外圍底部電極部分互相連接，使得中央底部電極部分的上表面相對凹陷於外圍底部電極部分的上表面。磁性穿隧接面(MTJ)，其具有設置於中央底部電極部分上方並排列於台階區之間的MTJ外側壁。設置於MTJ上表面上方的頂部電極。亦揭露其它裝置及方法。
其它實施例係關於磁阻式隨機存取記憶體(MRAM)元件的製造方法。此方法包括：形成介電層於半導體基底上方；形成開口於介電層中，並以金屬層填滿開口；形成設置於介電層的上表面上方之蝕刻停止層，其中蝕刻停止層具有開口，其露出至少部分的金屬導線或介層窗之上表面；形成共形底部電極層於蝕刻停止層及金屬層上方，其中導電底部電極層包括覆蓋在蝕刻停止層上的外圍部分，及向下延伸穿過該開口至金屬導線或介電窗上表面的中央部分；以及形成磁性穿隧接面於共形導電底部電極層的中央部分上方。
仍有其它實施例係關於積體電路。此積體電路包括半導體基底及設置於半導體基底上方的互連結構。互連結構包括多個介電層及多個金屬層以交替的方式堆疊在彼此上方。金屬層包括具有上表面的金屬導線，其基本上至少與鄰近於金屬導線的介電層之上表面共平面。介電保護層設置於介電層的上表面上方，並具有開口於至少部分的金屬導線之上表面上方；以及底部電極向下延伸穿過介電保護層中的開口，以直接電性接觸金屬導線。
100‧‧‧MRAM元件
102‧‧‧底部電極
104‧‧‧頂部電極
104a‧‧‧頂部電極的上表面
106‧‧‧磁性穿隧接面(MTJ)
108‧‧‧下鐵磁電極
110‧‧‧上鐵磁電極
112‧‧‧穿隧阻障層
116‧‧‧底層金屬層
118‧‧‧金屬間介電(IMD)層
120‧‧‧中央底部電極部分
120a‧‧‧中央部分的上表面
122‧‧‧IMD-保護層
124‧‧‧台階區
126‧‧‧外圍底部電極部分
126a‧‧‧外圍部分的上表面
128‧‧‧側壁間隔物
200‧‧‧積體電路
202a‧‧‧MRAM元件
202b‧‧‧MRAM元件
204‧‧‧互連結構
206‧‧‧基底
208‧‧‧淺溝槽隔離(STI)區
210‧‧‧字元線電晶體
212‧‧‧字元線電晶體
214‧‧‧字線閘電極
216‧‧‧字線閘電極
218‧‧‧字線閘電極
220‧‧‧字線閘電極
220‧‧‧字線閘電極
224‧‧‧源極/汲極區
226‧‧‧IMD層
228‧‧‧IMD層
230‧‧‧IMD層
230’‧‧‧IMD層
232‧‧‧金屬化層
234‧‧‧金屬化層
236‧‧‧金屬化層
238‧‧‧金屬導線
240‧‧‧金屬導線
241‧‧‧金屬導線
242‧‧‧金屬導線
244‧‧‧接觸窗
246‧‧‧介層窗
248‧‧‧介層窗
250‧‧‧介電保護層
252‧‧‧介電保護層
254‧‧‧底部電極
254'‧‧‧底部電極層
256‧‧‧頂部電極
256'‧‧‧頂部電極層
258‧‧‧磁性穿隧接面(MTJ)
258'‧‧‧磁性穿隧接面(MTJ)堆疊
260‧‧‧側壁間隔物
260’‧‧‧側壁間隔物層
261‧‧‧底部電極的中央部分
261a‧‧‧中央部分的上表面
262‧‧‧台階區
264‧‧‧外圍部分
264a‧‧‧外圍部分的上表面
266‧‧‧下鐵磁電極
266'‧‧‧下鐵磁層
268‧‧‧上鐵磁電極
268'‧‧‧上鐵磁層
270‧‧‧穿隧阻障層
270’‧‧‧穿隧阻障層
272‧‧‧覆蓋層
272'‧‧‧覆蓋層
274‧‧‧頂部固定鐵磁層
274’‧‧‧上鐵磁電極層
276‧‧‧底部固定鐵磁層
276’‧‧‧下鐵磁電極層
278‧‧‧金屬層
278’‧‧‧金屬層
500‧‧‧半導體結構的製造方法
502-520‧‧‧方法500的步驟
600‧‧‧剖面圖
700‧‧‧剖面圖
702‧‧‧第一罩幕
704‧‧‧第一蝕刻
706‧‧‧開口
800‧‧‧剖面圖
900‧‧‧剖面圖
902‧‧‧罩幕
1000‧‧‧剖面圖
1002‧‧‧第二蝕刻
1100‧‧‧剖面圖
1200‧‧‧剖面圖
1300‧‧‧剖面圖
1302‧‧‧第三蝕刻
1400‧‧‧剖面圖
1500‧‧‧剖面圖
1600‧‧‧剖面圖
以下將配合所附圖式詳述本揭露之實施例，應注 意的是，依照工業上的標準實施，以下圖示並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本揭露的特徵。而在說明書及圖式中，除了特別說明外，同樣或類似的元件將以類似的符號表示。
第1圖顯示本揭露一些實施例中，具有磁性穿隧接面(MTJ)的MRAM元件之剖面圖。
第2圖顯示在一些實施例中，具有MRAM元件的積體電路之剖面圖。
第3圖顯示在一些實施例中，第2圖所示之具有MRAM元件的積體電路之上視圖。
第4圖顯示第2圖所示之積體電路的MRAM元件之放大剖面圖。
第5圖顯示本揭露一些實施例中，MRAM元件的製造方法之流程圖。
第6-16圖係根據第5圖方法的一系列剖面圖，顯示了一系列漸進的製造步驟。
以下提供許多不同的實施方法或是例子來實行各種實施例之不同特徵。以下描述具體的元件及其排列的例子以闡述本揭露。當然這些僅是例子且不該以此限定本揭露的範圍。例如，在描述中提及第一個元件形成一第二個元件上時，其可以包括第一個元件與第二個元件直接接觸的實施例，也可以包括有其他元件形成於第一個與第二個元件之間的實施例，其中第一個元件與第二個元件並未直接接觸。此外，在不 同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關的用詞，像是“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些關係詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間關係詞包括使用中或操作中的裝置之不同方位，以及圖示中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
磁阻式隨機存取記憶體包括上部及下部電極，且磁性穿隧接面(MTJ)設置在上部及下部電極之間。在傳統的磁阻式隨機存取記憶體中，下部電極透過接觸窗(contact)及介層窗(via)連接至底層金屬層(例如：金屬1、金屬2及金屬3等等)。儘管廣泛地採用接觸窗及介層窗，但底層接觸窗及介層窗的總高度加上其上方的MRAM元件會大於相鄰金屬層之間的一般垂直距離(例如：金屬2層及金屬3層之間)。為了使高度更符合相鄰金屬層之間的垂直距離，本揭露將MRAM元件的下部電極直接連接至底層金屬層，而不使用接觸窗及介層窗。有利的是，藉由形成MRAM元件的下部電極直接接觸底層金屬層而無接觸窗及介層窗介於其間(例如：藉由”擠出”傳統的接觸窗及介層窗)，可使改進的MRAM元件具有較短的輪廓，且更能相容於現有的後段(back end of line,BEOL)金屬化技術。然而，傳統的MRAM裝置需要使用化學機械研磨(CMP)操作以平坦化 底部電極的上表面，而本揭露能夠避免使用CMP操作。避免CMP操作有助於流線化製造程序，其能幫助降低製造費用、限制各種型態的缺陷及提高產率。
請參照第1圖，其提供在一些實施例中，MRAM元件100的剖面圖。MRAM元件100包括底部電極102及頂部電極104，其透過磁性穿隧接面(MTJ)106彼此分離。MTJ106包括下鐵磁電極108及上鐵磁電極110，其透過穿隧阻障層(tunneling barrier layer)112彼此分離。在一些實施例中，下鐵磁電極108可具有固定或”釘住(pinned)”的磁性取向，而上鐵磁電極110具有可變或”自由”的磁性取向，其可於兩種或多種不同的磁極性之間交換，每種磁極性表示諸如不同二元狀態的不同數據狀態。然而，在其它的實施例中，MTJ106可為垂直”翻轉”，使得下鐵磁電極具有”自由的”磁性取向，而上鐵磁電極110具有”釘住的”磁性取向。
值得注意的是，底部電極102係本身直接電性接觸底層金屬層116，而非透過接觸窗或介層窗連接(底層金屬層116設置於金屬間介電(IMD)層118之內)。為了達到此連接方式，底部電極102具有中央底部電極部分120，其向下延伸通過IMD-保護層122以接觸底層金屬層116。台階區124從中央底部電極部分120向上延伸，並沿著IMD-保護層122的側壁以連接中央底部電極部分120至外圍底部電極部分126，使得中央部分的上表面120a相對凹陷於外圍部分的上表面126a。中央底部電極部分120、台階區124及外圍底部電極部分126可為連續的無縫體。中央部分的上表面120a於台階區124之間基本上為連續的 平面，且MTJ106的下表面設置於中央部分的上表面120a上方。側壁間隔物128連續地延伸至外圍部分的上表面126a、台階區124及可選之中央底部電極部分120的外部，並沿著MTJ106的側壁及頂部電極104向上延伸。
由於沒有接觸窗及介層窗介於底部電極102及底層金屬層116之間且中央部分的上表面120a凹陷，因此相較於之前的方法，可減少MRAM元件的總高度hcell(從底層金屬層的最上表面116a量測至頂部電極的上表面104a)。相較於之前的方法，減少的高度hcell使MRAM元件100更易於與BEOL製程流程相容。
第2圖顯示在一些實施例中，積體電路200的剖面圖，其包括MRAM元件202a、202b設置於積體電路200的互連結構204之中。積體電路200包括基底206。例如，基底206可為塊狀基底(例如；塊狀矽基底)或絕緣體上半導體(SOI)基底。此實施例描述一或多個淺溝槽隔離(STI)區208，其可包括介電填充溝槽於基底206之中。
設置兩個字元線電晶體(word line transistor)210、212於STI區208之間。字元線電晶體210、212分別包括字線閘電極214、216；字線閘電極218、220；字線側壁間隔物222；及源極/汲極區224。源極/汲極區224設置在介於字線閘電極214、216與STI區208之間的基底206之中，且摻雜使其具有第一導電型態，其相反於字線閘電極218、220下方通道區之第二導電型態。例如，字線閘電極214、216可為摻雜的多晶矽或諸如鋁、銅或其組合的金屬。例如，字線閘電極218、220可為諸 如二氧化矽的氧化物或高k介電材料。例如，字線側壁間隔物222可由SiN所構成。
互連結構204設置在基底206上方且連接裝置(例如：電晶體210、212)至另一裝置。互連結構204包括多個IMD層226、228、230，及多個交替地層疊在彼此上方的金屬化層232、234、236。例如，IMD層226、228、230可由諸如未摻雜的矽酸鹽玻璃之低k介電質、諸如二氧化矽的氧化物或極低k(extreme low-k)介電層所構成。金屬化層232、234、236包括金屬導線238、240、241、242形成於溝槽之中，其可由諸如鋁或銅的金屬所構成。接觸窗244從底部金屬化層232延伸至源極/汲極區224及/或閘電極214、216；且介層窗246、248在金屬化層232、234、236之間延伸。接觸窗244及介層窗246、248延伸穿過介電保護層250、252(其可由介電材料所構成且可於製造期間作為蝕刻停止層)。例如，介電保護層250、252可由諸如SiC的極低k介電層所構成。例如，接觸窗244及介層窗246、248可由諸如鋁或鎢的金屬所構成。
配置以儲存各自的數據狀態之MRAM元件202a、202b設置在介於相鄰金屬層之間的互連結構204之中。MRAM元件202a包括由導電材料所構成的底部電極254及頂部電極256。介於其頂部及底部電極254、256之間，MRAM元件202a包括MTJ258。MRAM元件202a也包括MRAM側壁間隔物260。在一些實施例中，硬罩幕263覆蓋頂部電極256，且介層窗248向下延伸穿過硬罩幕263以歐姆接觸頂部電極256。然而，更常見的是，硬罩幕263及/或界層窗248並不存在，例如，金屬導 線242可與頂部電極256之頂表面共平面並直接電性接觸(例如：歐姆連接至)頂部電極256之頂表面(請參照後方第16圖)。
如第2-3圖所示之剖切線，第3圖描述第2圖積體電路200之上視圖的一些實施例。如圖中所示，在一些實施例中，MRAM元件202a、202b可具有正方形或長方形的形狀。然而，在其它實施例中，為了許多蝕刻製程的實用性，正方形的角可變成圓角，造成MRAM元件202a、202b變為具有圓角的正方形或長方形，或是具有圓形或橢圓形。MRAM元件202a、202b分別排列在金屬導線240及241上方，且具有底部電極254分別直接電性連接金屬導線240及241而沒有介層窗或接觸窗介於其間。
請參照第4圖，其提供第2圖之MRAM元件202a的放大剖面圖。如圖所示，MRAM元件202a包括底部電極254及頂部電極256，以及設置於底部電極254及頂部電極256之間的MTJ258。底部電極的中央部分261向下延伸穿過介電保護層252的開口，以電性接觸底層金屬導線240。底部電極的中央部分261具有底部電極寬度，其可等於介層窗之寬度。台階區262從底部電極的中央部分向上延伸，且外圍部分264從台階區262向外延伸。中央部分具有上表面261a其相對凹陷於外圍部分的上表面264a，以及設置於上表面261a上方的MTJ258。設置側壁間隔物260於底部電極的外圍部分264上方。
在繪示的實施例中，MTJ258包括下鐵磁電極266(其可具有固定的磁性方向)及上鐵磁電極268(其可具有自由的磁性方向)。設置穿隧阻障層270於下鐵磁電極266及上鐵 磁電極268之間；及設置覆蓋層272於上鐵磁電極268上方。下鐵磁電極266可為合成反磁(synthetic anti-ferromagnetic,SAF)結構，其包括頂部固定鐵磁層274、底部固定鐵磁層276及夾在頂部及底部固定鐵磁層274、276之間的金屬層278。
在一些實施例中，上鐵磁電極268包括Fe、Co、Ni、鐵鈷(FeCo)、鈷鎳(CoNi)、硼化鐵鈷(CoFeB)、硼化鐵(FeB)、鐵鉑(FePt)、鐵鈀(FePd)或類似物，且具有範圍約8埃至13埃的厚度。在一些實施例中，覆蓋層272包括二氧化鎢(WO2)、氧化鎳(NiO)、氧化鎂(MgO)、氧化鋁(Al2O3)、五氧化二鉭(Ta2O5)、二氧化鉬(MoO2)、二氧化鈦(TiO2)、氧化釓(GdO)、Al、Mg、Ta、Ru或類似物。在一些實施例中，穿隧阻障層270提供電性隔離於下鐵磁電極266及上鐵磁電極268之間，但在合適的條件下，仍然允許電子穿透穿隧阻障層270。穿隧阻障層270可包括氧化鎂(MgO)、氧化鋁(Al2O3)、氧化鎳(NiO)、氧化釓(GdO)、五氧化二鉭(Ta2O5)、二氧化鉬(MoO2)、二氧化鈦(TiO2)、二氧化鎢(WO2)或類似物。此外，穿隧阻障層270的厚度可為約0.5-2奈米。
在操作時，上(例如，自由的)鐵磁電極268之可變的磁極性通常可藉由量測MTJ258的電阻來讀取。由於電磁穿隧效應，MTJ258的電阻隨著可變的磁極性而改變。此外，在操作時，可變的磁極性通常利用自旋轉移力矩(spin-transfer torque,STT)效應來改變或切換。根據STT效應，電流跨越MTJ258以引導電子從下(例如，固定的)鐵磁電極266流動至上(例如，自由的)鐵磁電極268。當電子通過下鐵磁電極266，電 子的自旋極化。當自旋極化的電子到達上鐵磁電極268，自旋極化的電子使用力矩至可變的磁極性，並切換了上鐵磁電極268的狀態。也可適用替代的方法來讀取或改變可變的磁極性。例如，在一些替代的方法中，固定及/或自由的鐵磁電極266/268之磁化極性垂直於穿隧阻障層270與固定及/或自由的鐵磁電極266/268之間的界面，使得MTJ258為垂直的MTJ。
有利的是，由於底部電極254直接電性接觸底層金屬導線240，MRAM元件202a、202b的總高度可相對低於之前的方法。相較於之前的方法，減少的高度使得MRAM元件202a、202b更容易相容於BEOL製程流程。因此，MRAM元件202a、202b的形成提供了更好的MRAM操作並降低了製造成本。
請參照第5圖，其顯示本揭露的一些實施例中，具有MRAM元件之半導體結構的製造方法500之流程圖。應當理解所述方法並非以限制的意義進行解釋，且形成MRAM元件的替代方法也可視為在本揭露的範圍內。
在步驟502中，提供半導體基底其具有設置於其上方的互連結構。互連結構包括介電層及水平延伸穿過介電層的金屬導線。
在步驟504中，可由介電層構成並作為蝕刻停止的介電保護層形成於介電層的上表面上方。介電保護層具有一開口，其露出至少部分的金屬導線之上表面。
在步驟506中，形成共形的底部電極層於介電保護層上方。共形的底部電極層向下延伸至開口以直接電性接觸金 屬導線。
在步驟508中，形成磁性穿隧接面(MTJ)堆疊於共形的底部電極層上方。MTJ堆疊可包括被穿隧阻障層隔開的上及下鐵磁層。上及下鐵磁層其中之一為具有固定的鐵磁極性之固定層，另一個則為具有可變的鐵磁極性之自由層。
在步驟510中，形成頂部電極層於磁性穿隧接面堆疊上方。
在步驟512中，形成並圖案化罩幕層於頂部電極上方。圖案化罩幕具有外側壁，其設置於底部電極的中央部分上方。
在步驟514中，利用圖案化罩幕進行蝕刻以暴露底部電極層的垂直部分之上表面，而圖案化頂部電極及MTJ堆疊保留在底部電極的中央部分上方。
在步驟516中，形成側壁間隔物於暴露的垂直部分之上表面上方。
在步驟518中，形成金屬間介電層於側壁間隔物上方。
在步驟520中，回蝕IMD層，並形成上金屬層於頂部電極上方。形成的上金屬層電性接觸頂部電極。
有利的是，當不需要使用CMP操作於底部電極上，方法500製程步驟的數量減少。上述方法也有助於使整體MRAM元件的厚度降低，進而得到簡單又符合成本效益的結構。
雖然上述所揭露的方法(例如：流程圖500所描述的 方法、第6-16圖所描述的方法及未繪示的方法)是用一系列的步驟或事件來說明及/或描述，但應當理解的是，上述步驟或事件的說明順序並非以限制的意義進行解釋。例如，一些步驟可以不同的順序發生及/或與這些說明及/或描述以外的其它步驟或事件同時進行。此外，並非所有描述的步驟都需要在一或多方面的實施例進行，且可以一或多個分開的步驟及/或階段進行一或多個描述於此的步驟。
請參照第6-16圖，提供了具有MRAM元件在各個製造階段的半導體結構的一些實施例之剖面圖，以說明與第5圖之方法一致的實例。雖然第6-16圖的描述係關於第5圖的方法，但應當理解的是第6-16圖所揭露的結構並不限定於上述方法，而是可以單獨作為獨立於上述方法的結構。同樣地，雖然第5圖的方法係描述關於第6-16圖，但應當理解的是第5圖的方法並不限定於第6-16圖所揭露的結構，而是可以單獨獨立於第6-16圖所揭露的結構及/或可使用其它的結構。
第6圖顯示相應於第5圖步驟502的一些實施例之剖面圖600。
在第6圖中，提供具有設置於其上方之互連結構204的基底206。互連結構204包括IMD層228及水平延伸穿過IMD層228的金屬導線240。IMD層228可為諸如二氧化矽的氧化物、低k(low-k)介電材料或極低k介電材料。金屬導線240可由諸如鋁、銅或其組合的金屬所構成。在一些實施例中，基底206可為塊狀矽基底或絕緣體上半導體(SOI)基底(例如：絕緣體上矽基底)。例如，基底206也可為二元半導體基底(例如：GaAs)、 三元半導體基底(例如：AlGaAs)或更高元的(higher order)半導體基底。在許多情況下，基底206在方法500期間表現為半導體晶圓，其可具有1吋(25mm)、2吋(51mm)、3吋(76mm)、4吋(100mm)、5吋(130mm)或125mm(4.9吋)、150mm(5.9吋，通常稱為”6吋”)、200mm(7.9吋，通常稱為”8吋”)、300mm(11.8吋，通常稱為”12吋”)、450mm(17.7吋，通常稱為18吋)的半徑。在完成製程後，例如在形成MRAM元件之後，上述晶圓可選擇性地與其它晶圓或模具堆疊，接著被分割成相應於個別的ICs之個別的模具。
第7圖顯示相應於第5圖步驟504的一些實施例之剖面圖700。
在第7圖中，形成介電保護層於IMD層228及金屬導線240上方。在形成界電保護層之後，諸如光阻罩幕的第一罩幕702接著形成於介電保護層上方。接著利用第一罩幕702實行第一蝕刻704以形成圖案化介電保護層252。介電保護層252由諸如氧化物或ELK介電材料的介電材料所構成，且作為一蝕刻停止層。在一些實施例中，介電保護層252包括碳化矽(SiC)並具有約200埃的厚度。當施用濕蝕刻劑或電漿蝕刻劑至介電保護層252時，可利用第一罩幕702來實行第一蝕刻，並形成開口706。開口706可具有寬度w，其相應於互連結構204中介層窗(例如：第2圖之介層窗246)的寬度。在蝕刻之後可移除第一罩幕702。
第8圖顯示相應於第5圖步驟506的一些實施例之剖面圖800。
在第8圖中，形成底部電極層254’於介電保護層252上方，並向下延伸至開口706之中以直接電性接觸金屬導線240。底部電極層254’為共形層，其可為連續的導電體。底部電極層254’可為諸如氮化鈦、氮化鉭、鈦、鉭或上述一或多個組合的導電材料。此外，在一些實施例中，底部電極層254’的厚度可為約10-100奈米。
第9圖顯示相應於第5圖步驟508、510及512的一些實施例之剖面圖900。
在第9圖中，形成磁性穿隧接面(MTJ)堆疊258’於底部電極層254’的上表面上方，形成覆蓋層272’於MTJ堆疊258’上方，及形成頂部電極層256’於覆蓋層272’上方。MTJ堆疊258’包括下鐵磁層266’、穿隧阻障層270’及上鐵磁層268’。在一些實施例中，下鐵磁層266’具有固定的磁極性，且包括下及上鐵磁電極層276’、274’，以及設置於兩者之間的金屬層278’。在這些實施例中，可配置上鐵磁層268’以在至少兩種磁極性之間切換。在一些實施例中，下鐵磁層266’包括具有約8埃至13埃厚度的FePt或CoFeB，且上鐵磁層268’包括一或多層的Co、Ni或Ru。頂部電極層256’可為諸如氮化鈦、氮化鉭、鈦、鉭或上述一或多個組合的導電材料。此外，頂部電極層256’的厚度可為約10-100奈米。設置罩幕902於頂部電極層256’的上表面上方。在一些實施例中，罩幕902為光罩，也可為諸如氮化物光罩的硬光罩。
第10-11圖顯示相應於第5圖步驟514的一些實施例之剖面圖1000、1100。
如第10圖所示，利用罩幕902實行第二蝕刻1002。對頂部電極層256’、覆蓋層272’及MTJ堆疊258’其未被罩幕902覆蓋的區域實行第二蝕刻1002。在一些實施例中，第二蝕刻1002包括以預定時間週期施用濕蝕刻劑或電漿蝕刻劑，並造成第11圖的結構。因此，第二蝕刻1002移除部分未被罩幕902覆蓋的MTJ堆疊並停止於底部電極層254’上方。
第12-13圖顯示相應於第5圖步驟516的一些實施例之剖面圖1200、1300。
如第12圖所示，形成側壁間隔物層260’於結構上方，排列了覆蓋層272、頂部電極256及MTJ258的上表面及側壁。在一些實施例中，可藉由任何合適的沉積技術且通常為共形地形成側壁間隔物層260’。此外，側壁間隔物層260’可由氮化矽、碳化矽或上述一或多個組合來形成。再者，可形成側壁間隔物層260’使其具有約500埃的厚度。
在第13圖中，對側壁間隔物層260’實行第三蝕刻1302以回蝕側壁間隔物層260’來移除側壁間隔物層260’的側向延伸，從而形成側壁間隔物260。第三蝕刻1302亦移除側壁間隔物層260’的側向延伸以形成底部電極254。在一些實施例中，實行第三蝕刻1302的製程包括以足夠蝕刻穿過側壁間隔物層260’及底部電極層254’之厚度的預定時間週期，暴露側壁間隔物層260’至蝕刻劑。相較於介電保護層252，蝕刻劑通常較傾向於蝕刻側壁間隔物層260’及底部電極層254’。在一些實施例中，相較於第13圖所示，側壁間隔物260的外上角可為更方或更圓的角。
第14-15圖顯示相應於第5圖步驟518的一些實施例之剖面圖1400、1500。
如第14圖所示，形成IMD層230’於結構上方。在一些實施例中，可藉由任何沉積技術且通常為共形地形成IMD層230’。此外，IMD層230’可由低介電層或ELK介電材料來形成，並具有約2650埃的厚度。若使用ELK介電材料，通常在沉積ELK介電層之後實行固化製程，以增加其多孔性、降低其k值及提升其機械強度。
在第15圖中，回蝕IMD層230以大幅地平坦化IMD層230的上表面。在一些實施例中，藉由濕或乾蝕刻而非化學機械研磨(CMP)來達成回蝕。此外，在一些實施例中，可將回蝕分為兩部分，一部分用於平坦化MRAM區上方的IMD，另一部分用於平坦化晶圓或IC之邏輯區域上方的IMD。
第16圖顯示相應於第5圖步驟520的一些實施例之剖面圖1600。
在第16圖中，形成上金屬化層236於頂部電極256的平坦頂表面上方。金屬化層236可為金屬導線且可鄰接頂部電極的整個表面區域，從而提供電性連接(例如：歐姆連接)至MRAM元件202a。在一些實施例中，上金屬化層236包括銅、鋁、鎢或其組合。
應當理解在本揭露之說明書及申請專利範圍中，"第一”、”第二”、”第三”等用語僅為用於簡化描述的通用標識以分辨一張圖或一系列圖之不同元件。這些用語並非意味這些元件的任何時間順序或結構接近性，且並非意在描述相應的元 件於不同的繪示及/或未繪示之實施例中。例如，描述第一張圖所述內容的”第一介電層”並不一定相應於描述另一張圖所述內容的”第一介電層”，且不一定相應於未繪示的實施例之”第一介電層”。
因此，如上所述，本揭露提供關於磁阻式隨機存取記憶體(MRAM)元件的一些實施例。此元件包括底部電極，其具有被外圍底部電極部分包圍的中央底部電極部分。導電底部電極的台階區將中央底部電極部分與外圍底部電極部分互相連接，使得中央底部電極部分的上表面相對凹陷於外圍底部電極部分的上表面。磁性穿隧接面(MTJ)，其具有設置於中央底部電極部分上方並排列於台階區之間的MTJ外側壁。設置於MTJ上表面上方的頂部電極。亦揭露其它裝置及方法。
其它實施例係關於磁阻式隨機存取記憶體(MRAM)元件的製造方法。此方法包括：形成介電層於半導體基底上方；形成開口於介電層中，並以金屬層填滿開口；形成設置於介電層的上表面上方之蝕刻停止層，其中蝕刻停止層具有開口，其露出至少部分的金屬導線或介層窗之上表面；形成共形底部電極層於蝕刻停止層及金屬層上方，其中導電底部電極層包括覆蓋在蝕刻停止層上的外圍部分，及向下延伸穿過該開口至金屬導線或介電窗上表面的中央部分；以及形成磁性穿隧接面於共形導電底部電極層的中央部分上方。
仍有其它實施例係關於積體電路。此積體電路包括半導體基底及設置於半導體基底上方的互連結構。互連結構包括多個介電層及多個金屬層以交替的方式堆疊在彼此上 方。金屬層包括具有上表面的金屬導線，其基本上至少與鄰近於金屬導線的介電層之上表面共平面。介電保護層設置於介電層的上表面上方，並具有開口於至少部分的金屬導線之上表面上方；以及底部電極向下延伸穿過介電保護層中的開口，以直接電性接觸金屬導線。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以更佳的了解本揭露的各個方面。本技術領域中具有通常知識者應該可理解，他們可以很容易的以本揭露為基礎來設計或修飾其它製程及結構，並以此達到相同的目的及/或達到與本揭露介紹的實施例相同的優點。本技術領域中具有通常知識者也應該了解這些相等的結構並不會背離本揭露的發明精神與範圍。本揭露可以作各種改變、置換、修改而不會背離本揭露的發明精神與範圍。
100‧‧‧MRAM元件
102‧‧‧底部電極
104‧‧‧頂部電極
104a‧‧‧頂部電極的上表面
106‧‧‧磁性穿隧接面(MTJ)
108‧‧‧下鐵磁電極
110‧‧‧上鐵磁電極
112‧‧‧穿隧阻障層
116‧‧‧底層金屬層
118‧‧‧金屬間介電(IMD)層
120‧‧‧中央底部電極部分
120a‧‧‧中央部分的上表面
122‧‧‧IMD-保護層
124‧‧‧台階區
126‧‧‧外圍底部電極部分
126a‧‧‧外圍部分的上表面
128‧‧‧側壁間隔物

Claims (10)

  1. 一種磁阻式隨機存取記憶體(MRAM)元件，包括：一底部電極，具有一中央底部電極部分，其被一外圍底部電極部分包圍，其中該底部電極的一台階區將該中央底部電極部分與該外圍底部電極部分互相連接，使得該中央底部電極部分的上表面相對凹陷於該外圍底部電極部分的上表面；一磁性穿隧接面(MTJ)，具有一MTJ外側壁，其設置於該中央底部電極部分上方並排列於該台階區之間；及一頂部電極，設置於該MTJ的上表面上方。
  2. 如申請專利範圍第1項所述之MRAM元件，其中該MRAM元件設置於積體電路的一電性互連結構之上或之中，該電性互連結構包括一金屬導線，其直接電性接觸該底部電極而沒有連接該金屬導線至該底部電極的介層窗或接觸窗。
  3. 如申請專利範圍第1項所述之MRAM元件，其中該中央底部電極部分、該台階區及該外圍底部電極部分為連續的無縫體(continuous seamless body)；且該中央底部電極部分於該台階區之間基本上為連續的平面。
  4. 如申請專利範圍第1項所述之MRAM元件，其中該MTJ包括：一下鐵磁電極，設置於該中央底部電極部分上方；一穿隧阻障層，設置於該下鐵磁電極上方；一上鐵磁電極，設置於該穿隧阻障層上方；及其中，該下鐵磁電極及該上鐵磁電極其中之一具有固定的磁性方向，而另一則具有可變的磁性方向。
  5. 如申請專利範圍第1項所述之MRAM元件，更包括：一側壁間隔物，沿著該MTJ外側壁設置並覆蓋該台階區的上表面及該外圍底部電極部分的上表面；一介電保護層，設置於該外圍底部電極部分下方，其中該底部電極的該台階區沿著該介電保護層的內側壁向下延伸至該中央底部電極部分；其中該介電保護層終止於該介電保護層的內側壁，使得該介電保護層不會直接延伸至該中央底部電極部分下方；其中該MRAM設置於積體電路的一電性互連結構之上或之中，該電性互連結構包括水平延伸穿過一介電層的一金屬導線，其中該介電保護層延伸至該介電層上方但留下一開口於至少部分的該金屬導線之上方；及其中該中央底部電極部分沿著該介電保護層的內側壁向下延伸穿過該開口，以直接電性接觸該金屬導線。
  6. 一種磁阻式隨機存取記憶體(MRAM)元件的製造方法，包括：形成一介電層於一半導體基底上方；形成一開口於該介電層中，並以一金屬層填滿該開口以建立一金屬導線；形成一蝕刻停止層，設置於該介電層的上表面上方，其中該蝕刻停止層具有一開口，其露出至少部分的該金屬導線之上表面；形成一共形底部電極層於該蝕刻停止層及該金屬層上方，其中該共形底部電極層包括覆蓋在該蝕刻停止層上的外圍 部分，及向下延伸穿過該開口至該金屬導線或介電窗上表面的中央部分；以及形成一磁性穿隧接面於該共形底部電極層的中央部分上方。
  7. 如申請專利範圍第6項所述之MRAM元件的製造方法，形成該磁性穿隧接面包括：形成一下鐵磁層於該共形底部電極層上方；形成一穿隧阻障層於該下鐵磁層上方；形成一上鐵磁層於該穿隧阻障層上方；形成一頂部電極層於該上鐵磁上方；形成一罩幕層於該頂部電極層上方，並圖案化該罩幕層以形成具有外罩幕側壁的一罩幕，其設置於該共形底部電極層的中央部分上方；及利用該罩幕實行一蝕刻以移除部分的該上及下鐵磁層，並移除部分的該穿隧阻障層，從而暴露該共形底部電極層的外圍部分之上表面；形成一共形側壁間隔物層，其沿著每個該上鐵磁層、該下鐵磁層及該穿隧阻障層的側壁，延伸至該共形底部電極層的外圍部分之暴露的上表面上方；實行一回蝕製程來移除部分的該共形側壁間隔物層以形成一側壁間隔物，並移除部分的該共形底部電極層以形成一底部電極。
  8. 如申請專利範圍第6項所述之MRAM元件的製造方法，其中形成該磁穿隧接面於該共形底部電極層上方，而不對該共 形底部電極層實行化學機械研磨製程。
  9. 一種積體電路，包括：一半導體基底；一互連結構，設置於該半導體基底上方，並包括多個介電層及多個金屬層以交替的方式堆疊在彼此上方，其中一金屬層包括具有一上表面的一金屬導線，其基本上至少與鄰近於該金屬導線的一介電層之上表面共平面；一介電保護層，設置於該介電層的上表面上方，並具有一開口於至少部分的該金屬導線之上表面上方；以及一底部電極，向下延伸穿過該介電保護層中的該開口，以直接電性接觸該金屬導線。
  10. 如申請專利範圍第9項所述之積體電路，更包括：一磁性穿隧接面(MTJ)，設置於該底部電極的上表面上方；以及一頂部電極，設置於該MTJ的上表面上方；一中央底部電極部分，向下延伸穿過該介電保護層中的該開口，並直接電性接觸該金屬導線的上表面。 一外圍底部電極部分，其包圍該中央底部電極部分；及該底部電極的一台階區使該中央底部電極部分與該外圍底部電極部分互相連接，使得該中央底部電極部分的上表面相對凹陷於該外圍底部電極部分的上表面；一磁性穿隧接面(MTJ)，其具有設置於該中央底部電極部分上方及介於該台階區之間的MTJ外側壁。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11043251B2 (en) 2018-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction device and method of forming same
TWI734440B (zh) * 2019-07-31 2021-07-21 台灣積體電路製造股份有限公司 積體晶片及其形成方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666790B2 (en) * 2015-07-17 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
US9705077B2 (en) * 2015-08-31 2017-07-11 International Business Machines Corporation Spin torque MRAM fabrication using negative tone lithography and ion beam etching
KR102369523B1 (ko) * 2015-09-08 2022-03-03 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9698200B2 (en) * 2015-10-08 2017-07-04 Globalfoundries Singapore Pte. Ltd. Magnetism-controllable dummy structures in memory device
US10270025B2 (en) * 2015-12-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having magnetic tunneling junction (MTJ) layer
KR102454877B1 (ko) * 2016-08-08 2022-10-17 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US11805703B2 (en) * 2016-09-29 2023-10-31 Arizona Board Of Regents On Behalf Of The University Of Arizona Magnetic tunnel junctions with voltage tunable interlayer coupling for memory and sensor applications
US10276780B2 (en) * 2017-01-13 2019-04-30 Korea Advanced Institute Of Science And Technology Semiconductor device, semiconductor device control method and optical switch
KR102266035B1 (ko) * 2017-05-26 2021-06-17 삼성전자주식회사 자기 저항 메모리 장치의 제조 방법 및 이를 포함하는 반도체 칩 제조 방법
CN109560102A (zh) * 2017-09-26 2019-04-02 中电海康集团有限公司 Mram与其制作方法
US10944049B2 (en) 2017-11-13 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. MTJ device performance by controlling device shape
JP7020173B2 (ja) * 2018-02-26 2022-02-16 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子、磁気メモリ及びスピン軌道トルク型磁化回転素子の製造方法
US10522740B2 (en) * 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US10381403B1 (en) * 2018-06-21 2019-08-13 Globalfoundries Singapore Pte. Ltd. MRAM device with improved seal ring and method for producing the same
CN110660902B (zh) * 2018-06-28 2022-11-18 台湾积体电路制造股份有限公司 存储器装置、集成电路及制造存储器装置的方法
US11189659B2 (en) * 2018-08-29 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode to via interface
US11374170B2 (en) * 2018-09-25 2022-06-28 Applied Materials, Inc. Methods to form top contact to a magnetic tunnel junction
US11075335B2 (en) * 2018-09-26 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode connection
US11563167B2 (en) * 2018-09-26 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an MRAM device with a multi-layer top electrode
CN116669524A (zh) 2018-11-05 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
CN111261773B (zh) * 2018-11-30 2023-05-12 联华电子股份有限公司 半导体存储器元件及其制作方法
RU2704732C1 (ru) * 2018-12-14 2019-10-30 Федеральное государственное бюджетное учреждение науки Институт проблем технологии микроэлектроники и особочистых материалов Российской академии наук Ячейка магнитной памяти с произвольным доступом
US10770653B1 (en) * 2019-07-18 2020-09-08 International Business Machines Corporation Selective dielectric deposition to prevent gouging in MRAM
US11282788B2 (en) 2019-07-25 2022-03-22 International Business Machines Corporation Interconnect and memory structures formed in the BEOL
US10944044B2 (en) 2019-08-07 2021-03-09 International Business Machines Corporation MRAM structure with T-shaped bottom electrode to overcome galvanic effect
US11195751B2 (en) 2019-09-13 2021-12-07 International Business Machines Corporation Bilayer barrier for interconnect and memory structures formed in the BEOL
KR20210040226A (ko) * 2019-10-02 2021-04-13 삼성전자주식회사 반도체 장치
US11302639B2 (en) 2020-01-16 2022-04-12 International Business Machines Corporation Footing flare pedestal structure
US11387406B2 (en) * 2020-01-17 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic of forming magnetic tunnel junction device using protective mask
US20210273156A1 (en) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures with protection outer layers
CN113745401A (zh) * 2020-05-27 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11355696B2 (en) 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
CN113838883A (zh) * 2020-06-24 2021-12-24 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US20220020920A1 (en) * 2020-07-16 2022-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US20230060906A1 (en) * 2021-09-01 2023-03-02 International Business Machines Corporation Mram stack with reduced height
US20230170403A1 (en) * 2021-11-26 2023-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and forming method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086772A (ja) * 2001-09-07 2003-03-20 Canon Inc 磁気メモリ装置およびその製造方法
JP2003142755A (ja) 2001-11-05 2003-05-16 Fujitsu Ltd 磁気抵抗センサ及びその製造方法
US6783995B2 (en) 2002-04-30 2004-08-31 Micron Technology, Inc. Protective layers for MRAM devices
JP5072012B2 (ja) * 2005-11-14 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7579197B1 (en) 2008-03-04 2009-08-25 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
US8564079B2 (en) * 2008-04-21 2013-10-22 Qualcomm Incorporated STT MRAM magnetic tunnel junction architecture and integration
US8837209B2 (en) * 2010-03-05 2014-09-16 Hitachi, Ltd. Magnetic memory cell and magnetic random access memory
KR101168346B1 (ko) 2010-07-21 2012-07-25 에스케이하이닉스 주식회사 반도체 메모리 및 그 제조방법
JP2013021108A (ja) 2011-07-11 2013-01-31 Toshiba Corp 半導体記憶装置およびその製造方法
US8921959B2 (en) 2011-07-26 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
US8313959B1 (en) 2011-08-17 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Hole first hardmask definition
US8536063B2 (en) 2011-08-30 2013-09-17 Avalanche Technology Inc. MRAM etching processes
US8866242B2 (en) 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
JP5777588B2 (ja) * 2012-09-21 2015-09-09 株式会社東芝 磁気抵抗効果素子
US9257636B2 (en) 2013-09-11 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic random-access memory (MRAM) formation by direct self-assembly method
CN104518082A (zh) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 磁阻存储器及其形成方法
US9112148B2 (en) * 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US9349772B2 (en) * 2014-04-25 2016-05-24 Globalfoundries Singapore Pte. Ltd. Methods for fabricatingintegrated circuits with spin torque transfer magnetic randomaccess memory (STT-MRAM) including a passivation layer formed along lateral sidewalls of a magnetic tunnel junction of the STT-MRAM
US9991313B2 (en) * 2014-10-02 2018-06-05 Toshiba Memory Corporation Magnetic memory and manufacturing method of the same
US9543511B2 (en) * 2015-03-12 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
US9324937B1 (en) * 2015-03-24 2016-04-26 International Business Machines Corporation Thermally assisted MRAM including magnetic tunnel junction and vacuum cavity
US9614143B2 (en) * 2015-06-09 2017-04-04 Qualcomm Incorporated De-integrated trench formation for advanced MRAM integration
US9666790B2 (en) * 2015-07-17 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11043251B2 (en) 2018-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction device and method of forming same
TWI742460B (zh) * 2018-11-30 2021-10-11 台灣積體電路製造股份有限公司 磁穿隧接面裝置及其形成方法及處理方法
TWI734440B (zh) * 2019-07-31 2021-07-21 台灣積體電路製造股份有限公司 積體晶片及其形成方法

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