KR101168346B1 - 반도체 메모리 및 그 제조방법 - Google Patents

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Abstract

본 발명에 의한 반도체 메모리 소자의 제조 방법은 자기터널접합(Magnetic Tunnel Junction, MTJ) 소자를 포함하는 반도체 메모리 소자의 제조 방법으로, 하부 전극층, MTJ층, 제1 상부전극층, 제2 상부전극층, 마스크층을 순서대로 적층하는 제1 단계, 상기 마스크층을 식각하여 마스크 패턴을 형성하는 제2 단계, 상기 마스크 패턴을 식각 배리어(barrier)로 상기 제2 상부전극층 및 제1 상부전극층을 식각하는 제3 단계, 상기 마스크층 및 상기 제2 상부전극층을 식각 배리어로 상기 MTJ층을 식각하는 제4 단계 및 상기 제1 상부전극층을 식각 배리어로 상기 하부 전극층을 식각하는 제5 단계를 포함한다.

Description

반도체 메모리 및 그 제조방법{Semiconductor Memory And Manufacturing Method Thereof}
본 발명은 반도체를 이용한 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 자기저항 메모리를 이용한 메모리 소자와 그 제조방법에 관한 것이다.
반도체 메모리는 현재까지 DRAM(Dynamic Random Access Memory)이 가장 큰 비중을 가지고 있다. 그러나, DRAM에 있어서 스케일링 다운 문제와 그에 따른 정보를 저장하는 커패시터의 커패시턴스의 유지 문제가 대두되었는데, 이러한 한계를 극복하기 위하여 새로운 형태의 메모리 소자가 개발되어 왔다. 가장 각광을 받는 차세대 메모리 소자중 하나로 터널링 자기 접합(Tunneling Magneto Resistance) 특성을 활용한 MRAM(Magnetoresistive Random Access Memory)이 있다.
MRAM은 MTJ(Magnetic Tunnel Junction)을 구성하고 있는 두 강자성층의 자화 방향의 배열에 따른 자기 저항의 변화를 이용한 비휘발성 메모리 소자로서, MTJ는 강자성층, 절연층, 강자성층의 적층 구조를 기본으로 구성된다. 이때, 두 강자성층 중 한 층은 자화 방향이 고정된 고정자화층(PL, Pinned Layer)이 되고, 나머지 하나는 관통하는 전류에 의하여 자화 방향이 움직이는 자유자화층(FL, Free Layer)이 된다.
여기서, 첫 번째 강자성체 층을 지나가는 전자가 터널링 장벽(Tunneling barrier)으로 사용되는 절연층을 통과할 때 두 번째 강자성체의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화 방향이 평행할 경우 터널링 전류는 최대가 되고, 반평행일 때는 최소가 된다. 따라서 각 경우의 전류의 차이를 구분하여 저장된 데이터를 읽을 수 있다.
MRAM에서는 메모리에 데이터를 쓰기 위해서 통상 STT(Spin Transfer Torque) 현상을 이용한다. STT 현상은 스핀이 정렬된 전류가 강자성체 내를 지날 때 순간적으로 발생한 각운동량의 변화에 의하여 강자성체의 각운동량으로 전달되는 현상을 말한다. 즉, 정렬된 스핀방향을 지닌 높은 밀도의 전류가 강자성체에 입사할 경우에 강자성체의 자화 방향이 전류의 스핀 방향과 일치하지 않으면 전류의 스핀 방향으로 정렬하려는 현상을 이용하여 데이터를 쓰게 된다.
반도체 메모리에 사용되는 MTJ에 있어서는 전자가 고정자화층에서 자유자화층으로 흐를 때, 고정자화층의 자화 방향으로 스핀 방향이 정렬된 전자의 흐름에 의해 자유자화층의 자화 방향이 고정자화층의 자화 방향과 일치하게 된다. 반대로 자유자화층에서 고정자화층으로 전자가 입사하면 고정자화층과 자유자화층의 경계에 스핀 축적 현상이 일어나 자유자화층의 자화 방향이 고정자화층과 반대방향으로 평행하게 배열되는 특성을 보이게 되어 자유자화층의 자화 방향으로 데이터를 기록할 수 있다.
본 발명은 터널링 자기 접합을 이용한 자기 저항 메모리 장치 및 그 제조방법을 제공한다.
본 발명에 의한 반도체 메모리 소자의 제조 방법은 자기터널접합(Magnetic Tunnel Junction, MTJ) 소자를 포함하는 반도체 메모리 소자의 제조 방법으로, 하부 전극층, MTJ층, 제1 상부전극층, 제2 상부전극층, 마스크층을 순서대로 적층하는 제1 단계, 상기 마스크층을 식각하여 마스크 패턴을 형성하는 제2 단계, 상기 마스크 패턴을 식각 배리어(barrier)로 상기 제2 상부전극층 및 제1 상부전극층을 식각하는 제3 단계, 상기 마스크층 및 상기 제2 상부전극층을 식각 배리어로 상기 MTJ층을 식각하는 제4 단계 및 상기 제1 상부전극층을 식각 배리어로 상기 하부 전극층을 식각하는 제5 단계를 포함한다.
본 발명에 의한 반도체 메모리 소자는 순서대로 적층된 하부 전극, MTJ 및 제1 상부전극을 포함하며, 상기 MTJ는 상기 제1 상부전극의 상부에 적층된 제2 상부전극을 식각 배리어로 식각되어 형성되며, 상기 하부 전극은 상기 제1 상부전극을 식각 배리어로 식각되어 형성되어 형성되는 것을 특징으로 한다.
본 발명에 따르면, 제1 상부전극의 붕괴염려없는 자기저항 메모리를 형성할 수 있으며, 나아가, 웨트어택(Wet Attack)에 의한 MTJ의 손실없는 자기저항 메모리를 형성할 수 있다.
도 1은 하부전극층, MTJ층, 자화반전 특성 향상층, 제1 상부전극층, 제2 상부전극층 및 마스크층이 적층된 상태를 도시한 도면.
도 2는 마스크층을 식각하여 마스크 패턴을 형성한 상태를 도시한 도면.
도 3은 제2 상부전극 및 제1 상부전극을 식각한 상태를 도시한 도면.
도 4는 제2 상부전극이 식각되고 제1 상부전극, 자화반전 특성 향상막 및 MTJ를 식각하여 형성한 상태를 도시한 도면.
도 5는 사이드 월 스페이서를 형성하고 하부전극을 식각하여 형성한 상태를 도시한 도면.
도 6은 종래의 기술에 있어서, 질화 티타늄의 식각 잔존물이 존재하는 상태를 도시한 도면.
도 7a는 질화 티타늄의 식각 잔존물을 제거하기 위한 오버에치에 의하여 제1 상부전극의 측벽이 식각된 상태와 루테늄층에 펀치가 형성된 상태를 도시한 도면.
도 7b는 루테늄층의 재적층에 의한 종횡비가 악화된 상태를 나타내기 위한 도면.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1 내지 도 5를 통하여 본 발명에 의한 반도체 메모리 소자의 제조 방법을 설명한다.
우선, 본 발명에 의한 반도체 메모리 소자의 제조 방법의 구성은, 자기터널접합(Magnetic Tunnel Junction, MTJ) 소자를 포함하는 반도체 메모리 소자의 제조 방법으로 하부 전극층, MTJ층, 제1 상부전극층, 제2 상부전극층, 마스크층을 순서대로 적층하는 제1 단계, 소정의 패턴을 형성하도록 상기 마스크층을 식각하는 제2 단계, 상기 식각된 마스크층을 식각 배리어(barrier)로 상기 제2 상부전극층 및 제1 상부전극층을 식각하는 제3 단계, 상기 마스크층 및 상기 제2 상부전극층을 식각 배리어로 상기 MTJ층을 식각하는 제4 단계 및 상기 제1 상부전극층을 식각 배리어로 상기 하부 전극층을 식각하는 제5 단계를 포함한다.
도 1을 참조하면, 하부 전극층(100), 고정자화층(111), 터널장벽층(112) 및 자유자화층(113)이 적층되어 형성된 MTJ층(110), 제1 상부전극층(130), 제2 상부전극층(140) 및 마스크층(150)을 순서대로 적층한다.
이 때, 추후의 공정을 통하여 형성될 MTJ의 자화반전 특성을 향상시키기 위하여 자화반전 특성 향상층(120)을 MTJ층과 제1 상부전극층에 개재하여 형성하는 것도 가능하다. 자화반전 특성 향상층(120)은 Ru, W, Pt, TiN 또는 Ta 중 어느 하나로 형성하는 것이 가능하며, Ru 로 형성하는 것이 바람직하다.
이 때, 하부 전극층은 Ti, Ta, TaN, W, WN 또는 WSi로 형성하는 것이 가능하며 TiN으로 형성하는 것이 바람직하다.
제1 상부전극층은 추후 공정을 통하여 MTJ 식각과 하부전극층을 식각하는 과정에서 MTJ 및 하부전극층에 대하여 식각 선택비가 높고 전기 전도도가 높은 물질로 형성한다. 따라서, 제1 상부전극층은 이러한 조건을 모두 만족시키는 W으로 형성하는 것이 바람직하다.
제2 상부전극층은 추후의 공정을 통하여 형성될 MTJ의 식각과정에서 높은 선택비를 가지는 Ta, 탄탈룸 산화물(Ta Oxide), Ti, 티타늄산화물(Ti Oxide), MgO 및 Ru 중 어느 하나로 형성하는 것이 가능하며, Ta로 형성하는 것이 바람직하다.
또한, MTJ층은 고정자화층(111), 터널장벽층(112) 및 자유자화층(113)이 적층되어 형성되는데, 그 구조 및 제조방법은 당업자가 용이하게 실시할 수 있을 정도로 공지된 사실인 바, 그 설명은 생략한다.
이어서, 도 2를 참조하면 마스크막을 식각하여 마스크 패턴(150a)을 형성한다. 이러한 마스크 패턴(150a)를 식각 배리어(barrier)로 제2 상부전극층(140) 및 제1 상부전극층(130)을 식각하여 제2 상부전극(140a) 및 제1 상부전극(130a)을 형성한다. 이때, 제2 상부전극(140a) 및 제1 상부전극(130a)이 형성된 상태를 도시하면 도 3과 같다.
제2 상부전극층(140)을 식각하여 제2 상부전극(140a)을 형성하는 때에는 SF6, NF3, HBr, CF4, CL2의 식각 기체(Gas)를 이용하는 것이 바람직하며, 제1 상부전극층(130)을 식각하여 제1 상부전극(130a)를 형성하는 때에는 SF6, NF3, HBr, CF4, CL2 의 식각 기체를 이용하는 것이 바람직하다.
계속하여, 잔존하는 마스크 패턴(150a) 및 제2 상부전극(140a)을 식각배리어로 하여 자화반전 특성 향상층(120) 과 MTJ층(110)을 식각하여 자화반전 특성 향상막(120a) 및 MTJ(110a)를 형성한다.
이때, MTJ층(110)의 식각 시 마스크 패턴(150a)은 식각되는 MTJ층(110)에 비하여 급속하게 식각된다. 따라서, MTJ(110a)의 형성시 제2 상부전극(140a)이 식각 배리어로 주된 역할을 한다.
이러한 제2 상부전극(140a)을 식각 배리어로 활용하는 경우에는 MTJ에 비하여 식각속도가 낮아 보다 적은 손실(loss)로 용이하게 MTJ(110a)를 형성할 수 있다는 장점이 있다.
위의 과정에서 MTJ 식각은 CH3OH, CO, NH3, Cl2, SF6 및 NF3 중 어느 하나 이상의 식각 기체(Gas)를 이용하여 식각하는 것이 바람직하다.
MTJ(110a)를 형성하기 위한 식각공정에서 식각배리어의 역할을 하는 제2 상부전극층(140)이 두껍게 형성되는 경우에는, 제2 상부전극층과 이질적인 물질로 구성되는 제1 상부전극층과의 스트레스 문제로 제2 상부전극층이 들뜨게 되는 리프팅(lifting) 현상이 발생하게 된다.
또한, 제2 상부전극층은 MTJ(110a)의 형성을 위한 식각공정에서 모두 식각되는 것이 바람직한데, 이를 위하여 과도하게 낮은 높이로 제2 상부전극층(140)을 형성하는 경우에는 MTJ 식각 도중에 제2 상부전극층이 전부 식각되어 소멸된다.
따라서, MTJ(110a)의 식각이 완료된 경우에 잔존하는 제2 상부전극층이 존재하지 않게 하기 위하여는 제2 상부전극층을 형성하는 과정에서 적절한 높이로 형성하는 것이 필요하며, 100Å 내지 500Å의 두께를 가지도록 제2 상부전극층(140)을 형성하는 것이 바람직하다.
이와 같은 과정을 거쳐 MTJ(110a)를 형성한 상태를 도시하면 도 4와 같다.
이어서, 후속하는 식각공정을 거쳐 형성될 MTJ 및 제1 상부전극을 보호하기 위하여 400℃ 이하의 저온에서 실리콘 질화물을 증착하여 사이드 월 스페이서(side wall spacer)를 형성한다.
계속하여, 도 5를 참조하면, 제1 상부전극(130a) 및 스페이서(160)을 식각 배리어로 하여 하부전극층(100)을 식각하여 하부전극(100a)를 형성한다. 이 때, 후속하는 화학적 기계적 연마(Chemical Mechanical Polishing)를 위한 제1 상부전극의 두께 마진이 필요하므로 하부전극(100a)이 형성 완료된 때 존재하는 제1 상부전극(130a)의 두께가 300~1000Å 이상이 되는 것이 바람직하다.
이를 위하여, 식각 배리어로 기능하는 제1 상부전극이 식각 도중에 소멸되지 않도록 적절한 선택비를 가지도록 하여야 하며, 나아가, 최초에 형성되는 제1 상부전극층(130)의 두께를 적절히 선택하는 것이 바람직하다.
적절한 선택비를 구현하기 위하여는 적절한 식각 기체를 이용하여 식각하여 하며, 이때, SF6, NF3, BCl3, HBr, CF4, CL2 기체로 식각하면 제1 상부전극을 형성하는 W에 비하여 하부 전극을 구성하는 TiN의 식각이 빨리 진행되어 제1 상부전극층의 텅스텐 손실을 최소로 줄일 수 있다.
나아가, 제1 상부전극의 높이를 유지하기 위하여 제1 상부전극층(130)의 두께를 700Å로 형성하는 것이 바람직하다.
위와 같은 과정을 거쳐 형성된 하부전극(100a)이 형성된 상태를 도시하면 도 5와 같다. 이러한 공정을 통하여 형성된 하부전극은 그 하부의 선로(170)를 통하여 단위 메모리 셀(미도시) 또는 외부의 회로(미도시)와 전기적으로 연결된다.
본 발명의 또 다른 실시예로써, 상기의 사이드 월 스페이서(side wall spacer)를 형성하는 공정을 생략하고, 잔존하는 마스크 패턴(150a) 및 제2 상부전극(140a)을 식각배리어로 하여 MTJ층(110)을 식각하여 MTJ(110a)를 형성하는 공정과 하부전극층(100)을 식각하여 하부전극(100a)를 형성하는 공정을 동시에 실시하는 것이 가능하다.
이때, 마스크 패턴(150a)은 식각되는 MTJ층(110)과 하부전극(100a)에 비하여 급속하게 식각되므로, 제2 상부전극(140a)이 식각 배리어로 주된 역할을 한다. 또한, 하부전극(100a)이 형성 완료된 때 존재하는 제1 상부전극(130a)의 두께가 300~1000Å 이상이 되는 것이 바람직하다. 그리고, 적절한 선택비를 구현하기 위하여는 적절한 식각 기체를 이용하여 식각하여야 하며, CH3OH 기체로 식각하는 것이 바람직하다.
본 발명에 의하여 형성된 단위 메모리 셀과 종래부터 사용된 MTJ를 이용하여 단위 메모리 셀을 형성하는 방법을 비교하도록 한다.
종래에는 TiN으로 구성된 하부전극층, MTJ층, 루테늄층, TiN으로 구성된 제1 상부전극층 및 마스크층을 적층하고, 패터닝을 통하여 제1 상부전극층을 식각하였다.
이 때, TiN은 수직방향으로 결정이 성장하게 되므로 제1 상부전극을 형성하기 위한 식각과정에서 도 6과 같이 루테늄층(220)이 노출되도록 식각된 상황에서도 식각잔존물(231)이 존재하게 되며, 이를 충분히 제거하기 위하여는 TiN에 대한 오버에치(over etch)가 필수적이었다.
나아가, 오버에치 후 루테늄(220)층 및 MTJ층(210)을 식각하여 MTJ를 형성한 상태에서 하부전극층(200)을 식각하여 하부전극을 형성하는 과정에서 제1 상부전극(230a)과 하부전극을 구성하는 물질이 모두 질화티타늄(TiN)으로 동일하여 식각선택비가 없어 하부전극을 식각하는 만큼 제1 상부전극(230a)이 동일하게 식각되는 문제점이 발생한다.
따라서, 하부전극이 완전히 식각된 상태에서 충분한 높이를 가지는 제1 상부전극(230a)을 얻기 위하여는 최초에 제1 상부전극을 형성하기 위한 질화티타늄(TiN)층을 1600Å 이상의 지극히 높은 높이로 형성할 수 밖에 없었다.
이 때, 제1 상부전극의 형성을 위한 오버에치 과정에서 제1 상부전극의 TiN의 측벽이 도 7a의 310에 도시된 바와 같이 식각되어 결국 제1 상부전극이 붕괴되는 현상이 발생한다.
나아가, TiN의 식각잔존물(231)을 제거하기 위한 오버에치에 의하여 하부의 루테늄층에 대한 어택(attack)이 발생하게 되어 펀치(punch)(320)가 발생하게 된다. 이러한 펀치에 의하여 MTJ층을 구성하는 산화 마그네슘(MgO)층에 산소가 유입되어 MTJ 형성을 위한 에칭과정에서 웨트어택(Wet Attack)현상이 발생되어 MTJ의 두께의 20%정도의 손실이 있어왔다.
또한, 루테늄층과 MTJ층의 식각과정에서 식각된 루테늄이 제1 상부전극인 질화티타늄에 재적층(Redeposition)되는 문제점이 발생한다.
즉, 도 7b에서 실선으로 도시된 형태로 형성될 것이라고 예상된 제1 상부전극에 대하여 루테늄이 재적층되어 결국 MTJ의 식각후에 제1 상부전극은 도 7b의 점선과 같이 형성된다.
이 때, 예상되었던 종횡비(Aspect Ratio, AR)가 1:2라면, 루테늄(Ru)의 재적층에 의하여 실제로 형성된 제1 상부전극의 AR값은, 예를 들어, 2:3 즉, 1:1.5로 악화됨을 알 수 있다.
따라서, AR 값이 악화되어 결과적으로 소자의 특성이 열화될 수 밖에 없었다. 이러한 AR값의 열화는 Wet Attack을 막기 위하여 루테늄층을 두텁게 형성할 수록 더 악화되어 소자의 특성이 더욱더 악화된다는 문제점이 있었다.
그러나, 본 발명에 의하는 경우에는 제1 상부전극을 형성하는 과정에서 질화티타늄(TiN)의 잔존물(231)이 발생하지 않아 오버에치가 불필요하여 Wet Attack 현상을 극복할 수 있으며, 또한, 제1 상부전극층인 질화티타늄층(TiN)을 높게 형성할 필요없어 제1 상부전극의 붕괴도 해소될 수 있다.
나아가, 루테늄(Ru)층과 MTJ층의 식각과정에서 식각된 루테늄이 제1 상부전극인 질화티타늄(TiN)에 재적층(Redeposition)되어 종횡비(Aspect Ratio, AR)의 값의 악화되어 소자의 특성이 악화되는 난점 또한 해소된다.
이어서, 본 발명에 의한 단위 메모리 셀을 살펴본다.
본 발명에 의한 단위 메모리셀은 반도체 메모리 소자로서, 순서대로 적층된 하부 전극, MTJ 및 제1 상부전극을 포함하며, 상기 MTJ는 상기 제1 상부전극의 상부에 적층된 제2 상부전극층을 식각 배리어로 식각되어 형성되며, 상기 하부 전극은 상기 제1 상부전극을 식각 배리어로 식각되어 형성되어 형성되는 것을 특징으로 한다.
나아가, 실리콘 산화물 또는 실리콘 질화물 중 어느 하나로 형성된 사이드 월 스페이서(160)를 더 포함하는 것이 바람직하며, 또한, 루테늄(Ru)(120a)이 MTJ(110a)와 제1 상부전극(130a)에 개재되어 형성되는 것이 바람직하다.
상술한 구성을 가지는 본 발명에 의한 단위 메모리셀을 도 5를 통하여 살펴본다.
본 발명에 의한 단위 메모리셀의 제1 상부전극은 탄탈룸(Ta), 탄탈 산화물(Ta Oxide), 티타늄(Ti) 및 산화 알루미늄(Al203) 중 어느 하나로 형성되며, 하부 전극은 질화티타늄(TiN) 및 질화탄탈(TaN) 중 어느 하나로 형성되는 것이 바람직하다.
제1 상부전극의 높이는 후속되는 화학적 기계적 연마(CMP)공정에서의 충분한 높이 마진을 확보하기 위하여 300~1000Å 이상의 높이로 형성되는 것이 바람직하다.
또한, MTJ(110)는 그 식각을 위하여 제1 상부전극에 적층되어 형성된 제2 상부전극층을 식각배리어로 하여 식각되어 형성되며, 이 때, 제2 상부전극층은 MTJ의 형성이 완료되는 과정에서 전부 식각되는 것이 바람직하다.
또한, 하부전극(100a)는 스페이서(160) 및 제1 상부전극을 식각 배리어로 하여 형성된다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발며의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
100: 하부전극층 110: MTJ층
111: 고정 자화층 112: 터널장벽층
113: 자유 자화층 120: 자화반전 특성 향상층
130: 제1 상부전극층 140: 제2 상부전극층
150: 마스크층 150a: 마스크 패턴
140a: 제2 상부전극 130a: 제1 상부전극
120a: 루테늄막 110a: MTJ
100a: 하부전극 160: 스페이서
170: 선로
230a: 질화티타늄으로 형성된 제1 상부전극
231: 질화티타늄 식각잔존물 220: 루테늄층
210: MTJ층 200: 하부전극층
310: 오버에치에 의한 제1 상부전극의 에치된 상태
320: 루테늄층에 대한 펀치

Claims (24)

  1. 하부 전극층, MTJ층, 제1 상부전극층, 제2 상부전극층, 마스크층을 순서대로 적층하는 제1 단계;
    상기 마스크층을 식각하여 마스크 패턴을 형성하는 제2 단계;
    상기 마스크 패턴을 식각 배리어로 상기 제2 상부전극층 및 제1 상부전극층을 식각하는 제3 단계;
    상기 마스크층 및 상기 제2 상부전극층을 식각 배리어로 상기 MTJ층을 식각하는 제4 단계; 및
    상기 제1 상부전극층을 식각 배리어로 상기 하부 전극층을 식각하는 제5 단계
    를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 하부 전극층, MTJ층, 제1 상부전극층, 제2 상부전극층, 마스크층을 순서대로 적층하는 제1 단계;
    상기 마스크층을 식각하여 마스크 패턴을 형성하는 제2 단계;
    상기 마스크 패턴을 식각 배리어로 상기 제2 상부전극층 및 제1 상부전극층을 식각하는 제3 단계;
    상기 마스크층 및 상기 제2 상부전극층을 식각 배리어로 상기 MTJ층 및 상기 하부 전극층을 식각하는 제4 단계; 및
    를 포함하는 반도체 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1단계의 상기 MTJ층과 상기 제1 상부전극층 사이에 자화반전 특성 향상층을 추가로 형성하여 상기 제1 상부전극층과 함께 이후 공정을 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 자화반전 특성 향상층은 Ru, W, Pt, TiN 및 Ta 중 어느 하나로 형성된 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 상부전극층은 MTJ 및 하부전극층에 비하여 식각 선택비가 높고 전기 전도도가 높은 물질로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 제1 상부전극층은 텅스텐(W)으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제5 단계 이후에 존재하는 상기 제1 상부전극층의 두께는 300~1000Å 이상인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제4항에 있어서,
    상기 제1 상부전극층의 식각은 SF6, NF3, HBr, CF4, CL2 중 어느 하나의 식각 기체를 이용하는 식각인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  9. 제4항에 있어서,
    상기 제2 상부전극층은 MTJ와 다른 선택비를 가지는 물질로 형성된 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  10. 제4항에 있어서,
    상기 제2 상부전극층은 Ta, Ta를 포함한 산화물(Ta Oxide), Ti, Ti를 포함한 산화물(Ti Oxide), MgO 및 Ru 중 어느 하나로 형성된 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  11. 제4항에 있어서,
    상기 제2 상부전극층은 100Å 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 제2 상부전극층은 제4단계의 식각공정에서 모두 식각되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  13. 제4항에 있어서,
    상기 제2 상부전극층의 식각은 SF6, NF3, HBr, CF4, CL2 중 어느 하나의 식각 기체를 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  14. 제1항에 있어서,
    상기 하부 전극층의 식각은 SF6, NF3, BCl3, HBr, CF4, CL2 중 어느 하나의 식각기체를 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  15. 제4항에 있어서,
    상기 제4 단계의 식각은 CH3OH, CO, NH3, Cl2, SF6 및 NF3 중 어느 하나 이상의 식각 기체(Gas)를 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  16. 제1항에 있어서,
    상기 제4 단계 이후에, 절연막을 이용하여 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  17. 제16항에 있어서,상기 스페이서는 400℃이하에서 증착된 질화실리콘에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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