KR100956603B1 - 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법 - Google Patents

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Abstract

본 발명은 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법에 관한 것으로서, 본 발명의 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법은, 기판상에 하부 전극용 도전층, 제1 강자성체층, 절연층 및 제2 강자성체층의 적층 구조를 형성하는 단계; 상기 적층 구조 상에 제1 하드마스크로 작용하는 상부 전극용 도전층을 형성하는 단계; 상기 상부 전극용 도전층 상에 제2 하드마스크를 형성하는 단계; 상기 제2 하드마스크를 선택적으로 식각하여 제2 하드마스크 패턴을 형성하는 단계; 상기 제2 하드마스크 패턴을 식각 베리어로 상기 상부 전극용 도전층을 식각하여 상부 전극을 형성하는 단계; 및 적어도 상기 상부 전극을 식각 베리어로 상기 적층 구조를 식각하는 단계를 포함하고, 상술한 본 발명에 의한 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법은, 더블 하드마스크를 이용하여 포토레지스트 패턴의 마진 부족으로 인한 하부층의 어택을 방지할 수 있다.
자기 터널링 접합 구조, STT-RAM, 패터닝, 더블 하드마스크

Description

자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법{METHOD FOR PATTERNING SEMICONDUCTOR DEVICE WITH MAGNETIC TUNNELING JUNCTION STRUCTURE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 자기 터널링 접합(MJT, magnetic tunneling junction) 구조를 갖는 반도체 소자의 패터닝 방법에 관한 것이다.
최근 디램(DRAM)과 플래쉬 메모리 소자를 대체할 수 있는 차세대 메모리 소자의 개발이 활발히 이루어지고 있다.
그 중 하나는, 자기 터널링 접합(MTJ, magnetic tunnel junction)이라는 자성 물질 구조에서 자성을 띠느냐 띠지 않느냐에 따라 0과 1로 데이터를 저장하는 메모리 소자, 예를 들어, STT-RAM(Spin Transfer Torque RAM)이다. 여기서, 자기 터널링 접합 구조는 터널링 베리어(tunneling barrier)로서의 절연층(일반적으로는 Al2O3)을 사이에 둔 두 강자성체층(ferromagnetic layer)의 샌드위치 구조로 이루어진다.
도1a 및 도1b은 종래 기술에 따른 자기 터널링 접합 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 요구되는 소정의 하부 구조물이 형성된 기판(10) 상에 하부 전극용 도전층(11)을 형성한다.
이어서, 하부 전극용 도전층(11) 상에 자기 터널링 접합 구조 형성을 위하여 제1 강자성체층(12), 터널링 베리어로 작용하는 절연층(13) 및 제2 강자성체층(14)을 순차적으로 형성한다.
이어서, 제2 강자성체층(14) 상에 상부 전극용 도전층(15)을 형성한다. 여기서, 상부 전극용 도전층(15)은 후속 하부층들(제2 강자성체층(14), 절연층(13), 제1 강자성체층(12) 및 하부 전극용 도전층(11)) 패터닝시의 하드마스크로도 사용된다.
이어서, 상부 전극용 도전층(15), 제2 강자성체층(14), 절연층(13), 제1 강자성체층(12) 및 하부 전극용 도전층(11)을 패터닝하기 위하여, 상부 전극용 도전층(15) 상에 포토레지스트 패턴(17)을 형성한다. 여기서, 포토레지스트 패턴(17) 형성 전에 상부 전극용 도전층(15) 상부에 노광 공정시 반사 방지를 위한 반사방지막(16)을 더 형성할 수도 있다.
도1b에 도시된 바와 같이, 포토레지스트 패턴(17)을 식각 베리어로 상부 전극용 도전층(15)을 식각하여 상부 전극(15´)을 형성한다. 이 과정에서 포토레지스트 패턴(17)이 손실될 수 있다.
이어서, 적어도 상부 전극(15´)을 식각 베리어로 제2 강자성체층(14), 절연 층(13), 제1 강자성체층(12) 및 하부 전극용 도전층(11)을 순차적으로 식각하여, 하부 전극(11´) 및 상부 전극(15´) 사이에 제1 강자성체층 패턴(12´), 절연층 패턴(13´) 및 제2 강자성체층 패턴(14´)이 순차적으로 적층된 자기 터널링 접합 구조(100)가 개재된 구조물을 형성한다.
그러나, 이러한 자기 터널링 접합 구조를 갖는 메모리 소자의 크기는 매우 작기 때문에, 상기 포토레지스트 패턴(17) 형성시 ArF 노광 장비가 필요하며 포토레지스트 패턴(17)의 높이도 매우 낮아지는 문제가 있다. 그에 따라, 포토레지스트 패턴(17)의 마진 부족으로 인하여 상부 전극(15´)에 어택(attack)을 가하게 되고, 그에 따라 상부 전극(15´)의 하부에 있는 제2 강자성체층 패턴(14´) 등에 어택(attack)을 가하는 문제점이 있다
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 더블 하드마스크(double hardmask)를 이용하여 포토레지스트 패턴의 마진 부족으로 인한 하부층의 어택을 방지할 수 있는 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법은, 기판상에 하부 전극용 도전층, 제1 강자성체층, 절연층 및 제2 강자성체층의 적층 구조를 형성하는 단계; 상기 적층 구조 상에 제1 하드마스크로 작용하는 상부 전극용 도전층을 형성하는 단계; 상기 상부 전극용 도전층 상에 제2 하드마스크를 형성하는 단계; 상기 제2 하드마스크를 선택적으로 식각하여 제2 하드마스크 패턴을 형성하는 단계; 상기 제2 하드마스크 패턴을 식각 베리어로 상기 상부 전극용 도전층을 식각하여 상부 전극을 형성하는 단계; 및 적어도 상기 상부 전극을 식각 베리어로 상기 적층 구조를 식각하는 단계를 포함한다.
상술한 본 발명에 의한 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법은, 더블 하드마스크를 이용하여 포토레지스트 패턴의 마진 부족으로 인한 하 부층의 어택을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명의 제1 실시예에 따른 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 요구되는 소정의 하부 구조물이 형성된 기판(20) 상에 하부 전극용 도전층(21)을 형성한다. 하부 전극용 도전층(21)은 Ta으로 이루어질 수 있다.
이어서, 하부 전극용 도전층(21) 상에 자기 터널링 접합 구조 형성을 위하여 제1 강자성체층(22), 터널링 베리어로 작용하는 절연층(23) 및 제2 강자성체층(24)을 순차적으로 형성한다.
이어서, 제2 강자성체층(24) 상에 상부 전극용 도전층(25)을 형성한다. 여기서, 상부 전극용 도전층(25)은 후속 하부층들(제2 강자성체층(24), 절연층(23), 제1 강자성체층(22) 및 하부 전극용 도전층(21)) 패터닝시의 하드마스크로도 사용되는 것으로서, Ta으로 이루어진다.
도2b에 도시된 바와 같이, 포토레지스트 패턴을 형성하기에 앞서, 상부 전극용 도전층(25) 상에 추가적으로 하드마스크(26)를 형성한다. 이는, 포토레지스트 패턴의 마진 부족으로 하드마크스로 작용하는 상부 전극용 도전층(25)의 식각이 어렵기 때문이다. 이와 같이 상부 전극용 도전층(25)이 첫번째 하드마스크로 이용되고 추가적으로 형성되는 하드마스크(26)가 두번째 하드마스크로 이용되기 때문에 본 발명은 더블 하드마스크를 이용한다고 할 수 있다. 이와 같은 하드마스크(26)는 산화물 계열의 박막(예를 들어, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma)막, PSG(Phospho Silicate Glass)막, SiO2막 또는 USG(Undoped Silcate Glass)막) 또는 폴리실리콘막으로 이루어질 수 있다.
이어서, 하드마스크(26) 상부에 상부 전극용 도전층(25), 제2 강자성체층(24), 절연층(23), 제1 강자성체층(22) 및 하부 전극용 도전층(21)을 패터닝하기 위한 포토레지스트 패턴(28)을 형성한다. 여기서, 포토레지스트 패턴(28) 형성 전에 하드마스크(26) 상부에 노광 공정시 반사 방지를 위한 반사방지막(27)을 더 형성할 수도 있다.
도2c에 도시된 바와 같이, 포토레지스트 패턴(28)을 식각 베리어로 하드마스크(26)를 식각하여 하드마스크 패턴(26´)을 형성한다.
포토레지스트 패턴(28)은 하드마스크 패턴(26´) 형성 과정에서 제거되거나 별도의 스트립 공정으로 제거될 수 있다.
도2d에 도시된 바와 같이, 하드마스크 패턴(26´)을 식각 베리어로 상부 전극용 도전층(25)을 식각하여 상부 전극(25´)을 형성한다.
이어서, 적어도 상부 전극(25´)을 식각 베리어로 제2 강자성체층(24), 절연층(23), 제1 강자성체층(22) 및 하부 전극용 도전층(21)을 순차적으로 식각하여, 하부 전극(21´) 및 상부 전극(25´) 사이에 제1 강자성체층 패턴(22´), 절연층 패턴(23´) 및 제2 강자성체층 패턴(24´)이 순차적으로 적층된 자기 터널링 접합 구조(200)가 개재된 구조물을 형성한다.
이와 같이 하드마스크 패턴(26´) 및 상부 전극(25´)이 더블 하드마스크로 작용하기 때문에 자기 터널링 접합 구조(200) 및 하부 전극(21´)의 패터닝이 용이하다.
도3a 내지 도3d는 본 발명의 제2 실시예에 따른 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 요구되는 소정의 하부 구조물이 형성된 기판(30) 상에 하부 전극용 도전층(31)을 형성한다. 하부 전극용 도전층(31)은 Ta으로 이루어질 수 있다.
이어서, 하부 전극용 도전층(31) 상에 자기 터널링 접합 구조 형성을 위하여 제1 강자성체층(32), 터널링 베리어로 작용하는 절연층(33) 및 제2 강자성체층(34)을 순차적으로 형성한다.
이어서, 제2 강자성체층(34) 상에 상부 전극용 도전층(35)을 형성한다. 여기서, 상부 전극용 도전층(35)은 후속 하부층들(제2 강자성체층(34), 절연층(33), 제1 강자성체층(32) 및 하부 전극용 도전층(31)) 패터닝시의 하드마스크로도 사용되는 것으로서, Ta으로 이루어진다.
도3b에 도시된 바와 같이, 상부 전극용 도전층(35) 상에 추가적으로 하드마 스크(37)를 형성한다. 추가적으로 하드마스크(37)를 형성하는 이유는, 본 발명의 제1 실시예의 설명에서 전술한 바와 같다. 여기서, 하드마스크(37)는 최근 DRAM 소자 등에서 식각 선택비 확보 등의 우수한 특성을 가져 하드마스크 물질로 널리 이용되는 카본(carbon) 계열의 박막으로 이루어진다. 카본 계열의 박막으로 비정질탄소막(amourphous carbon), SOC(Spin On Carbon)막 또는 SiOC막을 이용한다.
그러나, 상부 전극용 도전층(35)을 이루는 Ta은 일반적으로 카본 계열의 박막과의 접착(adhesion) 특성이 좋지 못하기 때문에, 상부 전극용 도전층(35) 상에 하드마스크(37)로 카본 계열의 박막을 형성하는 경우 카본 계열의 박막이 들뜨는 리프팅(lifting) 문제가 발생하게 된다. 이러한 문제를 해결하기 위하여, 카본 계열의 박막으로 이루어지는 하드마스크(37) 하부에 버퍼층(36)을 개재시킨다. 버퍼층(36)은 산화물 계열의 박막(예를 들어, PETEOS막, HDP막, PSG막, SiO2막 또는 USG막)으로 이루어지는 것이 바람직하다.
이어서, 하드마스크(37) 상부에 상부 전극용 도전층(35), 제2 강자성체층(34), 절연층(33), 제1 강자성체층(32) 및 하부 전극용 도전층(31)을 패터닝하기 위한 포토레지스트 패턴(40)을 형성한다. 여기서, 포토레지스트 패턴(40) 형성 전에 하드마스크(37) 상부에 SiON막(38) 및 노광 공정시 반사 방지를 위한 반사방지막(39)을 더 형성할 수도 있다.
도3c에 도시된 바와 같이, 포토레지스트 패턴(40)을 식각 베리어로 하드마스크(37)를 식각하여 하드마스크 패턴(37´)을 형성한다.
포토레지스트 패턴(38)은 하드마스크 패턴(37´) 형성 과정에서 제거되거나 별도의 스트립 공정으로 제거될 수 있다.
도3d에 도시된 바와 같이, 하드마스크 패턴(37´)을 식각 베리어로 상부 전극용 도전층(35)을 식각하여 상부 전극(35´)을 형성한다.
이어서, 적어도 상부 전극(35´)을 식각 베리어로 제2 강자성체층(34), 절연층(33), 제1 강자성체층(32) 및 하부 전극용 도전층(31)을 순차적으로 식각하여, 하부 전극(31´) 및 상부 전극(35´) 사이에 제1 강자성체층 패턴(32´), 절연층 패턴(33´) 및 제2 강자성체층 패턴(34´)이 순차적으로 적층된 자기 터널링 접합 구조(300)가 개재된 구조물을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 및 도1b은 종래 기술에 따른 자기 터널링 접합 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도2a 내지 도2d는 본 발명의 제1 실시예에 따른 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법을 설명하기 위한 공정 단면도.
도3a 내지 도3d는 본 발명의 제2 실시예에 따른 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 기판 31 : 하부 전극용 도전층
32 : 제1 강자성체층 33 : 절연층
34 : 제2 강자성체층 35 : 상부 전극용 도전층
36 : 버퍼층 37 : 하드마스크
38 : SiON막 39 : 반사방지막
40 : 포토레지스트 패턴

Claims (8)

  1. 기판상에 하부 전극용 도전층, 제1 강자성체층, 절연층 및 제2 강자성체층의 적층 구조를 형성하는 단계;
    상기 적층 구조 상에 제1 하드마스크로 작용하는 상부 전극용 도전층을 형성하는 단계;
    상기 상부 전극용 도전층 상에 제2 하드마스크를 형성하는 단계;
    상기 제2 하드마스크를 선택적으로 식각하여 제2 하드마스크 패턴을 형성하는 단계;
    상기 제2 하드마스크 패턴을 식각 베리어로 상기 상부 전극용 도전층을 식각하여 상부 전극을 형성하는 단계; 및
    적어도 상기 상부 전극을 식각 베리어로 상기 적층 구조를 식각하는 단계
    를 포함하는 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법.
  2. 제1항에 있어서,
    상기 상부 전극용 도전층은, Ta으로 이루어지는
    자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 하드마스크는, 폴리실리콘막 또는 산화물 계열의 박막으로 이루어지는
    자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법.
  4. 제3항에 있어서,
    상기 산화물 계열의 박막은, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma)막, PSG(Phospho Silicate Glass)막, SiO2막 또는 USG(Undoped Silcate Glass)막인
    자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 하드마스크는, 카본 계열의 박막으로 이루어지고,
    상기 제2 하드마스크의 하부에 버퍼층이 개재되는
    자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법.
  6. 제5항에 있어서,
    상기 카본 계열의 박막은, 비정질 탄소막, SOC(Spin On Carbon)막 또는 SiOC막인
    자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법.
  7. 제5항에 있어서,
    상기 버퍼층은, 산화물 계열의 박막인
    자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법.
  8. 제7항에 있어서,
    상기 산화물 계열의 박막은, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma)막, PSG(Phospho Silicate Glass)막, SiO2막 또는 USG(Undoped Silcate Glass)막인
    자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법.
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