KR20150112979A - 자기저항 디바이스를 제조하는 방법 - Google Patents

자기저항 디바이스를 제조하는 방법 Download PDF

Info

Publication number
KR20150112979A
KR20150112979A KR1020157020644A KR20157020644A KR20150112979A KR 20150112979 A KR20150112979 A KR 20150112979A KR 1020157020644 A KR1020157020644 A KR 1020157020644A KR 20157020644 A KR20157020644 A KR 20157020644A KR 20150112979 A KR20150112979 A KR 20150112979A
Authority
KR
South Korea
Prior art keywords
etching
layer
photoresist
hard mask
depositing
Prior art date
Application number
KR1020157020644A
Other languages
English (en)
Inventor
사린 에이. 데쉬판데
산지브 아가왈
Original Assignee
에버스핀 테크놀러지스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에버스핀 테크놀러지스, 인크. filed Critical 에버스핀 테크놀러지스, 인크.
Publication of KR20150112979A publication Critical patent/KR20150112979A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H01L43/12—
    • H01L43/02—
    • H01L43/08—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

자기저항-기반 디바이스를 제조하는 방법은 하드 마스크 층을 에칭하는 단계로서, 상기 에칭은 그 위에 상기 하드 마스크 층 대 포토 레지스트의 2:1 이상 및 바람직하게는 5:1 미만의 선택성을 갖는, 상기 에칭 단계를 포함한다. 선택적으로, 상기 포토 레지스트는 상기 에칭 이전에 트리밍되며, 산소가 측면 수축을 증가시키기 위해 상기 포토 레지스트의 트리밍 동안 또는 그것에 바로 이어 인가될 수 있다. 부가적인 단계는 상기 구조 및 에칭 챔버로부터 폴리머를 제거하기 위해 상기 에칭 동안 산소 처리를 포함한다.

Description

자기저항 디바이스를 제조하는 방법{METHOD OF MANUFACTURING A MAGNETORESISTIVE DEVICE}
본 출원은 여기에 참조로서 통합되는, 2013년 1월 31일에 출원된 미국 가 특허 출원 번호 제61/759,004호의 이득을 주장한다.
여기에 설명된 대표적인 실시예들은 일반적으로 집적 회로 디바이스를 제조하는 방법에 관한 것이며, 보다 특히 더 작은 구조들/비트들을 제공하는 에칭 기술들을 포함하여, 자기저항-기반 디바이스를 제조하는 방법들에 관한 것이다.
자기전자 디바이스들, 스핀 전자 디바이스들, 및 스핀트로닉 디바이스들은 대개 전자 스핀에 의해 야기되는 효과들을 이용하는 디바이스들에 대한 같은 뜻을 가진 용어들이다. 자기전자는 비-휘발성, 신뢰성 있는, 내방사선성, 및 고-밀도 데이터 저장 및 검색을 제공하기 위해 다수의 정보 디바이스들에서 사용된다. 다수의 자기전자 정보 디바이스들은, 자기저항 랜덤 액세스 메모리(MRAM), 자기 센서들, 및 디스크 드라이브들을 위한 판독/기록 헤드들을 포함하지만, 이에 제한되지 않는다.
통상적으로 MRAM은 자기저항 메모리 소자들(비트들)의 어레이를 포함한다. 각각의 자기저항 메모리 소자는 통상적으로 자기 터널 접합(magnetic tunnel junction; MTJ)과 같은, 다양한 비-자기성 층들에 의해 분리된 다수의 자기 층들을 포함하며, 상기 디바이스의 자기 상태에 의존하는 전기적 저항을 보여주는 구조를 가진다. 정보는 자기 층들에서 자화 벡터들의 방향들로서 저장된다. 하나의 자기 층에서의 자화 벡터들은 자기적으로 고정되거나 또는 피닝되는 반면, 또 다른 자기 층의 자화 방향은 각각 "평행" 및 "역평행" 상태들로 불리우는 동일 및 반대 방향들 사이에서 자유롭게 스위칭할 수 있다. 평행 및 역평행 자기 상태들에 대응하여, 자기 메모리 소자는 각각 낮은 및 높은 전기적 저항 상태들을 가진다. 따라서, 저항의 검출은 MTJ 디바이스와 같은, 자기저항 메모리 소자로 하여금 자기 메모리 소자에 저장된 정보를 제공하도록 허용한다. 자유 층을 프로그램하기 위해 사용된 두 개의 완전히 상이한 방법들이 있다: 필드 스위칭 및 스핀-토크 스위칭. 필드-스위칭 MRAM에서, MTJ 비트에 인접한 전류 운반 라인들은 자유 층 상에서 동작하는 자기장들을 발생시키기 위해 사용된다. 스핀-토크 MRAM에서, 스위칭은 MTJ 자체를 통해 전류 펄스들을 갖고 성취된다. 스핀-분극된 터널링 전류에 의해 운반된 각 운동량은 자유 층의 역전을 야기하며, 최종 상태(평행 또는 역평행)는 전류 펄스의 극성에 의해 결정된다. 스핀-토크 전달은 전류 흐름들이 실질적으로 계면들에 수직이도록 패터닝되거나 또는 그 외 배열되는 MTJ 디바이스들 및 거대 자기저항 디바이스들에서 및 전류 흐름들이 실질적으로 도메인 벽에 수직일 때 간단한 와이어-형 구조들로 발생하는 것으로 알려져 있다. 자기저항을 보여주는 임의의 이러한 구조는 스핀-토크 자기저항 메모리 소자일 가능성을 가진다. 몇몇 디바이스 설계들에서, MTJ의 자유 자기 층은 막 평면에서 자화를 갖고 안정된 자기 상태들을 가질 수 있으며, 다른 경우들에서, 안정된 상태들은 평면에 수직인 자화를 가진다. 평면-내 디바이스들은 통상적으로 자유 층의 평면-내 형태에 의해 정의된 그것들의 자기 용이 축을 가지며 수직 디바이스들은 통상적으로 수직 용이 축을 생성하는 수직 자기 이방성(perpendicular magnetic anisotropy; PMA)을 가진 재료들을 이용한다.
비트 패턴 충실도는 MRAM 성능에 매우 중요하다. MTJ 비트 에칭은 상부 전극 에칭(주로 화학적) 및 자기 스택 에칭(주로 물리적)을 포함한다. 포토레지스트 및 테트라-에틸-오쏘-실란(TEOS)의 하드 마스크는 이들 두 개의 에칭들 하에서 잘 수행하지 않는다. 비트 형태는 상부 전극 에칭 동안 변경되며 그것의 패턴 충실도를 잃는다. 비트 형태에서의 이러한 변화는 높은 종횡비 비트들에 대한 두꺼운 포토레지스트의 사용에 의해 감소될 수 있지만, 두꺼운 포토레지스트는 충돌하여 불규칙적인 비트 형태를 야기하려는 경향이 있다.
따라서, 높은 비트 패턴 충실도를 제공하는 하드 마스크를 가진 자기저항-기반 디바이스를 제조하는 방법에 대한 요구가 있다. 더욱이, 대표적인 실시예들의 바람직한 특징들 및 특성들은 첨부한 도면들 및 앞서 말한 기술 분야 및 배경과 함께 취해진, 후속하는 상세한 설명 및 첨부된 청구항들로부터 분명해질 것이다.
자기저항-기반 디바이스를 제조하는 방법은 높은 종횡비 및 높은 패턴 충실도를 가진 구조들을 제공함으로써 고 비트 패턴 충실도를 제공한다.
대표적인 실시예에서, 자기저항-기반 디바이스를 제조하는 방법은, 자기 재료층을 제공하는 단계; 상기 자기 재료층 위에 전기적 도전층을 증착시키는 단계; 상기 금속층 위에 하드 마스크 층을 증착시키는 단계; 상기 유전체 층 위에 패터닝된 포토 레지스트를 증착시키는 단계; 하드 마스크를 형성하기 위해 상기 전기적 도전층 대 상기 포토 레지스트의 비가 적어도 2:1 이상으로 이루어진 선택성을 갖고 상기 포토 레지스트에 의해 커버되지 않은 상기 하드 마스크 층을 에칭하는 단계; 전극을 형성하기 위해 상기 하드 마스크로 커버되지 않은 상기 전기적 도전층을 에칭하는 단계; 및 자기 재료 스택을 형성하기 위해 상기 전극에 의해 커버되지 않은 상기 자기 재료층을 에칭하는 단계를 포함한다.
또 다른 대표적인 실시예에서, 자기 재료층 위에 형성된 전기적 도전층, 상기 전기적 도전층 위에 형성된 하드 마스크 층, 및 상기 하드 마스크 층 위에 형성된 패터닝된 포토 레지스트를 포함하는 자기저항-기반 디바이스를 제조하는 방법으로서, 상기 방법은 하드 마스크를 형성하기 위해 적어도 2:1의 선택성을 갖고 상기 패터닝된 포토 레지스트에 의해 커버되지 않은 상기 하드 마스크 층을 에칭하는 단계; 전극을 형성하기 위해 상기 하드 마스크에 의해 커버되지 않은 상기 전기적 도전층을 에칭하는 단계; 및 자기 재료 스택을 형성하기 위해 상기 전기적으로 도전성 전극에 의해 커버되지 않은 상기 자기 재료층을 에칭하는 단계를 포함한다.
자기저항-기반 디바이스를 제조하는 방법은 높은 종횡비 및 높은 패턴 충실도를 가진 구조들을 제공함으로써 고 비트 패턴 충실도를 제공한다.
본 발명은 이후 다음의 도면들과 함께 설명될 것이며, 여기에서 유사한 부호들은 유사한 요소들을 나타낸다.
도 1 내지 도 6은 제 1 대표적인 실시예에 따른 자기저항-기반 디바이스의 제조의 단면도들.
도 7은 제 1 대표적인 실시예에 따른 자기저항-기반 디바이스를 제조하는 방법의 흐름도.
도 8은 제 2 대표적인 실시예에 따른 자기저항-기반 디바이스를 제조하는 방법의 흐름도.
다음의 상세한 설명은 사실상 단지 예시적이며 주제의 실시예들 또는 이러한 실시예들의 응용 및 사용들을 제한하도록 의도되지 않는다. 대표적인 것으로서 여기에 설명된 임의의 구현은 반드시 다른 구현들에 비교하여 선호되거나 또는 유리한 것으로 해석되는 것은 아니다. 더욱이, 이전 기술 분야, 배경, 간단한 요약, 또는 다음의 상세한 설명에 제공된 임의의 표현된 또는 함축된 이론에 의해 한계를 이루기 위한 의도는 없다.
본 설명의 과정 동안, 유사한 부호들은 다양한 대표적인 실시예들을 예시하는 상이한 도면들에 따라 유사한 요소들을 식별하기 위해 사용된다.
여기에 설명된 대표적인 실시예들은 다음과 같이 알려진 리소그래픽 프로세스들을 사용하여 제작될 수 있다. 집적 회로들의 제작은 몇몇 방식으로 상호 작용하는 재료들의 여러 개의 층들의 생성을 수반한다. 이들 층들 중 하나 이상은 층의 다양한 영역들이 상이한 전기적 또는 다른 특성들을 갖도록 패터닝될 수 있으며, 이것은 전기적 구성요소들 및 회로들을 생성하기 위해 층 내에 또는 다른 층들로 상호 연결될 수 있다. 이들 영역들은 다양한 재료들을 선택적으로 도입하거나 또는 제거함으로써 생성될 수 있다. 이러한 영역들을 정의하는 패턴들은 종종 리소그래피 프로세스들에 의해 생성된다. 예를 들면, 포토 레지스트 재료의 층은 웨이퍼 기판 위에 놓인 층으로 도포된다. 포토 마스크(깨끗하며 불투명한 면적들을 포함한)는 자외선, 전자들, 또는 x-선들과 같은, 방사선의 형태에 의해 이러한 포토 레지스트 재료를 선택적으로 노출시키기 위해 사용된다. 상기 방사선에 노출된 포토 레지스트 재료, 또는 상기 방사선에 노출되지 않은 것은 현상액의 도포에 의해 제거된다. 에칭은 그 후 남아있는 레지스트에 의해 보호되지 않은 층에 적용되며, 레지스트가 제거될 때, 기판 위에 놓인 층은 패터닝된다. 대안적으로, 템플릿으로서 포토 레지스트를 사용한 구조를 형성하는, 첨가물 프로세스가 또한 사용될 수 있다.
도 1을 참조하면, 부분적으로 형성된 자기저항-기반 디바이스(100)의 단면도는 전기적 도전층(102), 터널 배리어 층(104), 자기 층들(106), 전기적 도전층(108), 하드 마스크 층(110), 및 포토 레지스트 층(112)을 포함한다.
전기적 도전성 재료들(예를 들면, 탄탈(Ta), 탄탈-질화물(TaN) 또는 Ta-TaN 합성물) 중 하나 이상의 층들을 포함한 전기적 도전층(102)은 현재 알려져 있거나 또는 나중에 개발될 임의의 에천트들 및/또는 기술을 사용하여 - 예를 들면, 기계적 에천트들 및 기술들(예를 들면, 스퍼터 에천트들 및 기술들) 또는 화학적 에칭 기술들을 사용하여 에칭되고, 형성되고, 및/또는 패터닝될 수 있다. 본 발명은, 전기적 도전성 재료들 중 하나 이상의 층들을 에칭하며 그에 의해 전극(102')을 형성하고, 정의하며 및/또는 제공하기 위해, 현재 알려져 있는지 또는 나중에 개발되는지에 관계없이, 임의의 적절한 에천트들 및 기술들(예를 들면, Ar 또는 Xe과 같은 불활성 캐리어 가스들과 조합하여 CF4, CHF3, CH2F2)을 이용할 수 있다는 것이 주의되어야 한다. 특히, 일 실시예에서, Ta, TaN 또는 Ta-TaN 합성물 전극(102')은 약 50 내지 1000 옹스트롬들의 두께를 포함할 수 있다. 전극(102')은 이 기술분야의 숙련자들에게 알려진 바와 같이 피닝 및 피닝된 강자성 층들(도시되지 않음)을 포함할 수 있으며, 재료, 예를 들면, 이리듐 망간, 백금 망간, 코발트 철, 코발트 철 붕소, 니켈 철, 루테늄 등, 또는 그것의 임의의 조합일 수 있다.
터널 배리어 층(104)은 일 대표적인 실시예에서 절연 재료, 예를 들면, 알루미늄 산화물 또는 마그네슘 산화물일 수 있다.
자기 층들(106)은 예를 들면, 이 산업에서의 것들에 알려진 바와 같이, 하나 이상의 합성 반강자성 구조들(SAF) 또는 합성 강자성 구조들(SYF), 예를 들면, 니켈 철, 코발트 철, 코발트 철 붕소, 루테늄 등, 자기 재료들(예를 들면, 니켈(Ni), 철(Fe), 코발트(Co), 팔라듐(Pd), 마그네슘(Mg), 망간(Mn) 및 그것의 합금들) 중 하나 이상의 층들, 및 현재 알려져 있거나 또는 나중에 개발될 다른 재료들(예를 들면, 루테늄(Ru), 구리(Cu), 알루미늄(Al)을 포함하는)을 포함한다. 이러한 재료들 및/또는 구조들은 현재 알려져 있거나 또는 나중에 개발된 임의의 조합 또는 순열로 배열될 수 있다.
하드 마스크 층(110)(금속층)은 현재 알려져 있거나 또는 나중에 개발될 임의의 기술, 예를 들면 잘 알려진 종래의 기술들을 사용하여 전기적 도전성 재료들 중 하나 이상의 층들 상에서 증착되고, 성장되고, 스퍼터링되고 및/또는 제공된다(이후, 총괄하여 "증착되는" 또는 그것의 형태들). 일 실시예에서, 하드 마스크 층(110)은 전기적 도전성 전극(108) 및 자기 층들(106)의 에칭 프로세스에 대해 또는 그동안 비교적 불활성인 재료를 포함하고 및/또는 그것으로 이루어진다. 예를 들면, 일 실시예에서, 하드 마스크 층(110)은 10:1 이상이며 바람직한 실시예에서, 20:1 이상인 선택성을 포함하는 전기적 도전성 재료들 및/또는 자기 재료들 중 하나 이상의 층들의 화학적 에칭 및/또는 기계적 에칭 프로세스들과 관련된 선택성을 가진 재료를 포함하고 및/또는 그것으로 이루어진다.
바람직한 실시예에서, 하드 마스크 층(110)은 실리콘 산화물(예를 들면, 테트라에틸오쏘실리케이트(TEOS)를 사용하여 제공된) 및 알루미늄의 조합, 마그네슘, 티타늄, 탄탈, 또는 그것의 임의의 조합일 수 있다. 이 실시예에서, 알루미늄, 마그네슘, 티타늄, 탄탈, 또는 그것의 임의의 조합의 증착 후, 실리콘 산화물은, 예를 들면, 그에 의해 산소가 알루미늄, 마그네슘, 티타늄, 탄탈, 또는 그것의 임의의 조합에 의해 실리콘 산화물 아래의, 각각 알루미늄 산화물, 마그네슘 산화물, 티타늄 산화물, 탄탈 산화물, 또는 그것의 임의의 조합 층으로 흡수되는 TEOS를 사용하여 증착된다. 이러한 재료는 MTJ 디바이스(100)를 형성하기 위해 후속 프로세싱 동안 MJT 디바이스(100)의 자기 재료들의 측벽들 및/또는 터널 배리어(104)의 노출된 표면들 또는 에지들을 "보호할" 때 유용할 수 있다. 상기 주지된 바와 같이, 미국 특허 번호 제8,119,424호에 설명된 기술들은 후속 프로세싱(예를 들면, MTJ 디바이스(100)의 제 2 부분(105)을 형성하기 위한 에칭 프로세스들)을 고려하여 MTJ 디바이스(100)의 자기 재료들의 물리적 및/또는 전기적 특성들의 무결성 및/또는 균일성을 개선하고, 유지하며, 및/또는 강화하기 위해 이용될 수 있다.
하드 마스크 층(110)은 하나 이상의 귀금속들 및/또는 그것의 합금, 예를 들면, 전이 금속들(예를 들면, Pt, Ir, Mo, W, Ru 및/또는 합금 AB(여기에서 A = Pt, Ir, Mo, W, Ru 및 B = Fe, Ni, Mn))과 귀금속의 합금들을 포함하며 및/또는 그것으로 이루어질 수 있다. 뿐만 아니라, 일 실시예에서, 하드 마스크 층(110)은 약 5 내지 200 옹스트롬들의 범위에서, 및 바람직한 실시예에서, 약 10 내지 150 옹스트롬들의 범위에서, 및 보다 바람직한 실시예에서, 약 20 내지 100 옹스트롬들의 범위에서의 두께를 포함할 수 있다. 예를 들면, 하드 마스크(110)는 PtMn 또는 IrMn을 포함할 수 있으며 예를 들면, 15 내지 150 옹스트롬들 또는 25 내지 100 옹스트롬들의 두께 범위를 포함한다.
일 실시예에서, 하드 마스크 층(110)은 하나 이상의 귀금속들 및/또는 그것의 합금들, 예를 들면, 전이 금속들(예를 들면, Pt, Ir, Mo, W, Ru 및/또는 합금 AB(여기에서 A = Pt, Ir, Mo, W, Ru 및 B = Fe, Ni, Mn))과 귀금속의 합금들을 포함한다. 또한, 일 실시예에서, 금속 하드 마스크는 약 5 내지 200 옹스트롬들의, 및 바람직한 실시예에서, 약 10 내지 200 옹스트롬들의, 및 보다 바람직한 실시예에서, 약 20 내지 100 옹스트롬들의 두께 범위를 포함한다. 예를 들면, 금속 마스크는 PtMn 또는 IrMn으로 구성될 수 있으며 예를 들면, 15 내지 150 옹스트롬들 또는 20 내지 100 옹스트롬들의 두께 범위를 포함할 수 있다.
포토 레지스트 층(112)은 하드 마스크 층(110) 상에 증착되며 형성될 전기적 도전성 전극의 선택된 치수들과 일치하거나 또는 그것에 연관된 미리 결정된 치수들로 패터닝된다(도 2). 포토 레지스트 층(112)은 현재 알려져 있거나 또는 나중에 개발된 임의의 기술, 예를 들면, 감광성 폴리(페닐렌 에테르 케톤)(PEK), 자외선(UV) 및 다른 심 자외선(DUV) 및 365 nm(i-라인)의 파장을 가진 포토 레지스트들을 포함하여, 248 nm 또는 193 nm(건조 및 함침) 잘 알려진 종래의 증착 및 리소그래픽 기술들을 사용하여 증착되며 패터닝될 수 있다.
일 양상에서, 본 발명은 무엇보다도, 높은 종횡비 및 높은 패턴 충실도를 가진 구조들, 예를 들면, 집적 회로들에서 또는 그것 상에 제작된 MTJ 비트들 또는 구조들(예를 들면, 고 밀도 MRAM - 개별적인지 또는 내장되는지에 관계없이)을 제조하는 방법들에 관한 것이다. 여기에 설명된 방법들 및 프로세스들은 보다 얇은 포토 레지스트 층(보다 작은 비트들/구조들의 제작을 용이하게 하는)의 사용을 가능하게 하며 또한 하드 마스크 에칭 동안 부가적인 트리밍을 획득하기 위한 방법을 제공하는 적절한 선택성(하드마스크 대 포토 레지스트)을 포함할 수 있다.
일 대표적인 실시예에서, 본 발명들의 에칭 프로세스는 포토 레지스트에 비교하여 하드 마스크(예를 들면, SiO2)를 선택적으로 에칭하기 위해 유전체 에칭 챔버에서 구현될 수 있다. 바람직한 실시예에서, 본 발명들에 따른 프로세스는 여기에 설명된 바람직한 범위의 프로세스 파라미터들을 사용하여 2:1 내지 5:1(SiO2:포토 레지스트)의 선택성을 산출할 수 있다. 5:1 이상의 보다 큰 선택성이 사용될 수 있다.
또 다른 대표적인 실시예에서, 프로세스는 자기적으로 강화된 플라즈마가 플라즈마를 유지하고, 포함하며, 및/또는 특정한 영역(예를 들면, 웨이퍼 위)에 제한하는 자기적으로 강화된 플라즈마 에칭 챔버에서 수행된다. 이러한 식으로, 플라즈마에서의 에천트 이온들은 영역으로 포함되거나 또는 유지될 수 있으며, 그에 의해 보다 균일한 에칭 및/또는 보다 높은 선택성 에칭 레이트들을 제공한다.
도 2를 참조하면, 처음에 포토 레지스트 층(112)을 패터닝한 후, 포토레지스트 층(112)은 하드 마스크(110)를 사용하여 형성되고, 정의되며, 및/또는 패터닝되는 MTJ 디바이스(100)의 적어도 일 부분의 크기를 조정하거나 또는 수축시키기 위해 트리밍된다(포토 레지스트(112')를 형성하기 위해). 트리밍 프로세스는 또한 종횡 비 및 평활도를 증가시키는 것 외에 패턴 충실도(비트의 균일한 에지들)를 제공할 수 있다. 포토 레지스트 층(112)은 현재 알려지거나 또는 나중에 개발되는 임의의 기술, 예를 들면, 잘 알려진 종래의 트리밍 기술들을 사용하여 트리밍될 수 있다. 일 실시예에서, 트리밍 프로세스는 포토 레지스트(112')를 수축시키기 위해 O2 또는 Cl2/O2(1:1) 또는 CF4/O2(1:1) 가스들(202)을 이용할 수 있다. 원하는 크기를 획득하기 위해 가스들(202)의 비 및 프로세스 시간을 조정하는 것이 유리할 수 있다. 특히, CHF3, CH2F2 등과 같은 다른 가스들(202)이 Cl2 및 CF4에 대해 대체될 수 있다.
대표적인 실시예들의 프로세스들은, 자기 메모리들을 제조하기 위해 사용될 때, MTJ 비트에 양호한 접촉을 하기 위해 온전한 유전체 층을 가진 보다 작은 비트들을 야기하는 보다 얇은 포토레지스트(112') 및/또는 보다 긴 트리밍의 사용을 가능하게 한다. 프로세스는 자기 메모리들의 제조가 아닌 집적 회로 제조에 사용될 수 있다는 것을 주의하자.
선택적으로, 포토 레지스트 층(112)이 트리밍되는 동안 및/또는 그 후, 가스(302)는 에칭 프로세스 동안 발생된 임의의 폴리머를 제거하기 위해 포토 레지스트(112')를 처리하도록 인가될 수 있으며(도 3), 그에 의해 챔버에서 및/또는 자기저항-기반 디바이스(100)에서의 증가가 에칭되는 것을 방지한다. 이러한 가스(302)는 바람직하게는 산소일 수 있지만, Cl2, HCl, HBr, Br2, BCl3, CF4 또는 CHF3을 가진 Ar과 같은 불활성 캐리어 가스들을 포함할 수 있다. 트리밍 동안 인가될 때(도 2), 부가적인 트리밍이 달성된다. 가스(302)의 이러한 인가는 플라즈마 에칭 챔버가 사용될 때 산소 함량이 증가됨에 따라 비트 크기의 감소를 야기한다. 가스(302)는 포토 레지스트(112')를 경화시키고, 그에 의해 후속하는 에칭 화학 반응들에 대한 저항을 강화하며 포토 레지스트 선택성을 강화한다. 더욱이, 후속하는 에칭 화학 반응들에 대한 저항의 결과적인 강화는 패턴 충실도를 개선하는 라운딩 및 파괴/붕괴에 대하여 비트들의 에지들을 안정화시킨다.
도 4를 참조하면, 하드 마스크 층(110)은 그 후, 하드 마스크(110')를 형성하거나 또는 제공하기 위해, 예를 들면, 하드 마스크(110') 대 포토 레지스트(112')의 2:1 이상, 그러나 바람직하게는 2:1 내지 5:1의 선택성을 갖고 기계적 에칭을 통해(예를 들면, 스퍼터 에칭 기술들을 통해서와 같은) 하드 마스크(110')를 형성하도록 에칭된다. 특히, 하드 마스크 층(110)은 현재 알려지거나 또는 나중에 개발되는 임의의 에천트들 및/또는 기술을 사용하여 - 예를 들면, 종래의 에천트들 및 기술들(예를 들면, 광학 이미지 종점 기술들)을 사용하여 에칭되고, 형성되며 및/또는 패터닝될 수 있다. 본 발명들은 하드 마스크 층(110)을 에칭하며 그에 의해 하드 마스크(110')를 형성하고, 정의하며 및/또는 제공하기 위해, 현재 알려져 있는지 또는 나중에 개발되는지에 관계없이, 임의의 적절한 재료들, 예로서 금속 또는 유전체, 및 기술들을 이용할 수 있다.
도 5를 참조하면, 전기적 도전성 재료들(108)의 하나 이상의 층들은 그 후 하드 마스크(110')를 갖고 에칭되며, 그에 의해 전극(108')을 형성하고, 정의하고, 패터닝하며, 및/또는 제공하기 위해 그것의 특정한 부분들을 보호한다. 전기적 도전성 재료들(108)(예를 들면, Ta 또는 Ta-TaN 합성물) 중 하나 이상의 층들은 현재 알려져 있거나 또는 나중에 개발되는 임의의 에천트들 및/또는 기술을 사용하여 - 예를 들면, 기계적 에천트들 및 기술들(예를 들면, 스퍼터 에천트들 및 기술들)을 사용하여 에칭되고, 형성되며, 및/또는 패터닝될 수 있다. 본 발명들은 전기적 도전성 재료들 중 하나 이상의 층들을 에칭하며, 그에 의해 전극(108')을 형성하고, 정의하며, 및/또는 제공하기 위해, 현재 알려져 있거나 또는 나중에 개발되는지에 관계없이, 임의의 적절한 에천트들 및 기술들을 이용할 수 있다.
전극(108')을 보호하기 위해 전기적 도전성 재료들(108) 중 하나 이상의 층들을 에칭하며 하드 마스크(110')를 사용한 후, 자기 재료들(106)의 하나 이상의 층들은 자기 스택(106')을 형성하고, 정의하고, 패터닝하며 및/또는 제공하기 위해 에칭된다(도 6). 자기 재료들(106) 중 하나 이상의 층들은 현재 알려지거나 또는 나중에 개발되는 임의의 에천트들 및/또는 기술을 사용하여 - 예를 들면, 기계적 및/또는 화학적 기술들(예를 들면, 종래의 불소 및/또는 염소계 에칭 기술과 같은 저 바이어스 전력 스퍼터 기술 또는 화학적 에칭 기술)을 사용하여 에칭되고, 형성되며, 및/또는 패터닝될 수 있다. 특히, 하드 마스크(110') 및 전극(108')은 자기 스택(106')을 형성하고, 정의하며, 및/또는 패터닝하는 동안 비교적 영향을 받지 않는다. 여기에서, 하드 마스크(110')는 이러한 프로세싱에 비교적 불활성이며 하드 마스크(110')는 전극(108')을 보호한다(예를 들면, 특히 이러한 프로세싱이 저 바이어스 전력 스퍼터 에칭 기술과 관련되어 이용되는 이들 에너지들에서 금속 하드 마스크의 스퍼터 수율로 인해, 저 바이어스 전력 스퍼터 에칭 기술과 같은, 기계적 에칭 기술을 이용하는 경우에). 포토레지스트(112')는 전극(110')으로의 전기적 연결을 용이하게 하기 위해 제거될 수 있다는 것을 주의하라.
일 실시예에서, 자기 스택(106')의 형성, 정의 및/또는 패터닝 후, 하드 마스크(110)는 노출된 전기적 도전성 전극(504)에 대한 전기적 접촉을 용이하게 하기 위해 제거되거나 또는 벗겨질 수 있다(도 7). 하드 마스크(110)는 예를 들면, 종래의 기술들을 사용하여 제거되거나 또는 벗겨질 수 있다. 실제로, 하드 마스크(110)를 제거하거나 또는 벗긴 후, 노출된 전기적 도전성 전극(108)은 현재 알려져 있거나 또는 나중에 개발되는 임의의 프로세스들 및/또는 구조들을 사용하여 완성된 도체들(도시되지 않음) 및 자기저항-기반 디바이스를 감지하고, 판독하며 및/또는 기록하기 위해 연결될 수 있다. 특히, 또 다른 실시예에서, 하드 마스크(110)는 제거되거나 또는 벗겨지지 않지만, 자기저항-기반 디바이스는 바로 위에 설명된 바와 같이 완성된다.
특히, 또 다른 실시예에서, 하드 마스크(110)는, 자기 재료 스택의 형성, 정의, 및/또는 패터닝 후, 자기 재료 스택 상에 또는 그 위에 유지될 수 있으며 그 후 전기적 도전성 전극(또는 그것에 대한 일 부분)으로서 이용될 수 있다. 즉, 전기적 도전성 재료들의 하나 이상의 층들의 에칭을 통한 전기적 도전성 전극의 형성, 정의, 및/또는 패터닝 후, 금속 하드 마스크는 제거되는 것이 아니라, 전기적 도전성 전극(또는 그것의 부분)으로서 이용된다. 이 실시예에서, 금속 하드 마스크의 재료는 자기저항-기반 디바이스의 자기 재료 스택을 형성하거나 또는 정의하는 자기 재료들의 하나 이상의 층들의 에칭 프로세스들(예를 들면, 화학적 에칭 및/또는 기계적 에칭 프로세스들)과 관련되어 충분히 선택적일 뿐만 아니라 전기적 도전성 전극으로서 기능하기에 충분히 도전성이다. 예를 들면, 일 실시예에서, 금속 하드 마스크는 PtMn 및/또는 IrMn일 수 있으며 - 이것은 (i) 전기적 도전성 합금들이며 (ii) 자기저항-기반 디바이스의 자기 재료 스택 재료들을 형성하고, 정의하며, 및/또는 제공하는 자기 재료들의 하나 이상의 층들의 이들 특정한 에칭 프로세스들(예를 들면, 종래의 불소 및/또는 염소계 에칭 프로세스들)에 비교적 저항성이다.
도 7 및 도 8은 자기저항-기반 디바이스를 제조하기 위한 방법들(700, 800)의 대표적인 실시예들을 예시하는 흐름도들이다. 예시적인 목적들을 위해, 방법들(700, 800)에 대한 다음의 설명은 도 1 내지 도 6과 관련되어 상기 언급된 요소들을 참조할 수 있다. 방법들(700, 800)은 임의의 수의 부가적인 또는 대안적인 태스크들을 포함할 수 있고, 도 7-xxx에 도시된 태스크들은 예시된 순서로 수행될 필요는 없으며, 방법들(700, 800)은 여기에 상세히 설명되지 않은 부가적인 기능을 가진 보다 포괄적인 절차 또는 프로세스로 통합될 수 있다는 것이 이해되어야 한다. 게다가, 도 7 및 도 8에 도시된 태스크들 중 하나 이상은 의도된 전체 기능이 온전한 채로 있는 한 방법들(700, 800)의 실시예로부터 생략될 수 있다.
도 7의 흐름도를 참조하면, 자기저항-기반 디바이스를 제조하는 제 1 대표적인 실시예는 자기 재료층을 제공하는 단계(702); 상기 자기 재료층 위에 전기적 도전층을 증착시키는 단계(704); 상기 금속층 위에 하드 마스크 층을 증착시키는 단계(706); 상기 유전체 층 위에 패터닝된 포토 레지스트를 증착시키는 단계(708); 하드 마스크를 형성하기 위해 적어도 2:1 이상의 상기 전기적 도전층 대 상기 포토 레지스트로 이루어진 선택성을 갖고 상기 포토 레지스트에 의해 커버되지 않은 상기 하드 마스크 층을 에칭하는 단계(710); 전극을 형성하기 위해 상기 하드 마스크에 의해 커버되지 않은 상기 전기적 도전층을 에칭하는 단계(712); 및 자기 재료 스택을 형성하기 위해 상기 전극에 의해 커버되지 않은 상기 자기 재료층을 에칭하는 단계(714)를 포함한다.
도 8의 흐름도를 참조하면, 자기 재료층 위에 형성된 전기적 도전층, 상기 전기적 도전층 위에 형성된 하드 마스크 층, 및 상기 하드 마스크 층 위에 형성된 패터닝된 포토 레지스트를 포함한, 자기저항-기반 디바이스를 제조하는 제 2 대표적인 실시예는, 하드 마스크를 형성하기 위해 적어도 2:1의 선택성을 갖고 상기 패터닝된 포토 레지스트에 의해 커버되지 않은 상기 하드 마스크 층을 에칭하는 단계; 전극을 형성하기 위해 상기 하드 마스크에 의해 커버되지 않은 상기 전기적 도전층을 에칭하는 단계; 및 자기 재료 스택을 형성하기 위해 상기 전기적 도전성 전극에 의해 커버되지 않은 상기 자기 재료층을 에칭하는 단계를 포함한다.
대표적인 실시예들의 비트 형태는 얇은 금속 하드 마스크의 사용에 의해 에칭을 통한 포토레지스트 패터닝으로부터 유지되어, 보다 얇은 포토레지스트를 허용하며 그에 의해 높은 종횡 비 상부 전극 높이 대 임계 치수(CD) 비들에 대한 요구된 레지스트 종횡비를 개선한다. 포토레지스트 동안 또는 큰 포토레지스트 두께에 의해 야기된 에칭 동안 패턴 붕괴는 제거되며, 그에 의해 포토 충실도에 대해 개선시킨다.
여기에 설명되고 예시된 많은 발명들이 있다. 본 발명들의 특정한 실시예들, 특징들, 속성들 및 이점들이 설명되고 예시되지만, 많은 다른 것들, 뿐만 아니라 본 발명들의 상이한 및/또는 유사한 실시예들, 특징들, 속성들 및 이점들이 설명 및 예시들로부터 분명하다는 것이 이해되어야 한다. 이와 같이, 발명들의 상기 실시예들은 단지 대표적이다. 그것들은 철저하도록 또는 개시된 정확한 형태들, 기술들, 재료들 및/또는 구성들에 본 발명들을 제한하도록 의도되지 않는다. 많은 수정들 및 변형들이 본 개시를 고려하여 가능하다. 다른 실시예들이 이용될 수 있으며 동작 변화들은 본 발명들의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 이와 같이, 발명들의 범위는 상기 실시예들의 설명이 예시 및 설명의 목적들을 위해 제공되었기 때문에 단지 상기 설명에만 제한되지 않는다.
중요하게, 본 발명들은 임의의 단일 양상에도 실시예에도, 이러한 양상들 및/또는 실시예들의 임의의 조합들 및/또는 순열들에도 제한되지 않는다. 게다가, 본 발명들의 양상들, 및/또는 그것의 실시예들의 각각은 단독으로 또는 다른 양상들 및/또는 그것의 실시예들 중 하나 이상과 조합하여 이용될 수 있다. 간결성을 위해, 많은 이들 순열들 및 조합들은 여기에서 별도로 논의되고 및/또는 예시되지 않을 것이다.
여기에 개시된 설명된 대표적인 실시예들은 다양한 메모리 또는 센서 구조들 및 이를 만들기 위한 방법들에 관한 것이지만, 본 발명은 반드시 매우 다양한 반도체 프로세스들 및/또는 디바이스들에 적용 가능한 본 발명의 발명적 양상들을 예시하는 대표적인 실시예들에 제한되는 것은 아니다. 따라서, 상기 개시된 특정한 실시예들은, 본 발명이 여기에서의 교시들의 이득을 가진 이 기술분야의 숙련자들에게 명백한 상이하지만 동등한 방식들로 수정되며 실시될 수 있기 때문에, 단지 예시적이며 본 발명에 대한 제한들로서 취해져서는 안된다. 게다가, 설명된 층들의 두께는 개시된 두께 값들로부터 벗어날 수 있다. 따라서, 앞서 말한 설명은 제시된 특정한 형태로 본 발명을 제한하도록 의도되지 않지만, 그와는 반대로, 이 기술분야의 숙련자들이 그것의 가장 광범위한 형태로 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 변화들, 대체들 및 변경들을 할 수 있음을 이해해야 하도록 첨부된 청구항들에 의해 정의된 바와 같이 본 발명의 사상 및 범위 내에 포함될 수 있는 것으로서 이러한 대안들, 수정들 및 등가물들을 커버하도록 의도된다.
이득들, 다른 이점들, 및 문제점들에 대한 해결책들은 특정 실시예들에 대하여 상기 설명되었다. 그러나, 이득들, 이점들, 문제점들에 대한 해결책들, 및 임의의 임의의 이득, 이점, 또는 해결책이 발생하거나 또는 보다 확연해지게 할 수 있는 임의의 요소(들)는 임의의 또는 모든 청구항들의 중요한, 요구된, 또는 필수적인 특징 또는 요소로서 해석되지는 않는다. 여기에 사용된 바와 같이, 용어들("포함하다", "포함하는" 또는 그것의 임의의 다른 변형)은 비-배타적인 포함을 커버하도록 의도되며, 따라서 요소들의 목록을 포함하는 프로세스, 방법, 물품, 또는 장치는 이들 요소들을 포함할 뿐만 아니라 명확하게 열거되지도 이러한 프로세스, 방법, 물품, 또는 장치에 고유하지도 않은 다른 요소들을 포함할 수 있다.
적어도 하나의 대표적인 실시예가 앞서 말한 상세한 설명에 제공되었지만, 많은 변형들이 존재한다는 것이 이해되어야 한다. 대표적인 실시예 또는 대표적인 실시예들은 단지 예들이며 임의의 방식으로 본 발명의 범위, 적용 가능성, 또는 구성을 제한하도록 의도되지 않는다는 것이 또한 이해되어야 한다. 오히려, 앞서 말한 상세한 설명은 본 발명의 대표적인 실시예를 구현하기 위한 편리한 로드 맵을 이 기술분야의 숙련자들에게 제공할 것이며, 다양한 변화들이 첨부된 청구항들에 제시된 바와 같이 본 발명의 범위로부터 벗어나지 않고 대표적인 실시예에 설명된 요소들의 기능 및 배열에서 이루어질 수 있다는 것이 이해될 것이다.
100: MTJ 디바이스 102: 전기적 도전층
104: 터널 배리어 층 106: 자기 층
108: 전기적 도전층 110: 하드 마스크 층
112: 포토 레지스트 층

Claims (20)

  1. 자기저항-기반 디바이스를 제조하는 방법에 있어서,
    자기 재료층을 제공하는 단계;
    상기 자기 재료층 위에 전기적 도전층을 증착시키는 단계;
    상기 금속층 위에 하드 마스크 층을 증착시키는 단계;
    상기 유전체층 위에 패터닝된 포토 레지스트를 증착시키는 단계;
    하드 마스크를 형성하기 위해 상기 전기적 도전층 대 상기 포토 레지스트의 비가 적어도 2:1 이상으로 이루어진 선택성을 갖고 상기 포토 레지스트에 의해 커버되지 않은 상기 하드 마스크 층을 에칭하는 단계;
    전극을 형성하기 위해 상기 하드 마스크에 의해 커버되지 않은 상기 전기적 도전층을 에칭하는 단계; 및
    자기 재료 스택을 형성하기 위해 상기 전극에 의해 커버되지 않은 상기 자기 재료층을 에칭하는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트를 경화시켜 그것을 후속 에칭 화학 반응들에 저항성으로 만들기 위해 상기 포토 레지스트의 상기 표면 위에 폴리머를 형성하도록 상기 유전체 층을 에칭하기 전에 폴리머 발생 가스로 상기 포토 레지스트를 처리하는 단계를 더 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 유전체 층을 에칭하기 전에 상기 포토 레지스트를 트리밍하는 단계를 더 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 유전체 층을 에칭하는 단계는:
    상기 자기저항-기반 디바이스 위에 상기 플라즈마를 집중시키기 위해 자기 강화 플라즈마에서 에칭하는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 유전체 층을 에칭하는 단계는:
    유전체 에칭 챔버에서 에칭하는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 선택성은 2:1 내지 5:1로 이루어진 범위 내에서의 값으로 이루어지는, 자기저항-기반 디바이스를 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 선택성은 5:1 이상의 값으로 이루어지는, 자기저항-기반 디바이스를 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 금속층을 증착시키는 단계는:
    하나 이상의 귀금속들, 또는 하나 이상의 귀금속들 및 그것의 합금들로 이루어진 상기 금속층을 증착시키는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  9. 제 1 항에 있어서,
    상기 금속 하드 마스크를 증착시키는 단계는:
    PtMn 및 IrMn 중 적어도 하나로 이루어진 상기 금속 하드 마스크를 증착시키는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  10. 제 1 항에 있어서,
    상기 금속 하드 마스크를 증착시키는 단계는:
    Pt, Ir, Mo, W, Ru 및 합금 AB(A는 Pt, Ir, Mo, W, Ru를 포함하며 B는 Fe, Ni, Mn을 포함한다)로 이루어진 그룹으로부터 선택된 원소들 중 적어도 하나를 포함한 상기 금속 하드 마스크를 증착시키는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  11. 자기저항-기반 디바이스를 제조하는 방법으로서, 상기 자기저항-기반 디바이스가 자기 재료층 위에 형성된 전기적 도전층, 상기 전기적 도전층 위에 형성된 하드 마스크 층, 및 상기 하드 마스크 층 위에 형성된 패터닝된 포토 레지스트를 포함하는, 상기 자기저항-기반 디바이스를 제조하는 방법에 있어서,
    하드 마스크를 형성하기 위해 적어도 2:1의 선택성을 갖고, 상기 패터닝된 포토 레지스트에 의해 커버되지 않은 상기 하드 마스크 층을 에칭하는 단계;
    전극을 형성하기 위해 상기 하드 마스크에 의해 커버되지 않은 상기 전기적 도전층을 에칭하는 단계; 및
    자기 재료 스택을 형성하기 위해 상기 전기적 도전성 전극에 의해 커버되지 않은 상기 자기 재료층을 에칭하는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 포토레지스트를 경화시켜 그것을 후속 에칭 화학 반응들에 저항성으로 만들기 위해 상기 포토 레지스트의 상기 표면 위에 폴리머를 형성하도록 상기 유전체 층을 에칭하기 전에 폴리머 발생 가스로 상기 포토 레지스트를 처리하는 단계를 더 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  13. 제 11 항에 있어서,
    상기 유전체 층을 에칭하기 전에 상기 포토 레지스트를 트리밍하는 단계를 더 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  14. 제 11 항에 있어서,
    상기 유전체 층을 에칭하는 단계는:
    상기 자기저항-기반 디바이스 위에 상기 플라즈마를 집중시키기 위해 자기 강화 플라즈마에서 에칭하는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  15. 제 11 항에 있어서,
    상기 유전체 층을 에칭하는 단계는:
    유전체 에칭 챔버에서 에칭하는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  16. 제 11 항에 있어서,
    상기 선택성은 2:1 내지 5:1로 이루어진 범위 내에서의 값으로 이루어지는, 자기저항-기반 디바이스를 제조하는 방법.
  17. 제 11 항에 있어서,
    상기 선택성은 5:1 이상의 값으로 이루어지는, 자기저항-기반 디바이스를 제조하는 방법.
  18. 제 11 항에 있어서,
    상기 금속층을 증착시키는 단계는:
    하나 이상의 귀금속들, 또는 하나 이상의 귀금속들 및 그것의 합금들로 이루어진 상기 금속층을 증착시키는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  19. 제 11 항에 있어서,
    상기 금속 하드 마스크를 증착시키는 단계는:
    PtMn 및 IrMn 중 적어도 하나로 이루어진 상기 금속 하드 마스크를 증착시키는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
  20. 제 11 항에 있어서,
    Pt, Ir, Mo, W, Ru 및 합금 AB(A는 Pt, Ir, Mo, W, Ru를 포함하며 B는 Fe, Ni, Mn을 포함한다)로 이루어진 그룹으로부터 선택된 원소들 중 적어도 하나를 포함한 상기 금속 하드 마스크를 증착시키는 단계를 포함하는, 자기저항-기반 디바이스를 제조하는 방법.
KR1020157020644A 2013-01-31 2014-01-31 자기저항 디바이스를 제조하는 방법 KR20150112979A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361759004P 2013-01-31 2013-01-31
US61/759,004 2013-01-31
PCT/US2014/014265 WO2014121123A1 (en) 2013-01-31 2014-01-31 Method of manufacturing a magnetoresistive device

Publications (1)

Publication Number Publication Date
KR20150112979A true KR20150112979A (ko) 2015-10-07

Family

ID=51223354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157020644A KR20150112979A (ko) 2013-01-31 2014-01-31 자기저항 디바이스를 제조하는 방법

Country Status (3)

Country Link
US (1) US20140212993A1 (ko)
KR (1) KR20150112979A (ko)
WO (1) WO2014121123A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9023219B2 (en) * 2012-04-26 2015-05-05 Everspin Technologies, Inc. Method of manufacturing a magnetoresistive device
US9837306B2 (en) * 2015-12-21 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and manufacturing method thereof
US10615037B2 (en) * 2018-08-17 2020-04-07 International Business Machines Corporation Tone reversal during EUV pattern transfer using surface active layer assisted selective deposition

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030111439A1 (en) * 2001-12-14 2003-06-19 Fetter Linus Albert Method of forming tapered electrodes for electronic devices
US7883633B2 (en) * 2003-02-14 2011-02-08 Applied Materials, Inc. Method for shaping a magnetic field in a magnetic field-enhanced plasma reactor
KR100674967B1 (ko) * 2005-04-06 2007-01-26 삼성전자주식회사 더블 패터닝 방식을 이용한 미세 피치를 갖는 포토레지스트패턴 형성방법
US7714358B2 (en) * 2007-02-08 2010-05-11 International Business Machines Corporation Semiconductor structure and method of forming the structure
US7663131B2 (en) * 2007-03-08 2010-02-16 Magic Technologies, Inc. SyAF structure to fabricate Mbit MTJ MRAM
US7696551B2 (en) * 2007-09-20 2010-04-13 Magic Technologies, Inc. Composite hard mask for the etching of nanometer size magnetic multilayer based device
US7936027B2 (en) * 2008-01-07 2011-05-03 Magic Technologies, Inc. Method of MRAM fabrication with zero electrical shorting
KR100956603B1 (ko) * 2008-09-02 2010-05-11 주식회사 하이닉스반도체 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법
US7863060B2 (en) * 2009-03-23 2011-01-04 Magic Technologies, Inc. Method of double patterning and etching magnetic tunnel junction structures for spin-transfer torque MRAM devices
US20100304504A1 (en) * 2009-05-27 2010-12-02 Canon Anelva Corporation Process and apparatus for fabricating magnetic device
US8278122B2 (en) * 2010-01-29 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming MTJ cells
US8981502B2 (en) * 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element
KR101168346B1 (ko) * 2010-07-21 2012-07-25 에스케이하이닉스 주식회사 반도체 메모리 및 그 제조방법
US8722543B2 (en) * 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US20130075840A1 (en) * 2011-02-09 2013-03-28 Avalanche Technology, Inc. Method for fabrication of a magnetic random access memory (mram) using a high selectivity hard mask
KR20130063871A (ko) * 2011-12-07 2013-06-17 삼성전자주식회사 자기 소자 및 그 제조 방법

Also Published As

Publication number Publication date
US20140212993A1 (en) 2014-07-31
WO2014121123A1 (en) 2014-08-07

Similar Documents

Publication Publication Date Title
US10847715B2 (en) Magnetoresistive device and method of manufacturing same
US11778919B2 (en) Magnetoresistive stack/structure and method of manufacturing same
US9722176B2 (en) Isolation of magnetic layers during etch in a magnetoresistive device
US8722543B2 (en) Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US8642358B2 (en) Method for fabricating magnetic tunnel junction device
US9685604B2 (en) Magnetoresistive random access memory cell and fabricating the same
US20150079699A1 (en) Method of manufacturing a magnetoresistive device
JP2005045197A (ja) マグネチックラムのｍｔｊセル形成方法
KR20150112979A (ko) 자기저항 디바이스를 제조하는 방법
JP2006520105A (ja) 磁気記憶素子接合及び磁気記憶素子接合を形成するための方法
KR100966958B1 (ko) 마그네틱 램의 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid