JP2006520105A - 磁気記憶素子接合及び磁気記憶素子接合を形成するための方法 - Google Patents

Abstract

本明細書には、層のスタックの露出部分を層のスタックのトンネル障壁層から一定の間隔を隔てたレベルまでエッチングするステップを含む、磁気記憶素子接合をパターン化するための方法が提供されている。また、この方法は、層のスタックの露出部分にドーパントを注入するステップを含む。たとえばこの方法は、層のスタックの露出部分を酸化させるステップ及び／又は窒化させるステップを含む。いくつかの実施形態では、エッチングを施すステップ及びドーパントを注入するステップによって磁気素子接合の上部部分を形成することができる。別法としては、上記方法は、層のスタックの露出部分の厚さ全体に渡ってエッチングを施すステップとドーパントを注入するステップを交番させるステップを含む。いずれの場合においても、層のスタックは、注入ステップの間、トンネル障壁層の下層へのドーパントの導入を防止するようになされた材料を含有した磁気層を備えることができる。

Description

本発明は半導体デバイスの製造に関し、より詳細には半導体トポグラフィをエッチングするための方法に関する。

以下の説明及び例は、本節におけるそれらの内容により、従来技術とは見なされない。

昨今、磁気抵抗材料の使用における進歩により、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを実用可能な不揮発性メモリ回路として機能させるための開発が進歩している。通常、ＭＲＡＭ回路は、磁気抵抗材料の電磁特性を利用して回路の個々の磁気記憶素子接合に記憶する情報を設定し、かつ、維持している。詳細には、ＭＲＡＭ回路は、磁化方向を利用して記憶素子接合に情報を記憶し、差分抵抗測定を利用して記憶素子接合から情報を読み出している。より詳細には、ＭＲＡＭ素子接合にビットとして情報が記憶され、記憶素子の１つの磁気層内における、記憶素子の他の磁気層に対する磁化の方向によってビットの状態が示される。また、差分抵抗は、ＭＲＡＭ素子接合に記憶されているビットの状態を読み出すことができるよう、記憶素子の磁気層間の磁化方向の違いから決定することができる。

ＭＲＡＭ素子接合のこのような適応には、磁気方向が固定された１つ又は複数の磁気層、及び磁気方向が固定されていない１つ又は複数の他の磁気層を含む。詳細には、磁気方向が固定されていない磁気素子接合内の磁気層は、ビットの論理状態を記憶することができるよう、磁気方向が固定された磁気層に対するそれらの磁気方向の変化に適応させることができる。したがって、磁気方向が固定された層を有する磁気素子接合部分を「参照部分」と呼び、一方、変化に対する適応が可能な１つ又は複数の磁気層を有する磁気素子接合部分を「記憶部分」と呼ぶことができる。

通常、磁気素子接合は、所与の長さと幅の構造を得ることができるよう、層のスタックをパターン化することによって形成される。このようなパターン化プロセスは、場合によっては層のスタックにウェット・エッチングを施すステップを含むが、このような技法は、層のスタックのいくつかの部分をアンダーカットする原因になるため、ウェット・エッチ技法によって形成された磁気素子接合の寸法は、アレイの内部で変化していることがある。通常、素子接合のサイズと形状が変化すると、記憶素子の磁気方向を切り換えるために必要な電流の量が変化し、メモリ・アレイの信頼性が低下する。詳細には、アレイ内の素子接合のサイズと形状が変化すると、故意でない誤りビットが１つ又は複数の素子に書き込まれることになる。したがって、アンダーカットの問題を軽減するための努力の一環として、場合によってはイオン・ミリングや反応性イオン・エッチングなどのドライ・エッチ技法を使用して磁気素子接合をパターン化している。しかしながらこのようなドライ・エッチ技法は、しばしば層のスタックから除去された材料がパターン化された磁気素子接合の側壁に再付着する原因になっている。場合によっては、材料のこのような再付着によってメモリ・アレイの機能が変化し、あるいはメモリ・アレイが動作不能になることがある。詳細には、磁気素子接合の側壁に沿った材料の再付着によって素子接合のトンネル障壁層の両端間が短絡し、磁気素子接合の論理状態を決定することができなくなることがある。

したがっていくつかの実施態様では、他の技法を使用してメモリ・アレイ内の磁気素子接合の横方向の境界が形成されている。より詳細には、場合によっては、マスキング層が上に形成された層のスタックの露出部分を、そのマスキング層の下を覆っている層のスタックの非酸化部分が磁気素子接合の横方向の境界、より詳細には磁気素子接合の記憶部分の横方向の境界とすることができるように酸化させることができる。このような技法の場合、層のスタックの記憶部分内の層の厚さを酸化させるためには、高密度プラズマ酸化プロセスなどの比較的頑強な酸化プロセスがしばしば必要であるが、頑強な酸化プロセスを使用して酸化の深さを制御することは、しばしば困難である。したがって層のスタックの下部層が不要に酸化することになる。詳細には、磁気素子接合の参照部分に配置された層が酸化することになる。磁気素子接合の参照部分の層が酸化すると、層の端部に沿って磁極が形成され、磁気素子接合の参照部分の磁気平衡が変化することになる。場合によっては、参照部分の磁気平衡のこのような変化によって磁気素子接合が誤動作し、メモリ・アレイの信頼性が低下することになる。

したがって、磁気素子接合の参照部分の磁気平衡を変化させることなく磁気素子接合をパターン化するための方法が開発されることが望ましい。また、磁気素子接合内の層をアンダーカットすることのない方法が開発されることが有利である。さらに、接合の金属フィーチャの両端間に容易に短絡が生じないパターン化プロセスを使用して磁気素子接合が製造されることが有利である。

上で概説した問題は、磁気記憶素子接合をパターン化するための改良型方法によって、そのほとんどが対処される。通常、上記方法は、層のスタックの上のマスク層をパターン化するステップを含み、場合によっては、上記方法は、層のスタックの露出部分を層のスタックのトンネル障壁層から一定の間隔を隔てたレベルまでエッチングを施すステップを含んでいる。このような実施態様では、エッチングを施すステップは、層のスタックの１つ又は複数の磁気層にエッチングを施すステップを含む。より詳細には、上記方法は、複数の磁気層のうちの１つの磁気層中の一定のレベルまでエッチングを施すステップを含み、場合によっては、エッチングを施すステップは、トンネル障壁層の上に配置されている層のスタックの厚さの約２０％と約９５％の間、より詳細には、トンネル障壁層の上に配置されている層の厚さの約５０％と約９５％の間でエッチングを施すステップを含む。

いずれの場合においても、上記方法は、さらに、トンネル障壁層の上に配置されている層のスタックの残りの部分にドーパントを注入するステップを含む。たとえば、上記方法は、トンネル障壁層の上に配置されている層のスタックの残りの部分を酸化させるステップ及び／又は窒化させるステップを含む。磁気素子接合の設計仕様に応じて他のドーパント不純物を注入することも可能であり、あるいは別法として他のドーパント不純物を注入することも可能である。場合によっては、トンネル障壁層の下を覆っている層のスタック部分へのドーパントの導入を防止するようにこの注入ステップを適合させることも可能である。詳細には、ドーパントを注入するステップは、低エネルギー源を使用してドーパントを注入するステップを含む。たとえば、場合によっては、ドーパントを注入するステップは、低密度プラズマ又は中間密度プラズマを使用して層のスタックを酸化させるステップを含む。

追加又は別法として、層のスタック内の磁気層に、注入ステップの間、トンネル障壁層の下層へのドーパントの導入を防止するようにされた材料を含めてもよい。好ましい実施態様では、このようなドーパント抑制特性を有する磁気層をトンネル障壁層の下、より詳細にはトンネル障壁層の下に、トンネル障壁層と接触して配置することができる。このような場合、ドーパント注入の抑制は、トンネル障壁層を覆っている磁気層中のドーパント注入速度に比例させることができる。したがって、磁気記憶素子接合内の他の磁気層の材料中へのドーパント注入速度に比例してドーパントの注入を抑制するようにされた材料を有する磁気層を備えた磁気記憶素子接合が提供される。場合によっては、ドーパントの注入を抑制するようにされた材料は、コバルト−白金を含有してもよく、また、場合によっては、コバルト−鉄−ホウ素を含んでも良い。いずれの場合においても、本明細書において提供される磁気素子接合は、いくつかの実施態様では、トンネル障壁層の下を間隔を隔てて覆っているもう１つの磁気層を備えることができる。場合によっては、下を覆っている他の磁気層は、トンネル障壁層の上を覆っている磁気層の材料中へのドーパントの注入速度に比例してドーパントの注入を抑制するようにされた材料を含んでも良い。別法としては、下を覆っている他の磁気層が、トンネル障壁層の上を覆っている磁気層の材料中へのドーパントの注入速度に比例してドーパントの注入を抑制するようにされた材料を含まない実施態様も可能である。

いずれの場合においても、上を覆っている磁気層の長さは、上で説明したいくつかの実施態様の磁気素子接合内の下を覆っている磁気層の長さより短くすることができる。詳細には、層のスタックをトンネル障壁層の上のレベルまでエッチングし、かつ、トンネル障壁層の上に配置されている層のスタックの残りの部分にドーパントを注入する方法は、上で説明したように、このような構成を備えた磁気素子接合を生成することができるが、場合によっては、下を覆っている磁気層と上を覆っている磁気層の長さを、実質的に同じような長さにすることができる。このような実施態様では、磁気素子接合を形成するための方法は、代替プロセスを含むことができる。詳細には、上記方法は、層のスタックの露出部分の厚さ全体に渡ってエッチングを施すステップとドーパントを注入するステップを交番させるステップを含む。つまり、上記方法は、実質的に同じような長さの層を持つように磁気素子接合がパターン化されるようにエッチングを施すステップと、ドーパントを注入するステップを層のスタックの露出部分の厚さ全体に渡って連続的に反復するステップを含む。

いくつかの実施態様では、このような方法によって、エッチング・ステップの間に、パターン化された層のスタックの側壁に沿ってベールが生成される。通常、「ベール」は、エッチング・プロセスの間に、パターン化された磁気素子接合の側壁表面に再付着する材料を意味している。場合によっては、上記方法は、生成されるベールの数がイオン・ミリング及び／又は反応性イオン・エッチングなどのドライ・エッチ技法をエッチング・プロセスに使用した場合に生成されるベールの数より少なくなるよう、高密度プラズマを使用して層のスタックにエッチングを施すステップを含む。いずれの場合においても、上記方法は、後続する、生成されたベールにドーパントを注入するステップを含む。上記方法には、このような実施態様にエッチングを施すステップと注入するステップを反復するステップが含まれているため、注入ステップ毎に後続して実施されるエッチング・プロセスによって、既にドープ済みのベールを除去することができる。したがって、従来の技法を使用してパターン化される磁気素子接合と比較すると、パターン化プロセスによって磁気素子接合の側壁に沿って生成されるベールの数を少なくするか、あるいは除去することができる。その結果、本明細書において説明する方法を使用して、パターン化された磁気素子接合のトンネル障壁層の両端間に形成される短絡が生じる可能性を小さくすることができ、あるいは除去することができる。好ましい実施態様では、エッチングを施すステップとドーパントを注入するステップを交番させるステップは、注入ステップの間にドーパントが注入される層のスタックの量よりも多い量の層のスタックにエッチングを施すステップを含む。

本明細書において説明する方法を使用した磁気素子接合のパターン化には、いくつかの利点が考えられ、たとえば、側壁表面に沿ったベールが容易に形成されない方法で磁気素子接合をパターン化することができる。その結果、本明細書において説明する方法を使用することにより、磁気素子接合のトンネル障壁層の両端間に容易に短絡が形成されないようにすることができる。また、本明細書において説明する方法により、磁気素子接合の参照部分の磁気平衡を変化させることなく磁気素子接合をパターン化する方法が提供される。さらに、本明細書において説明する方法により、磁気素子接合の設計仕様内の横方向寸法を有する磁気素子接合を形成する方法が提供される。この方法によれば、信頼性の高いメモリ・アレイを製造することができる。詳細には、適切な位置にビットを書き込むようにされ、かつ、誤りビットの書込みを禁止するようにされたメモリ・アレイを製造することができる。したがって、本明細書において説明する方法を使用して製造されるメモリ・アレイは、より厳格なスイッチング磁界分布で動作させることができる。

本発明の他の目的及び利点については、以下の詳細な説明を読むことによって、また、添付の図面を参照することによって明らかになるであろう。

本発明は、様々な改変及び代替形態を含むことができるが、添付の図面は、本発明の特定の実施形態を一例として示したもので、以下、本明細書においては、その特定の実施形態について詳細に説明する。しかしながら、添付の図面及び添付の図面についての以下の説明は、開示する特定の形態への本発明の制限を意図したものではなく、逆に、特許請求の範囲で定義されている本発明の精神及び範囲の範疇であるあらゆる改変、等価物及び代替形態を包含することを意図したものであることを理解されたい。

図面を参照すると、磁気素子接合をパターン化するための方法の例示的実施形態が示されている。詳細には、図４〜６は、磁気素子接合の下部部分をパターン化することができるよう、層のスタックの露出部分がトンネル障壁層の上のレベルまでエッチングされ、トンネル障壁層の上の層の残りの部分にドーパントが注入される方法を示したもので、一方、図７ａ〜１１は、磁気素子接合全体が連続プロセスの中でパターン化されるよう、エッチングを施すステップと、ドーパントを注入するステップを層のスタックの厚さ全体に渡って連続的に反復するステップを含んだ方法を示したものである。図１〜３は、このような方法に使用することができる例示的超小型電子トポグラフィを示したものである。詳細には、図１は、電極２４の上に形成された複数の層２２を備えた超小型電子トポグラフィ２０の部分横断面図を示したものである。以下でより詳細に説明するように、超小型電子トポグラフィ２０中に磁気素子接合を形成するために、記憶部分２６、トンネル障壁層２７、ピン部分２８を備える複数の層２２を使用する。より詳細には、図２を参照してこのような部分の組成と機能が説明される。

図１に示すように、電極２４が誘電体層３０の上に間隔を隔てて配置され、かつ、それぞれコンタクト構造３２に結合されている。次に形成される磁気素子接合と超小型電子トポグラフィ２０の下を覆っている部分と、上を覆っている部分の間にそれぞれ導電経路を設けるために、通常、電極２４を使用する。この方法によれば、図１は、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）アレイ内に部分的に製造された差分磁気素子の横断面図を示すことができる。しかしながら、別法として図１は、ＭＲＡＭアレイ内に部分的に製造された２つの単一記憶素子の横断面図を示すことも可能である。いずれの場合においても、超小型電子トポグラフィ２０は、図１に示す１つ又は複数の記憶素子と整列して配置された他の記憶素子を備えている。

また、他の記憶素子は、図１に示す１つ又は複数の記憶素子と実質的に同様のコンポーネントを備えることができる。詳細には、他の記憶素子は、図１に示すように内部に分離領域４８と拡散領域５０が配置された半導体基板４６の上に形成されたディジット線３４、ビア・プラグ３６、追加コンタクト構造３８、相互接続４０、トランジスタ・ゲート４２、接地ライン４４、ワードライン４７を備えている。ワードライン４７は、図１に示すトポグラフィ２０の断面平面とは異なる断面平面に沿ってトランジスタ・ゲート４２に接続されていることに留意されたい。通常、ワードライン４７は、記憶素子から接地ライン４４へ電流が流れるようにアクティブ・トランジスタ・ゲート４２に作用する。この方法によれば、読出し操作を実行することができるよう、次に形成される磁気素子接合を通る電流の流れを生成することができる。通常、電極２４、誘電体層３０、ディジット線３４、ビア・プラグ３６、相互接続４０、トランジスタ・ゲート４２、基板４６、分離領域４８、拡散領域５０、コンタクト構造３２、３８、４４の寸法と組成は、ＭＲＡＭアレイ製造産業で一般的に知られている設計仕様に基づいた寸法と組成にすることができる。図１に示す超小型電子トポグラフィ２０のコンポーネントは、スケール通りに描かれていないことに留意されたい。たとえば複数の層２２の総合厚さは、数百オングストローム程度の厚さにすることができ、一方、ディジット線３４の厚さは、数千オングストローム程度の厚さにすることができる。

上で指摘したように、複数の層２２は、ＭＲＡＭアレイの磁気素子接合中にパターン化することができる。いくつかの実施形態では、ＭＲＡＭアレイの磁気素子接合は、アレイの読出し操作の間、トンネル磁気抵抗を使用できるように、２つの磁気部分の間に挿入された誘電体トンネル障壁層を備えている。詳細には、ＭＲＡＭアレイの磁気素子接合は、磁気方向が固定された１つの磁気部分と磁気方向が固定されていないもう１つの磁気部分の間に挿入された誘電体トンネル障壁層を備えている。したがって複数の層２２は、磁気方向が固定されたピン部分２８と磁気方向が固定されていない記憶部分２６の間に挿入されたトンネル障壁層２７を備えている。

ピン部分２８の磁気層と次に形成される磁気素子接合の記憶部分２６の間で電子を引き渡すために、通常、トンネル障壁層２７を使用する。より詳細には、トンネル障壁層２７は、ピン部分２８と記憶部分２６の間に量子力学的トンネルを提供するように作用する。トンネル障壁層２７の例示的材料は、たとえば酸化アルミニウム、窒化アルミニウム、酸化タンタル、酸化チタン、酸化ハフニウム、酸化マグネシウムあるいは酸化ジルコニウムである。また、トンネル障壁層２７の厚さは、約５オングストロームと約３００オングストロームの間、より詳細には約６オングストロームと約２５オングストロームの間の厚さである。トンネル障壁層２７の厚さは、磁気素子接合の設計仕様に応じてより厚くすることも、あるいはより薄くすることも可能である。

通常、ピン部分２８は、その設定磁気方向が外部に大きな磁界が存在することによって変化しないようになっている。一方、記憶部分２６は、磁界が存在することによってその磁気方向が切り換わるように適合されている。この方法によれば、複数の層２２から形成された磁気素子接合に記憶されるビットの論理状態を記憶部分２６によってピン部分２８に対して特性化することができる。より詳細には、トンネル接合の両端間の抵抗は、ピン部分２８と記憶部分２６の磁気モーメントの個々の配向によって決まるため、この抵抗を使用して磁気素子接合に記憶されているビットの論理状態を表すことができる。したがって、ピン部分２８は、記憶部分２６内における磁気方向の基準方向として使用される。通常、ピン部分２８と記憶部分２６は、図２を参照して以下でより詳細に説明するように複数の層とすることができるが、図面を分かり易くするために図１には各々の部分の複数の層は示されていない。

図１に点線で示す超小型電子トポグラフィ２０の上部部分５２は、記憶部分２６の上部表面と、コンタクト構造３２やディジット線３４の下部表面の間に広がっている。したがって、図２に示すように、上部部分５２の拡大図によって複数の層２２の層構成を詳細に示すことができる。通常、本明細書において説明する方法に使用される複数の層２２の内部の層の組成、厚さ、数、配置は、図２に示し、かつ、図２を参照して説明する組成、厚さ、数、配置とは異なる組成、厚さ、数、配置にすることができる。詳細には、複数の層２２は、図２に示す層より多くすることも、あるいは少なくすることもできる。したがって、本明細書において説明する方法には複数の層構成を使用することができることに留意されたい。また、図２に示す超小型電子トポグラフィ２０部分は、スケール通りには描かれていない。詳細には、図２に示す複数の層２２の厚さは、記憶部分２６とピン部分２８内の層を区別するために著しく誇張されている。

図２に示すように、ピン部分２８は、含有層５４〜６０を備えることができる。より詳細には、ピン部分２８は、反強磁性（ＡＦ）層５４、磁気層５６、結合層５８、磁気層６０を備えることができる。いくつかの実施形態では、ピン部分２８は、さらに、ＡＦ層５４と電極２４の間に挿入された、次に形成される磁気素子接合と電極の間の電気接続を強化するためのコンタクト層を備えることができる。このような追加コンタクト層は、アルミニウム、コバルト、銅、鉄、ニッケル、ニッケル−鉄−クロム、白金、タンタル、チタン、タングステンあるいはそれらの金属合金などの任意の導電材料を含むことができる。いくつかの実施形態では、追加コンタクト層は、さらに、導電材料の上に形成されたシード材料を備えることができる。場合によっては、このシード材料に、ＡＦ層５４の結晶構造を整列させることも可能である。したがっていくつかの実施形態では、このシード層の材料は、超小型電子技術産業で使用されている、ニッケル−鉄材料、より詳細にはパーマロイなどのＡＦ材料を含む結晶構造層を整列させるための材料を含むことができる。磁気素子接合の設計仕様に応じて、ＡＦ材料の結晶構造を整列させるために使用されている他の材料をシード層の材料に使用することも可能である。いずれの場合においても、ピン部分２８内の追加コンタクト層の厚さは、約１００オングストロームと約１０００オングストロームの間の厚さにすることができる。この追加コンタクト層の厚さは、磁気素子接合の設計仕様に応じてもっと厚くすることも、あるいはもっと薄くすることも可能である。さらに他の実施形態では、ピン部分２８は、このような追加コンタクト層を備えていない場合もある。

通常、ＡＦ層５４は、磁気層５６の磁気方向を設定し、かつ、配向するように適合させることができる。より詳細には、ＡＦ層５４は、外部に磁界が存在することによって磁気方向が容易に変化しないように磁気層５６の磁気方向を設定するようになっている。この方法によれば、磁気層５６は、「ピン磁気層」と呼ぶことができる。通常、磁気層５６の磁気方向を設定するステップは、安定した磁気方向を得ることができるよう、ＡＦ層５４の磁気方向と磁気層５６の磁気方向を結合するステップを含む。このようなプロセスは、磁気素子接合のパターン化に先立って実行することができ、あるいは磁気素子接合のパターン化に引き続いて実行することができる。いずれの場合においても、ＡＦ層５４に使用することができる材料は、層の磁気方向を配向し、かつ、拘束するようになされた磁気材料を含むことができる。たとえばＡＦ層５４は、たとえば白金−マンガン（Ｐｔ−Ｍｎ）合金、ニッケル−マンガン（Ｎｉ−Ｍｎ）合金、イリジウム−マンガン（Ｉｒ−Ｍｎ）合金、鉄−マンガン（Ｆｅ−Ｍｎ）合金、オスミウム−マンガン（Ｏｓ−Ｍｎ）合金、白金−パラジウム−マンガン（Ｐｔ−Ｐｄ−Ｍｎ）合金、ルテニウム−ロジウム−マンガン（Ｒｕ−Ｒｄ−Ｍｎ）合金、白金−マンガン−クロム（Ｐｔ−Ｍｎ−Ｃｒ）合金などの反強磁性材料を含むことができる。磁気素子接合の設計仕様に応じて他の反強磁性材料をＡＦ層５４に使用することも可能である。通常、ＡＦ層５４の厚さは、約５０オングストロームと４００オングストロームの間の厚さにすることができるが、場合によっては、ＡＦ層５４の厚さは、磁気素子接合の設計仕様に応じて他の厚さにすることも可能である。

通常、本明細書に使用されている「反強磁性」は、磁気スピンが互いに反対方向を向いた材料の状態を意味している。詳細には、反強磁性材料は、磁気スピンが互いに平衡し、材料の総合的な磁気方向が存在しないよう、互いに逆平行に配向された固定方向に配置された磁気スピンを備えている。一方、「強磁性」は、層中における磁気スピンが概ね同じ方向に固定された状態、つまり互いに平行に配置された状態を意味している。本方法によれば、「強磁性」は、層中における磁気スピンの総合方向によって層の磁気方向を決定することができる状態を意味している。したがって、磁気層５６の磁気方向は特定の方向に拘束されることが好ましいため、磁気層５６に使用される材料は、強磁性状態にあるコバルト−鉄、ニッケル−鉄、ニッケル−鉄−コバルト合金、コバルト−ジルコニウム−ニオブあるいはコバルト−鉄−ホウ素などの任意の磁気材料を含む。磁気素子接合の設計仕様に応じて、ＭＲＡＭ製造産業で使用されている他の磁気材料を磁気層５６に使用することも可能であり、あるいは代替として使用することも可能である。

詳細には、いくつかの実施形態では、図５を参照して以下でより詳細に考察するように、ドーパントの導入を防止するようにされた材料を磁気層５６に持たせることが有利である。より詳細には、磁気層５６は、記憶部分２６の材料、とりわけ磁気層６２の材料中へのドーパントの注入速度に比例してドーパントを抑制する特性を有する材料を含まないことが有利である。場合によっては、ドーパントの注入を抑制するようにされた材料は、コバルト−白金又はコバルト−鉄−ホウ素を含むことができる。別法としては、ドーパントの注入を抑制するようにされた材料は、１つ又は複数の希元素を含んだ多結晶合金を含んでも良い。さらに他の実施形態では、ドーパントの注入を抑制するようにされた材料はアモルファス構造を備えた材料を含む。いずれの場合においても、前述の材料は、磁気層５６中への酸素及び／又は窒素の導入を防止するためにはとりわけ有利である。磁気素子接合の設計仕様に応じて、それには限定されないが酸素や窒素を始めとするドーパント不純物の導入を抑制するようになされた他の材料を磁気層５６に使用することも可能である。いずれの場合においても、磁気層５６の厚さは、通常、約２０オングストロームと約１００オングストロームの間の厚さにすることができる。磁気層５６の厚さは、磁気素子接合の設計仕様に応じて他の厚さにすることも可能である。

いずれの場合においても、１つの磁気層から生成される磁界によって隣接する層の磁気方向が影響されることがあるため、ピン部分２８の磁界による記憶部分２６の自由層の磁気方向に対する影響を防止するためには、ピン部分２８の総合磁気スピンを実質的にゼロにしなければならない。このような総合磁気スピンは、磁気層５６から生成される磁界を平衡させることによって達成することができる。より詳細には、ピン部分２８は、磁気方向が磁気層５６の磁気方向とは実質的に逆方向に設定された磁気層を追加することによって製造することができる。したがってピン部分２８は、さらに、図２に示すように、磁気層５６の上に形成された結合層５８と磁気層６０を備えることができる。詳細には、ピン部分２８は、さらに、磁気層６０と磁気層５６の間に挿入された結合層５８を備えることができる。さらに他の実施形態では、ピン部分２８は、追加磁気層と結合層を備えていない場合もある。したがって本明細書において提供する実施形態は、結合層５８と磁気層６０を備えているが、本明細書において説明する方法は、このような層を備えた実施形態に限定されない。

通常、結合層５８を使用して、磁気層６０の磁気方向を磁気層５６の磁気方向とは逆の方向（つまり逆平行）に設定することができる。したがって磁気層６０は、「固定磁気層」と呼ぶことができる。より詳細には、結合層５８は、隣接する磁気材料の磁気方向を隣接するもう１つの材料の磁気方向とは逆の方向に設定する固有の特性を有する材料を含むことができる。たとえば結合層５８は、ルテニウム又はこのような特性を備えた他の任意の材料を含むことができる。有利には、結合層５８と磁気層６０を備えることにより、外部磁界の印加によるピン部分２８の切換えをさらに困難にする。つまり、ピン部分２８が本明細書において説明した追加磁気層と結合層を備えた実施形態の基準磁気方向を切り換えるためには、より大きい外部磁界が必要である。通常、結合層５８の厚さは、約５オングストロームと約１５オングストロームの間の厚さにすることができるが、結合層５８の厚さは、磁気素子接合の設計仕様に応じてもっと分厚くすることも、あるいはもっと薄くすることも可能である。

場合によっては、磁気層６０には、磁気層５６に使用される材料に類似した材料を使用することができる。したがって、いくつかの実施形態では、磁気層６０は、強磁性状態にあるコバルト−鉄、ニッケル−鉄、ニッケル−鉄−コバルト合金、コバルト−ジルコニウム−ニオブあるいはコバルト−鉄−ホウ素などの任意の磁気材料を含むことができる。しかしながら、場合によっては、図５を参照して以下でより詳細に考察するように、ドーパントの導入を防止するようにされた材料を磁気層６０に持たせることが有利である。より詳細には、磁気層６０は、記憶部分２６の材料、とりわけ磁気層６２の材料中へのドーパントの注入速度に比例してドーパントを抑制する特性を有する材料を含むことが有利である。場合によっては、ドーパントの注入を抑制するようにされた材料は、コバルト−白金又はコバルト−鉄−ホウ素を含んでもよい。別法としては、ドーパントの注入を抑制するようにされた材料は、１つ又は複数の希元素を含んだ多結晶合金を含んでも良い。さらに他の実施形態では、ドーパントの注入を抑制するようにされた材料は、アモルファス構造を備えた材料を含むことができる。いずれの場合においても、前述の材料は、磁気層６０中への酸素及び／又は窒素の導入を防止するためにはとりわけ有利である。磁気素子接合の設計仕様に応じて、それには限定されないが酸素及び窒素を始めとするドーパント不純物の導入を抑制するようになされた他の材料を磁気層６０に使用することも可能である。

いずれの場合においても、磁気層６０の厚さは、磁気層５６の厚さと同様の厚さにすることができ、したがって約２０オングストロームと約１００オングストロームの間の厚さにすることができる。磁気素子接合の設計仕様に応じて、磁気層５６の材料及び／又は厚さとは異なる材料及び／又は厚さを磁気層６０に使用することも可能である。また、磁気素子接合の設計仕様に応じて、磁気層５６に対してリストした厚さ及び／又は材料とは異なる厚さ及び／又は材料を磁気層６０に使用することも可能である。いくつかの実施形態では、磁気層６０及び磁気層５６は複数の層を備えることができる。たとえば、いくつかの実施形態では、磁気層６０、５６は、強磁性状態の複数の磁気材料を含む。場合によっては、この複数の磁気層は同じ材料でよく、他の実施形態では、この複数の強磁性層は異なる材料でもよい。

図１、２に示すように、複数の層２２は、ピン部分２８の上に間隔を隔てて配置され、かつ、トンネル障壁層２７と接触している記憶部分２６を備えている。上で言及したように、記憶部分２６は、特定の方向に固定されない磁気方向を有するように適合させることができる。より詳細には、記憶部分２６は、磁気メモリ・アレイの書込み操作の間、磁気層６０の磁気方向に対してその磁気方向を回転させることができる磁気層６２を備えることができる。したがって磁気層６２は、「自由磁気層」と呼ぶことができる。通常、磁気層６２は、たとえばコバルト−鉄、ニッケル−鉄、ニッケル−鉄−コバルト合金、コバルト−ジルコニウム−ニオブあるいはコバルト−鉄−ホウ素などの強磁性状態にある任意の磁気材料を含むことができる。磁気素子接合の設計仕様に応じて、ＭＲＡＭ製造産業で使用されている他の強磁性材料を磁気層６２に使用することも可能であり、あるいは代替として使用することも可能である。いくつかの実施形態では、磁気層６２は、複数の層を備えることができる。たとえば、いくつかの実施形態では、磁気層６２は、複数の強磁性材料を含むことができる。このような実施形態では、この複数の強磁性層は、場合によっては同じ材料を含むことができる。他の実施形態では、この複数の強磁性層は異なる材料を含むことができる。いずれの場合においても、磁気層６２は、約２０オングストロームと約１００オングストロームの間の厚さにすることができるが、磁気層６２の厚さは、磁気素子接合の設計仕様に応じてもっと分厚くすることも、あるいはもっと薄くすることも可能である。

図３を参照すると、記憶部分２６の上にマスキング層６４をパターン化することができる。より詳細には、記憶部分２６の上に、複数の層２２から磁気素子接合の輪郭が描かれるパターンでマスキング層６４を形成することができる。通常、マスキング層６４の厚さは、約２０オングストロームと約１０００オングストロームの間の厚さにすることができるが、マスキング層６４の厚さは、メモリ・アレイの設計仕様に応じてもっと厚くすることも、あるいはもっと薄くすることも可能である。図３には２つのマスクの形成が示されているが、メモリ・アレイの設計仕様に応じて、記憶部分２６全体に任意の数のマスクを形成することができる。また、マスキング層６４は、メモリ・アレイの設計仕様に応じて様々な寸法及び形状で形成することができる。

通常、マスキング層６４は、図４〜１０を参照して以下でより詳細に説明するように、後続する記憶部分２６及び／又はピン部分２８のパターン化の間に除去することができる材料、あるいは除去することができない材料を含むことができる。たとえば、いくつかの実施形態では、マスキング層６４は、たとえば窒化ケイ素あるいはシリコン・オキシナイトライドなどの誘電体を含むことができる。別法としては、マスキング層６４は、たとえば窒化チタンあるいは窒化タングステンなどの金属窒化層を備えることができる。他の実施形態では、マスキング層６４は、遠紫外レジスト、Ｉライン・レジスト、Ｇライン・レジストなどのフォトレジスト、あるいは電子ビーム・レジスト又はｘ線レジストなどの他のレジストを含むことができる。さらに他の実施形態では、マスキング層６４は、引き続いて、他の導電構造あるいは次にパターン化される磁気素子接合の上を覆う層との電気接続を構築することができるよう、メモリ・アレイの導電層としての追加役割を果たすことができる。したがって、いくつかの実施形態では、マスキング層６４は、アルミニウム、コバルト、銅、鉄、ニッケル、ニッケル−鉄−クロム、白金、タンタル、チタン、タングステンあるいはそれらの金属合金又はシリサイドなどの導電材料を含むことができる。

いくつかの実施形態では、本明細書において説明する方法は、記憶部分２６の露出部分がトンネル障壁層２７から一定の間隔を隔てたレベルまで除去される図４まで継続することができる。通常、記憶部分２６にエッチングを施すレベルは、記憶部分中の任意の深さにすることができる。場合によっては、除去プロセスは、記憶部分２６の厚さの約２０％と約９５％の間、より詳細には記憶部分２６の厚さの約５０％と約９０％の間でエッチングを施すステップを含むことができる。いずれの場合においても、記憶部分２６の少なくとも一部を除去することにより、図５を参照して考察するように、次にドーパントが注入される部分の厚さを薄くすることができる。したがって、低エネルギー・ドーパント注入プロセスを使用して記憶部分２６の残りの部分に不純物を導入することができる。このような低エネルギー・プロセスの使用は、図５を参照して以下でより詳細に説明するように、トンネル障壁層２７の下を覆っている層中への不純物の導入を防止するためには有利である。上で言及したように、いくつかの実施形態では、記憶部分２６は複数の層を備えることができる。このような実施形態では、図４に示す除去プロセスは、記憶部分の複数の層のうちのいずれか１つの層中の一定のレベルまで記憶部分２６の上部領域を除去するステップを含むことができる。さらに他の実施形態では、除去プロセスは、記憶部分２６の層と層の間の界面と同じレベルまで記憶部分２６の上部領域を除去するステップを含むことができる。

このような除去プロセスは、超小型電子技術製造産業で使用されている任意のドライ・エッチング・プロセス又はプラズマ・エッチング・プロセスを含むことができる。たとえば、記憶部分２６の露出部分の上部領域の除去には、反応性イオン・エッチング・ステップ又はイオン・ミリング・ステップを含む。別法としては、このエッチング・プロセスには、低密度プラズマ、中間密度プラズマ又は高密度プラズマを使用することができる。本明細書に使用されている「高密度プラズマ」は、電子密度が約１．０×１０¹²ｃｍ^-3より大きいプラズマを意味している。一方、本明細書に使用されている「中間密度プラズマ」は、電子密度が約１．０×１０⁸ｃｍ^-3と約１．０×１０¹²ｃｍ^-3の間のプラズマを意味している。また、「低密度プラズマ」は、電子密度が約１．０×１０⁸ｃｍ^-3未満のプラズマを意味している。場合によっては、高密度フッ素又は塩素をベースとするプラズマ・エッチング・プロセスを使用することが有利である。より詳細には、高密度フッ素又は塩素をベースとするプラズマは、図４に示すように、超小型電子トポグラフィ２０の露出部分を記憶部分２６中の一定のレベルまでエッチングするための制御された有効な方法を提供することができる。

いずれの場合においても、磁気素子接合をパターン化するための方法は、記憶部分２６の露出部分にドーパント不純物６８が導入され、ドープ部分７０が形成される図５まで継続することができる。好ましい実施形態では、ドープ部分７０を非活動状態にするだけの十分に高濃度のドーパント不純物６８を記憶部分２６の露出部分に導入することができる。この方法によれば、マスキング層６４の下を覆っている記憶部分２６の領域６６は、次に形成される磁気素子接合の記憶部分の境界を形成することができる。いくつかの実施形態では、さらにトンネル障壁層２７にドーパント６８を導入することができる。一方、ドーパント６８は、ピン部分２８、より詳細には磁気層６０には導入されないことが好ましい。ピン部分２８に不純物が導入されると、ピン部分内の層の末端部に沿って不要な磁極が形成されることになる。層の末端部に沿ってこのような磁極が形成されると、ピン部分２８の磁気平衡が変化し、メモリ・アレイの信頼性が低下することになる。

したがって、いくつかの実施形態では、ドーパント６８を導入するステップは、トンネル障壁層２７の下を覆っている層中へのこのような不純物の導入を防止するように適合させることができる。詳細には、ドーパント６８の深さを制限することができるよう、低エネルギー源を使用して注入ステップを実行することができる。たとえば、場合によっては、ドーパント６８を導入するステップは、超小型電子トポグラフィ２０を低密度プラズマ又は中間密度プラズマに露出するステップを含むことができる。別法としては、ドーパントを注入するステップは、超小型電子トポグラフィ２０を高密度プラズマに露出するステップを含んでも良い。上で指摘したように、本明細書に使用されている「高密度プラズマ」は、電子密度が約１．０×１０¹²ｃｍ^-3より大きいプラズマを意味しており、本明細書に使用されている「中間密度プラズマ」は、電子密度が約１．０×１０⁸ｃｍ^-3と約１．０×１０¹²ｃｍ^-3の間のプラズマを意味している。また、「低密度プラズマ」は、電子密度が約１．０×１０⁸ｃｍ^-3未満のプラズマを意味している。さらに他の実施形態では、室温又は高められた温度のドーパント不純物６８の気相に超小型電子トポグラフィ２０を露出することができる。場合によっては、焼きなましサイクルの間にドーパント不純物６８を導入することも可能である。

追加あるいは別法として、注入ステップの間、トンネル障壁層２７の下を覆っている層中へのドーパント６８の導入を防止するようにピン部分２８を適合させることも可能である。詳細には、磁気層６０や、いくつかの実施形態では磁気層５６及び／又は６０は、記憶部分２６に導入されるドーパントと記憶部分２６の残りの部分へのドーパントの注入速度に対してその抑制特性が特化された材料を含んでいる。たとえば磁気層５６及び／又は６０は、コバルト−白金又はコバルト−鉄−ホウ素を含む。別法としては、磁気層５６及び／又は６０は、１つ又は複数の希元素を含んだ多結晶合金を含む。さらに他の実施形態では、磁気層５６及び／又は６０は、アモルファス構造を備えた材料を含む。場合によっては、前述の材料は、磁気層５６及び／又は６０中への酸素及び／又は窒素の導入を防止するためにはとりわけ有利である。したがって、いくつかの実施形態では、本明細書において説明する方法は、図５に示す記憶部分２６の残りの部分を酸化させるステップ及び／又は窒化させるステップを含む。詳細には、場合によっては、本明細書において説明する方法は、超小型電子トポグラフィ２０を酸素及び窒素の両方に同時に露出するステップを含むことができる。しかしながら、一般的には、本明細書において説明する方法を使用して、記憶部分２６の露出部分を非活性状態にすることができる任意のドーパント不純物を注入することができる。したがって、磁気素子接合の設計仕様に応じて、酸素及び／又は窒素以外のドーパント不純物を使用することができる。また、このような不純物の導入を抑制するようになされた他の材料を磁気層５６及び／又は６０に使用することも可能であり、あるいは代替として使用することも可能である。

図６は、磁気素子接合７２、７４を形成するための層５４、５６、５８、６０、２７、７０のパターン化を示したものである。通常、このようなエッチング・プロセスは、誘電体層３０が露出すると実質的に終了するように適合させることができる。詳細には、このエッチング・プロセスには、ＭＲＡＭ製造産業で知られているウェットあるいはドライ・エッチ技法を含む。いくつかの実施形態では、このようなエッチング・プロセスには高密度プラズマが好ましい。場合によっては、図５を参照して上で考察したように、超小型電子トポグラフィ２０へのドーパントの事前導入は、トンネル障壁層２７の下を覆っている層には及ばないことが好ましい。したがって、トンネル障壁層の下を覆っている層はすべて、依然として「活動状態にある」と見なされる（つまり、下を覆っている層は、拘束された磁気方向を設定するための特性を依然として維持している）。したがって、図６を参照して説明するパターン化プロセスを使用して、磁気素子接合７２、７４中のピン部分の横方向の境界を形成することができる。

図６に示すように、磁気素子接合７２、７４のピン部分の長さは、磁気素子接合の記憶部分の長さとは異なる長さにすることができる。したがって、図６に示すエッチング・プロセスは、さらに、ピン部分をパターン化するために使用される追加マスキング層の形成を含む。図６には、磁気素子接合７２、７４のための異なる２つのパターン構成が示されているが、アレイ内の磁気素子接合は、通常、実質的に同じような寸法になるようにパターン化される。したがって、図６に示す実例は、磁気メモリ・アレイ内で整列させることができる２つの磁気素子接合を必ずしも示したものではなく、単に、本明細書において説明する方法を使用してパターン化することができる磁気素子接合の例示的寸法構成を示したものに過ぎない。以下でより詳細に考察するように、本明細書において説明する方法を使用して形成される磁気素子接合には他の寸法構成を使用することも可能である。

通常、パターン化された磁気素子接合内のピン部分の長さは、磁気素子接合内に区画された記憶部分の長さと電極の下を覆っている長さの間で変更することができる。詳細には、記憶部分２６の残りの部分７０、トンネル障壁層２７、ピン部分２８は、電極と整列した状態でパターン化することができ、それにより、たとえば磁気素子接合７２を形成することができる。一方、記憶部分２６の残りの部分７０、トンネル障壁層２７、ピン部分２８をパターン化して、下部ピン部分の上にほぼ中心が位置する記憶部分を有する磁気素子接合７４を形成することができる。しかし、さらに他の実施形態では、パターン化された磁気素子接合を備えたピン部分の横方向の境界は、磁気素子接合７２、７４のピン部分から変更することができる。いずれの場合においても、記憶部分２６の残りの部分７０、トンネル障壁層２７、ピン部分２８は、磁気素子接合のピン部分の長さが磁気素子接合の決められた記憶部分の長さより長くなるようにパターン化することができる。しかし、さらに他の実施形態では、磁気素子接合は、その記憶部分とピン部分の長さが実質的に同じような長さになるようにパターン化することができる。以下、図７ａ〜１１を参照して、このような構成を得ることができる例示的方法についてより詳細に説明する。

図７ａ〜１０ａは、図３に示すマスキング層６４の形成に続いて、複数の層２２から磁気素子接合をパターン化するために使用することができるステップの交番シーケンスの開始を示したものである。詳細には、図７ａ〜１０ａは、複数の層２２の露出部分にエッチングを施すステップと、複数の層２２の露出部分にドーパントを注入するステップの交番を示したものである。ステップのこのようなシーケンスは、連続するエッチングを施すステップとドーパントを注入するステップが後続する注入ステップで開始する。別法としては、ステップのシーケンスは、図７ａ〜１０ａに示すように、連続するドーパントを注入するステップとエッチングを施すステップが後続するエッチング・ステップで開始することも可能である。いずれの場合においても、ステップの交番シーケンスは、層のスタックの露出部分の厚さ全体に渡って実行する。つまり、本明細書において説明する方法は、図１１に示すパターン化された磁気素子接合が形成されるよう、層のスタックの露出部分の厚さ全体に渡ってエッチングを施すステップとドーパントを注入するステップを連続的に反復するステップを含んでいる。

また、同じく図７ｂ〜１０ｂを参照して、図７ａ〜１０ａを参照して説明するステップのシーケンスについて説明する。図７ｂ〜１０ｂは、超小型電子トポグラフィ２０の部分７０を拡大した図であり、磁気素子接合のパターン化された側壁の詳細をプロセスの個々のステップ毎に示したものである。詳細には、図７ｂ〜１０ｂは、磁気素子接合の側壁に沿ったベールの生成及び除去をパターン化プロセス全体を通して示したものである。通常、「ベール」は、図７ｂを参照して以下で詳細に説明するように、エッチング・プロセスの間に、パターン化された磁気素子接合の側壁表面に再付着する材料を意味している。通常、ベールの厚さは数オングストローム程度であり、したがって図７ａ〜１０ａには示されていない。

図７ａを参照すると、図３に示すマスキング層６４のパターン化に続いて、超小型電子トポグラフィ２０の露出部分の上部領域が除去されている。このような除去プロセスは、超小型電子トポグラフィ２０の露出部分を比較的小量エッチ除去するステップを含む。たとえば、いくつかの実施形態では、除去プロセスは、超小型電子トポグラフィ２０の約１０オングストロームと約１００オングストロームの間でエッチングを施すステップを含んでいる。この方法によれば、除去プロセスは、超小型電子トポグラフィ２０の露出部分の上部領域を磁気層６２中の一定のレベルまで除去するステップを含む。さらに他の実施形態では、除去プロセスは、超小型電子トポグラフィ２０の露出部分の上部領域を複数の層２２の他の磁気層内の一定のレベルまで除去するステップを含む。したがって、磁気素子接合の設計仕様に応じて、図７ｂを参照して説明するエッチング・プロセスの間に、より大量又はより小量の超小型電子トポグラフィ２０を除去することができる。

いずれの場合においても、除去プロセスは、超小型電子技術製造産業で使用されている任意のドライ・エッチング・プロセス又はプラズマ・エッチング・プロセスでよい。たとえば、エッチング・プロセスとしては、低密度プラズマ、中間密度プラズマ又は高密度プラズマを使用することができる。別法としては、除去プロセスは、反応性イオン・エッチング・ステップ又はイオン・ミリング・ステップでもよい。場合によっては、高密度フッ素又は塩素をベースとするプラズマ・エッチング・プロセスを使用することが有利である。詳細には、高密度フッ素又は塩素をベースとするプラズマは、超小型電子トポグラフィ２０の露出部分の微小領域をエッチングするための制御された有効な方法を提供することができる。また、高密度プラズマを使用することにより、イオン・ミリング及び／又は反応性イオン・エッチングなどのドライ・エッチ技法をエッチング・プロセスに使用した場合に生成されるベールの数と比較すると、生成されるベールの数を少なくすることができる。以下、図７ｂを参照して、図７ａに示すエッチング・プロセスの間のベールの生成についてより詳細に説明する。

図７ｂは、図７ａを参照して説明したエッチング・プロセスの後の超小型電子トポグラフィ２０の部分７０の拡大図を示したものである。詳細には、図７ｂは、マスキング層６４と磁気層６２のパターン化された側壁の拡大図を示したものである。図７ｂに示すように、ベール８０は、図７ａを参照して説明したエッチング・プロセスの結果として磁気層６２とマスキング層６４のパターン化された側壁に沿って形成される。詳細には、図７ａを参照して説明したエッチング・プロセスは、エッチング・プロセスの間に、パターン化された構造の側壁に沿って形成される副産物を再付着させるステップを含む。このような副産物は、本明細書においては「ベール」と呼ぶことができる。通常、ベールは、エッチング・プロセスの間に除去される１つ又は複数の層からの化合物及び／又はエッチング・プロセスに使用されるエッチング化学薬品に使用されている１つ又は複数の元素が含まれている。ベールの厚さは、通常、数オングストロームないし数十オングストローム程度であり、したがって図８ａにはベール８０は示されていない。

図には、マスキング層６４の側壁の一部に沿ったベール８０が示されているが、ベールは、いくつかの実施形態では、エッチング・プロセスによってマスキング層の側壁全体に沿って生成されることになる。また、ベールは、エッチング・プロセスによって磁気層６２とマスキング層６４の残りの部分の上部表面に沿って生成される。いずれの場合においても、生成されたベールは、ドーパントを導入してその組成を変化させ、続いてドープ形成物を除去することによって除去することができる。以下、このようなプロセスについて、図８ｂ、９ｂを参照してより詳細に説明するが、場合によっては、生成されたベールを次のエッチング・プロセスの間に除去することができない場合もある。トポグラフィ中に導入されたドーパントは、ベールを絶縁誘電体層に変換することができるため、ベールによる短絡の問題が生じることはない。このような場合、ドープ形成物は、次に形成される磁気素子接合を絶縁する役割を果たすことができる。

図８ａに示すように、超小型電子トポグラフィ２０の露出部分にドーパント７６を導入することができ、それによりドープ部分７８が形成される。好ましい実施形態では、ドープ部分７８の厚さが、図９ａを参照して説明する次のエッチング・プロセスの間にエッチングされる超小型電子トポグラフィの量未満になるよう、濃度と強度が十分に小さいドーパント７６を記憶部分２６の露出部分に導入することができる。たとえば、いくつかの実施形態では、ドーパントを注入プロセスは、超小型電子トポグラフィ２０の約５オングストロームと約５０オングストロームの間の深さまでドーパントを導入するステップを含む。他の実施形態では、磁気素子接合製造プロセスの設計仕様に応じてもっと深く、あるいはもっと浅くドーパントを導入することができる。この方法によれば、ドーパントが注入されたトポグラフィの量を次のエッチング・ステップの間に除去することができる。いくつかの実施形態では、不純物が注入されるトポグラフィの量（図８ａを参照して説明するように）とエッチングが施されるトポグラフィの量（図９ａを参照して説明するように）の比率を使用してパターン化プロセスを最適化することができる。たとえば、いくつかの実施形態では、図７ａ〜１１を参照して説明するパターン化プロセスは、約０．１と約０．９の間、より好ましくは約０．５のエッチング比率の注入を有する。

いずれの場合においても、図８ａに示す注入ステップは、ドープ領域７８の深さを制限することができるよう、低エネルギーと低濃度源を使用して実行する。たとえば、場合によっては、ドーパント７６を導入するステップは、記憶部分２６に導入される１つ又は複数の不純物の低密度プラズマ又は中間密度プラズマに超小型電子トポグラフィ２０を露出するステップを含む。別法としては、ドーパントを注入するステップは、記憶部分２６に導入される１つ又は複数の不純物の高密度プラズマに超小型電子トポグラフィ２０を露出するステップを含む。さらに他の実施形態では、室温又は高められた温度のドーパント不純物６８の気相に超小型電子トポグラフィ２０を露出することができる。場合によっては、焼きなましサイクルの間にドーパント不純物６８を導入することも可能である。いずれの場合においても、注入ステップは、図９ａを参照して説明する次のエッチング・ステップの間に引き続いてベールを除去することができるよう、あるいはパターン化された構造の上に絶縁層の一部として残されるよう、ベール８０のエッチング特性及び／又は電気特性を変化させることができる任意のドーパントを導入するステップを含む。たとえば、いくつかの実施形態では、ドーパントを注入するステップは、酸素又は窒素を導入するステップを含む。したがって、いくつかの実施形態では、本明細書において説明する方法は、超小型電子トポグラフィ２０を酸化させるステップ及び／又は窒化させるステップを含む。磁気素子接合の設計仕様に応じて他のドーパント不純物を注入することも可能であり、あるいは代替として注入することも可能である。

図８ｂは、図８ａを参照して説明したドーパント７６注入後の超小型電子トポグラフィ２０の部分７０の拡大図を示したものである。図８ｂに示すように、ドープ部分７８は、ベール８０のほかに磁気層６２の上部部分を含む。上で説明したように、ドープ部分７８を形成するために使用されるドーパントの導入は、図９ａを参照して説明する次のエッチング・ステップの間に引き続いてベールを除去することができるよう、ベール８０のエッチング特性を変更するように適合させることができる。磁気層６２にドーパントを導入することにより、同じく次のエッチング・ステップで除去することができる材料を形成することができる。いくつかの実施形態では、後続するエッチング・ステップは、ドープ部分７８全体と下を覆っている層の一部を除去するように適合させることができる。したがって、図９ａは、ドープ部分７８、磁気層６２の残りの部分、トンネル障壁層２７の一部の除去を示している。このようなエッチング・プロセスは、磁気素子接合パターン化プロセスの設計特性に応じて、超小型電子トポグラフィ２０を多少なりともエッチングすることになる。たとえば、いくつかの実施形態では、ベール８０のドープ部分の実質的な部分（つまり、ドープ部分７８の、パターン化された構造の側壁に沿った部分）を残し、パターン化された構造のための絶縁誘電体として作用させることができるよう、エッチング・プロセスによって主として磁気層６２のドープ部分と下を覆っている層を除去することができる。

いずれの場合においても、このエッチング・プロセスは、超小型電子技術製造産業で使用されている任意のドライ・エッチング・プロセス又はプラズマ・エッチング・プロセスを含む。好ましい実施形態では、高密度フッ素又は塩素をベースとするプラズマ・エッチング・プロセスを使用することができる。場合によっては、後続するエッチング・プロセスを、図７ａを参照して説明したエッチング・プロセスと実質的に同様のプロセスにすることも可能であり、また、他の実施形態では、この２つのエッチング・プロセスを実質的に異なるプロセスにすることができる。場合によっては、個々のエッチング・サイクルの間にエッチングを施すべき材料の種類に対してエッチング・ステップを特性化することができる。詳細には、エッチングを施すべき１つ又は複数の層の組成に応じて、個々のエッチング・プロセスに使用するエッチング方法とエッチング化学薬品を決定することができる。ドープ部分７８は、図９ａを参照して説明する次のエッチング・プロセスによって除去されるが、このエッチング・プロセスによって、図９ｂに示すように、磁気層６２とトンネル障壁層２７の側壁に沿ってベール８４が形成される。通常、ベール８４は、エッチング・プロセスの副産物が再付着することによって形成される。いくつかの実施形態では、マスキング層６４の側壁にもベール８４が形成されることがある。ベール８０のドープ部分の実質的な部分がエッチング・プロセスの間に除去されない場合、パターン化された構造の側壁に沿ってベール８４が形成され、また、いくつかの実施形態ではドープ部分７８の残りの部分に沿ってベール８４が形成される。

いずれの場合においても、本明細書において説明する方法は、生成されたベールを除去することができ、かつ、絶縁誘電体層の一部として磁気素子接合が構造上にパターン化されるか、あるいは残されるよう、ドーパントを注入するステップとエッチングを施すステップを連続的に継続することができる。詳細には、ドーパント８２を超小型電子トポグラフィ２０に注入することにより、引き続いてベール８４を除去するか、あるいは絶縁誘電体層の一部として構造上に残すことができるよう、図１０ａに示すドープ部分８６を形成することができる。場合によっては、このような注入ステップは、図８ａを参照して説明した注入ステップに実質的に類似したステップにすることができる。詳細には、ドーパント８２の組成と濃度をドーパント７６の組成と濃度に実質的に類似した組成と濃度にすることができる。また、ドーパント８２の注入に使用されるエネルギー・レベルは、ドーパント７６の注入に使用されるエネルギー・レベルと実質的に同様のレベルにすることができる。別法としては、ドーパント８２の注入をドーパント７６の注入とは実質的に異なる注入にすることも可能である。詳細には、ドーパント８２は、ドーパント７６に含まれている不純物とは異なる１つ又は複数の不純物を含む。追加又は別法として、ドーパント８２は、ドーパント７６の注入に使用されるエネルギー源とは異なるエネルギー源を使用して注入することができる。いくつかの実施形態では、個々の注入サイクルの間にドープすべき材料の種類に対して注入ステップを特性化することができる。詳細には、先行するエッチング・ステップで露出する層に応じて、注入に使用するドーパントの組成、濃度、エネルギー源を決定することができる。

上で言及したように、図７ａ〜１０ａを参照して説明したステップのシーケンスは、複数の層２２全体に渡って継続することができる。この方法によれば、このようなステップのシーケンスを使用して、パターン化された磁気素子接合を製造することができる。詳細には、図１１に示すように、実質的に同じような長さを有する記憶部分とピン部分を備えたパターン化磁気素子接合８８、９０を製造することができる。他の実施形態では、本明細書において説明した方法を使用して、実質的に長さが異なる記憶部分とピン部分を備えた磁気素子接合を形成することができる。しかしながら、このような実施形態は、さらに、ステップのシーケンスのうちの少なくとも２つのシーケンスの間に追加マスク層の形成を含む。本明細書において説明した方法には、エッチングを施すステップとドーパントを注入するステップを交番させるステップが含まれているため、個々の注入ステップに後続して継続されるエッチング・プロセスによって、ドープ済みのベールを除去することができる。別法としては、ドープされたベールが絶縁誘電体層の一部として構造上に残るようトポグラフィの一部を優先的に除去するように後続するエッチング・プロセスを適合させることも可能である。いずれの実施形態においても、パターン化プロセスによって磁気素子接合の側壁に沿って形成される金属ベールの数は、従来の技法を使用してパターン化される磁気素子接合と比較して少なくすることができ、あるいは除去することができる。その結果、本明細書において説明した方法を使用することにより、パターン化された磁気素子接合のトンネル障壁層の両端間に形成される短絡の可能性を小さくすることができ、あるいは除去することができる。

本開示の恩恵を受ける当業者には、本発明により、磁気記憶素子接合をパターン化するための方法が提供されることを期待することができることは理解されよう。また、以上の説明に鑑みて、当業者には本発明の様々な態様の他の改変実施形態及び代替実施形態が明らかであろう。たとえば、本明細書において説明した方法を使用して、それらに限定されないが、磁気トンネル接合（ＭＴＪ）及び／又はジャイアント磁気抵抗（ＧＭＲ）構造を始めとする任意のタイプの磁気記憶素子接合を製造することができる。特許請求の範囲は、このようなすべての改変及び変更が包含されているものとして解釈すべきであり、したがって添付の図面及び本明細書は、本発明を制限するものとしてではなく、単なる説明を目的としたものとして解釈されたい。

超小型電子トポグラフィの部分横断面図である。 図１に示す超小型電子トポグラフィの上部部分の部分横断面図である。 図２に示す上部部分の、トポグラフィの上のマスキング層がパターン化された後の部分横断面図である。 図３に示すマスキング層のパターン化に続いて超小型電子トポグラフィの露出部分にエッチングが施された上部部分の部分横断面図である。 図４に示すトポグラフィの露出部分のエッチングに続いて超小型電子トポグラフィ中にドーパントが導入された上部部分の部分横断面図である。 図５に示すドーパントの導入に続いて複数の下部層がパターン化された上部部分の部分横断面図である。 図３に示すマスキング層のパターン化に続いて超小型電子トポグラフィの露出部分にエッチングが施された代替実施形態の上部部分の部分横断面図である。 図７ａの一部を拡大した図である。 図７ａに示すトポグラフィの露出部分のエッチングに続いてトポグラフィ中にドーパントが導入された上部部分の部分横断面図である。 図８ａの一部を拡大した図である。 図８ａに示すドーパントの導入に続いて超小型電子トポグラフィの露出部分にエッチングが施された上部部分の部分横断面図である。 図９ａの一部を拡大した図である。 図９ａに示すトポグラフィの露出部分のエッチングに続いてトポグラフィ中にドーパントが導入された上部部分の部分横断面図である。 図１０ａの一部を拡大した図である。 図１０ａに示す露出部分のエッチングに続いて、トポグラフィの露出部分が代替としてドーパント中に導入され、かつ、エッチングが施された上部部分の部分横断面図である。

Claims (16)

1. 磁気記憶素子接合を形成するための方法であって、
   層のスタックの上にマスク層をパターン化するステップと、
   前記層のスタックの露出部分を前記層のスタックのトンネル障壁層から一定の間隔を隔てたレベルまでエッチングを施すステップと、
   前記トンネル障壁層の上に配置された前記層のスタックの残りの部分にドーパントを注入するステップとを含む方法。
2. エッチングを施す前記ステップが、前記層のスタックの１つ又は複数の磁気層にエッチングを施すステップを含む請求項１に記載の方法。
3. エッチングを施す前記ステップが、前記複数の磁気層のうちの１つの磁気層中の一定のレベルまでエッチングを施すステップを含む請求項２に記載の方法。
4. エッチングを施す前記ステップが、前記トンネル障壁層の上に配置された前記層のスタックの厚さの約２０％と約９５％の間でエッチングを施すステップを含む請求項１に記載の方法。
5. ドーパントを注入する前記ステップが、前記トンネル障壁層の上に配置された前記層の前記残りの部分を酸化させるステップを含む請求項１に記載の方法。
6. ドーパントを注入する前記ステップが、前記トンネル障壁層の上に配置された前記層の前記残りの部分を窒化させるステップを含む請求項１に記載の方法。
7. ドーパントを注入する前記ステップが、前記層のスタックの前記トンネル障壁層の下を覆っている部分へのドーパントの導入を防止するようになされた請求項１に記載の方法。
8. 前記トンネル障壁層の下を覆っている磁気層が、ドーパントを注入する前記ステップの間、前記磁気層中へのドーパントの導入を防止するようになされた材料を含有した請求項１に記載の方法。
9. 磁気記憶素子接合を形成する方法であって、
   層のスタックの上にマスク層をパターン化するステップと、
   前記層のスタックの露出部分にエッチングとドーパントの注入を交互に実施するステップを含む方法。
10. エッチングとドーパントの注入を交互に実施する前記ステップが、
    パターン化された層のスタックの側壁に沿ってベールを生成するステップと、
    前記ベールにドーパントを注入するステップとを含む請求項９に記載の方法。
11. エッチングとドーパントの注入を交互に実施する前記ステップが、ドープされたベールを除去するステップをさらに含む請求項１０に記載の方法。
12. エッチングとドーパントの注入を交互に実施する前記ステップが、注入ステップの間にドーパントが注入される前記層のスタックの量より多い量の前記層のスタックにエッチングを施すステップを含む請求項９に記載の方法。
13. エッチングとドーパントの注入を交互に実施する前記ステップが、前記層のスタックの前記露出部分を酸化させるステップを含む請求項９に記載の方法。
14. エッチングとドーパントの注入を交互に実施する前記ステップが、前記層のスタックの前記露出部分を窒化させるステップをさらに含む請求項１２に記載の方法。
15. エッチングとドーパントの注入を交互に実施する前記ステップが、前記層のスタックの露出部分にエッチングを施すステップで開始される請求項９に記載の方法。
16. エッチングとドーパントの注入を交互に実施する前記ステップが、前記層のスタックの露出部分にドーパントを注入するステップで開始される請求項９に記載の方法。

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