KR20130043472A - 홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법 - Google Patents

홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법 Download PDF

Info

Publication number
KR20130043472A
KR20130043472A KR1020110107633A KR20110107633A KR20130043472A KR 20130043472 A KR20130043472 A KR 20130043472A KR 1020110107633 A KR1020110107633 A KR 1020110107633A KR 20110107633 A KR20110107633 A KR 20110107633A KR 20130043472 A KR20130043472 A KR 20130043472A
Authority
KR
South Korea
Prior art keywords
pattern
hard mask
layer
forming
silicon nitride
Prior art date
Application number
KR1020110107633A
Other languages
English (en)
Inventor
서혜진
이금범
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110107633A priority Critical patent/KR20130043472A/ko
Priority to US13/339,891 priority patent/US8546177B2/en
Priority to CN201210300911.7A priority patent/CN103066204B/zh
Publication of KR20130043472A publication Critical patent/KR20130043472A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating

Abstract

홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법에 대한 것으로, 상변화 메모리 장치의 제조방법은, 반도체 기판 상부에 스위칭 소자층, 오믹 콘택층 및 하드 마스크층을 형성하는 단계, 상기 하드 마스크층을 패터닝하여, 하드 마스크 패턴을 형성하는 단계, 상기 하드 마스크 패턴의 형태로 상기 오믹 콘택층 및 스위칭 소자층을 식각하여, 오믹 콘택 패턴, 스위칭 소자 패턴 및 상기 하드 마스크 패턴으로 구성되는 패턴 구조물을 형성하는 단계, 상기 패턴 구조물의 표면을 선택적으로 산화하는 단계, 상기 패턴 구조물 사이에 절연막을 충진하는 단계, 및 산화되지 않은 상기 하드 마스크 패턴을 선택적으로 제거하여, 콘택홀을 형성한다.

Description

홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법{Methods of Manufactuirng Phase change Memory Device and Semiconductor Memory Device having the Same}
본 발명은 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 홀을 구비하는 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법에 관한 것이다.
차세대 반도체 메모리 장치는 일반적인 플래쉬 메모리 장치의 비휘발성, SRAM(Static Random Access Memory)의 고속 동작, 및 DRAM(Dynamic RAM)의 고집적성등을 포함하면서, 더 낮은 소비 전력이 요구된다. 이와 같은 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기입/독취 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PCRAM(Phase-change RAM) 또는 NFGM(Nano Floating Gate Memory)등의 소자가 연구되고 있다. 그 중 PCRAM(이하, 상변화 메모리 장치)은 단순한 구조를 가지면서 저렴한 비용으로 제조될 수 있으며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있다.
현재 상변화 메모리 장치에서 중요한 이슈 중 하나는 상변화를 시키는 데 필요한 리셋 커런트를 줄이는 것이다. 리셋 커런트를 줄이기 위해서, 가열 전극의 면적을 줄여야 한다.
하지만, 반도체 메모리 장치의 집적 밀도가 증대됨에 따라, 패턴 및 홀을 형성하기 위한 포토리소그라피 기술이 거의 한계에 봉착된 상태이므로, 원하는 리셋 커런트를 얻기 위한 초미세 하부 전극 콘택을 형성하는 데 어려움이 있다.
또한, 미세 콘택홀을 형성하기 위한 콘택홀 측벽에 스페이서를 형성하는 기술은 스페이서를 형성하기 위한 비등방성 식각시, 콘택홀 상측 부분까지 제거되어, 오히려 콘택홀 상부의 면적을 확장시키는 문제를 유발한다.
(종래 기술 : 국내공개공보 2004-0059935)
본 발명의 실시예들은 노광 한계 이하의 선폭을 갖는 홀을 형성하는 기술을 제공한다.
본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조방법은, 반도체 기판 상부에 스위칭 소자층, 오믹 콘택층 및 하드 마스크층을 형성하는 단계, 상기 하드 마스크층을 패터닝하여, 하드 마스크 패턴을 형성하는 단계, 상기 하드 마스크 패턴의 형태로 상기 오믹 콘택층 및 스위칭 소자층을 식각하여, 오믹 콘택 패턴, 스위칭 소자 패턴 및 상기 하드 마스크 패턴으로 구성되는 패턴 구조물을 형성하는 단계, 상기 패턴 구조물의 표면을 선택적으로 산화하는 단계, 상기 패턴 구조물 사이에 절연막을 충진하는 단계, 및 산화되지 않은 상기 하드 마스크 패턴을 선택적으로 제거하여, 콘택홀을 형성한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법은, 반도체 기판 상부에 금속 패턴, 스위칭 소자 패턴, 오믹 콘택 패턴, 및 하드 마스크 패턴으로 구성된 패턴 구조물을 형성하는 단계, 상기 하드 마스크 패턴을 소정 두께만큼 선택적으로 산화시키는 단계, 상기 패턴 구조물 측벽에 스페이서를 형성하는 단계, 상기 패턴 구조물 사이의 공간에 절연막을 충진하고 평탄화시키는 단계, 산화되지 않은 상기 하드 마스크 패턴을 선택적으로 제거하여, 콘택홀을 형성하는 단계, 상기 콘택홀 내부에 가열 전극을 형성하는 단계, 및 상기 가열 전극과 전기적으로 연결되도록 상변화 물질층을 형성하는 단계를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 제조방법은, 베이스층을 구비한 반도체 기판을 준비한다음, 상기 베이스층 상부에 노광 한계에 해당하는 실리콘 질화막 패턴을 형성한다. 상기 실리콘 질화막 패턴의 표면을 소정 두께만큼 산화시켜, 상기 실리콘 질화막 패턴 표면에 소정 두께의 실리콘 질산화막을 형성한다. 이어서, 산화된 상기 실리콘 질화막 패턴 사이에 절연막을 충진하고, 평탄화하여, 산화되지 않은 상기 실리콘 질화막 패턴 상면을 노출시킨 후, 상기 산화되지 않은 실리콘 질화막 패턴을 제거하여, 콘택홀을 형성한다.
본 실시예에 따르면, 노광 한계 이하의 미세한 콘택홀을 형성할 수 있어, 상변화 메모리 장치의 리셋 커런트를 줄일 수 있으며, 콘택 오픈 불량을 해결할 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 각 공정별 단면도,
도 5 내지 도 10은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도, 및
도 11 및 도 12는 본 발명의 또 다른 실시예들에 따른 상변화 메모리 장치의 제조방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상부에 베이스층(20)을 형성한다. 베이스층(20)은 회로 패턴이 형성된 층일 수 있다. 베이스층(20) 상부에 하드 마스크 패턴(30)을 형성한다. 하드 마스크 패턴(30)은 일반적인 포토리소그라피 방식을 이용하여 형성될 수 있으며, 예를 들어, 현재 포토리소그라피 공정의 노광 한계에 해당하는 선폭(W)을 가질 수 있다. 하드 마스크 패턴(30)은 잘 알려진 바와 같이, 식각 공정시, 피식각층(20)의 난반사 또는 포토레지스트 패턴(30)의 변형등을 방지하고자, 포토레지스트 패턴(30) 대신 마스크로 이용되는 물질이다. 하드 마스크 패턴(30)으로는 대표적으로 실리콘 질화막이 이용되지만, 여기에 한정되지 않고, 산화가 가능하며, 식각 공정시 마스크 패턴의 변형을 방지할 수 있는 물질이라면 모두 사용 가능하다.
도 2를 참조하면, 하드 마스크 패턴(30)의 표면을 소정 두께만큼 산화시킨다. 하드 마스크 패턴(30)의 산화 두께는 잔류하는 하드 마스크 패턴(30)의 선폭에 따라 결정될 수 있다.
도 3을 참조하면, 표면 산화가 이루어진 하드 마스크 패턴(30)이 매립되도록, 베이스층(20) 상부에 절연막(50)을 매립한다. 하드 마스크 패턴(30) 표면이 노출되도록 절연막(50)을 평탄화한다.
도 4를 참조하면, 잔류하는 하드 마스크 패턴(30)을 공지의 방식으로 제거하여, 미세 콘택홀(H)을 형성한다. 미세 콘택홀(H)은 상기 산화 공정에 의해, 노광 한계치(W)보다 좁은 선폭(w)을 갖는다. 이로써, 베이스층(20) 상부에 미세 콘택홀(H)을 구비하는 층간 절연막이 완성된다.
도 5 내지 도 10은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다. 본 실시예는 상변화 메모리 장치의 가연 전극 콘택홀의 제조방법에 대해 설명하도록 한다.
도 5를 참조하면, 소자 분리막(105)이 형성되어 있는 반도체 기판(100) 상부에 금속층(110), 스위칭 소자층(120), 오믹 콘택층(130) 및 하드 마스크층(140)을 순차적으로 적층한다. 금속층(110)은 예를 들어, 상변화 메모리 장치의 금속 워드 라인으로도 이용될 수 있고, 혹은 스위칭 소자층(120)과 함께 쇼트키 다이오드를 이룰 수 있다. 금속층(110)은 내산화성을 가진 금속 물질로 예를 들어, Ti/TiN 물질이 이용될 수 있다. 스위칭 소자층(120)은 금속층(120)과 함께 다이오드를 형성하는 층으로서, 예를 들어, 폴리실리콘막이 이용될 수 있다. 폴리실리콘막으로 된 스위칭 소자층(120)은 다이오드 동작을 위해, 소정의 불순물이 두께 별로 주입될 수 있다. 오믹 콘택층(130)은 스위칭 소자층(120)과 이후 형성될 가열 전극과의 전기적 특성을 위해 제공되는 층으로서, 실리사이드층이 이용될 수 있다. 하드 마스크층(140)은 오믹 콘택층(130)으로 인한 난반사 및/또는 이후 형성될 포토레지스트 패턴의 식각중 패턴 변형을 방지하고자 개재되는 막이다. 본 실시예에서 하드 마스크층(140)은 실리콘 질화막이 이용될 수 있다. 하드 마스크층(140) 상부에 포토리소그라피 공정을 이용하여 포토레지스트 패턴(150)을 형성한다. 포토레지스트 패턴(150)은 노광 한계에 해당하는 선폭(W1)을 가질 수 있으며, 메모리 셀이 형성될 영역에 위치될 수 있다.
도 6을 참조하면, 상기 포토레지스트 패턴(150)의 형태로 하드 마스크층(140)을패터닝하여, 하드 마스크 패턴(140a)을 형성한다. 다음 상기 포토레지스트 패턴(150)을 공지의 방식으로 제거한다. 하드 마스크 패턴(140a)의 형태로, 오믹 콘택층(130), 스위칭 소자층(120) 및 금속층(110)을 패터닝하여, 오믹 콘택 패턴(130a), 스위칭 소자 패턴(120a) 및 금속 패턴(110a)을 형성한다.
다음, 반도체 기판(100) 결과물을 산화하여, 스위칭 소자 패턴(120a)의 표면과 하드 마스크 패턴(140a)의 표면에 산화막(152,156)을 형성한다. 산화 공정은 상기 패터닝 공정으로 인한 데미지(damage)를 치료함과 더불어 이후 형성될 가열 전극의 선폭을 감소시키는 역할을 한다.
이와 같은 산화 공정은 스위칭 소자 패턴(120a)을 구성하는 폴리실리콘과 하드 마스크 패턴(140a)을 동시에 산화시키는 조건에서 진행된다. 즉, 상기 산화 공정시, 오믹 콘택 패턴(130a) 및 금속 패턴(110a)은 산화가 이루어지지 않아야 한다. 이에 따라, 상기 산화 공정은 선택적 산화 방식이 이용될 수 있으며, 산화 효율을 증대시키기 위해 플라즈마 공정을 이용할 수 있다. 상기 산화 공정은 스위칭 소자 패턴(120a)내에 포함된 불순물의 확산을 방지할 수 있도록 200 내지 500℃의 온도에서 진행됨이 바람직하다. 또한, 실리콘 질화막으로 된 하드 마스크 패턴(140a)의 선택적인 산화를 위해 라디컬 이온을 이용한 라디컬 산화(radical oxidation)을 이용할 수도 있다.
상기 산화 공정은 O2 가스 유량, H2 가스 유량 및 공정 압력의 제어에 의해 상기 산화막(152,154)의 두께가 제어될 수 있다. 예를 들어, 상기 산화 공정은 20 내지 200cc의 O2 가스, 20 내지 150cc의 H2 가스 및 0.03 내지 3Torr의 압력 범위에서 진행될 수 있다. 상기 산화 공정은 데미지가 모두 치유될 수 있도록 상기 산화막(152,154)이 30 내지 100Å 두께가 될 때까지 진행될 수 있다. 여기서, 스위칭 소자 패턴(120a)을 산화시킨 막(152)은 실리콘 산화막(SiO2)일 수 있고, 하드 마스크 패턴(140a)을 산화시킨 막(156)은 실리콘 질산화막(SiON)일 수 있다.
도 7을 참조하면, 상기 금속 패턴(110a), 표면이 산화된 스위칭 소자 패턴(120a), 오믹 콘택 패턴(130a) 및 표면이 산화된 하드 마스크 패턴(160)의 측벽에 스페이서(160)를 형성한다. 상기 스페이서(160)는 반도체 기판(100) 결과물 표면에 스페이서용 절연막을 증착하고, 상기 하드 마스크 패턴(160)의 표면 및 반도체 기판(100) 표면이 노출되도록 비등방성 식각하여 형성될 수 있다. 상기 비등방성 식각 공정시, 상기 스페이서(160)는 예를 들어, 내산화성을 가진 절연막, 예컨대, 실리콘 질화막이 이용될 수 있으며, 이러한 스페이서(160)는 후속으로 진행될 공정시, 반도체 기판 결과물을 보호하는 역할을 한다. 경우에 따라, 스페이서(160) 형성 공정은 생략할 수도 있고, 도 12에 도시된 바와 같이, 스페이서(165)는 하드 마스크 패턴(140a), 오믹 콘택 패턴(130a) 및 스위칭 소자 패턴(120a)의 측벽에만 형성될 수도 있다.
다음, 도 8을 참조하면, 스페이서(160)로 피복된 결과물 사이의 공간이 매립되도록 층간 절연막(170)을 형성한다. 층간 절연막(170)은 예를 들어, 실리콘 산화물질을 포함할 수 있다. 층간 절연막(170)은 상기 하드 마스크막(140a)의 표면이 노출되도록 평탄화되어, 결과물 사이를 충진한다. 평탄화 공정시, 하드 마스크 패턴(140a) 상부 표면의 산화막(156)이 제거될 수 있다.
도 9를 참조하면, 노출된 하드 마스크 패턴(140a)을 제거한다. 하드 마스크 패턴(140a)이 실리콘 질화막으로 형성되는 경우, 인산 용액(H3PO4)에 침지시켜 선택적으로 제거한다. 이에 따라, 하드 마스크 패턴(140a)이 제거된 영역에 콘택홀(180)이 형성된다. 상기 콘택홀(180)은 노광 한계치에 해당하는 포토레지스트 패턴(150)의 선폭(W1)보다 작은 선폭(W2)을 가진다. 이때, 콘택홀(180)의 선폭(W2)은 상기 포토레지스트 선폭(W1)에서 상기 산화막(156)의 두께의 2배 만큼을 제한 값이 될 수 있다. 이에, 노광 한계치 이하의 선폭을 갖는 콘택홀(180)을 형성할 수 있다.
또한, 상기 콘택홀(180)은 습식 식각 공정에 의해 선택적으로 제거되기 때문에, 불완전 오픈(not-open)의 문제가 없으며, 콘택홀(180)의 측벽에 해당하는 부분에 스페이서 공정이 진행되지 않으므로, 콘택홀 상부 영역의 유실 및 금속 패턴(110a)의 측면 손상이 발생되지 않는다.
도 10에 도시된 바와 같이, 상기 콘택홀(180)이 매립되도록 가열 전극(175)을 형성한다음, 상기 가열 전극(175)과 전기적으로 연결되도록 결과물 상부에 상변화 물질층(185)을 형성한다.
또한, 도 11에 도시된 바와 같이, 상기 콘택홀(180)의 하부 부분에만 매립되도록 가열 전극(175a)을 형성할 수 있다. 상기 가열 전극(175a)은 콘택홀(180)내에 도전물을 매립시키고 과도 식각하여, 콘택홀(180) 하부 영역에만 잔류시킬 수 있다. 다음, 가열 전극(175a) 상부의 콘택홀(180) 내부에 상변화 물질막(185a)을 매립시켜, 콘파인드(confind) 형태의 상변화 메모리 장치를 제작할 수 있다.
이상에서 자세히 설명한 바와 같이, 하드 마스크 패턴의 표면을 산화시키고, 산화되지 않은 하드 마스크 패턴을 제거하여, 제거된 공간을 콘택홀로 이용한다. 이에 따라, 리소그라피 공정을 이용한 식각 공정에 따른 오픈 불량 문제를 해결할 수 있어, 소자의 오프 커런트 특성을 개선할 수 있다.
또한, 노광 한계 이하의 콘택홀을 구현할 수 있으며, 특히, 상변화 메모리 장치에 적용하는 경우, 가열 전극의 선폭을 감소시킬 수 있어, 리셋 커런트 특성을 개선할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
110a : 금속 패턴 120a : 스위칭 소자 패턴
130a: 오믹 콘택 패턴 140a: 하드 마스크 패턴
160,165 : 스페이서 170,175 : 가열 전극
180, 185 : 상변화 물질층

Claims (20)

  1. 반도체 기판 상부에 스위칭 소자층, 오믹 콘택층 및 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층을 패터닝하여, 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴의 형태로 상기 오믹 콘택층 및 스위칭 소자층을 식각하여, 오믹 콘택 패턴, 스위칭 소자 패턴 및 상기 하드 마스크 패턴으로 구성되는 패턴 구조물을 형성하는 단계;
    상기 패턴 구조물의 표면을 선택적으로 산화하는 단계;
    상기 패턴 구조물 사이에 절연막을 충진하는 단계; 및
    산화되지 않은 상기 하드 마스크 패턴을 선택적으로 제거하여, 콘택홀을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 선택적으로 산화하는 단계는,
    상기 하드 마스크 패턴 및 상기 스위칭 소자 패턴의 표면을 선택적으로 산화시키는 상변화 메모리 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 하드 마스크 패턴은 실리콘 질화막으로 형성되고, 상기 스위칭 소자 패턴은 불순물을 포함하는 폴리실리콘으로 형성되는 상변화 메모리 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 선택적으로 산화하는 단계는 라디컬(radical) 이온을 이용한 라디컬 산화 방식으로 진행하는 상변화 메모리 장치의 제조방법.
  5. 제 3 항에 있어서,
    상기 선택적으로 산화하는 단계는 플라즈마를 추가로 도입하여 실시하는 상변화 메모리 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 선택적으로 산화하는 단계는 20 내지 200cc의 O2 가스, 20 내지 150cc의 H2 가스 및 0.03 내지 3Torr의 압력 범위에서 실시하는 상변화 메모리 장치의 제조방법
  7. 제 1 항에 있어서,
    상기 선택적으로 산화하는 단계는 상기 하드 마스크막 표면에 형성되는 산화막의 두께가 30 내지 100Å이 될 때까지 진행하는 상변화 메모리 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 선택적으로 산화하는 단계 및 상기 절연막을 충진하는 단계 사이에,
    상기 패턴 구조물 측벽에 스페이서를 형성하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 스페이서는 실리콘 질화막으로 형성하는 상변화 메모리 장치의 제조방법.
  10. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계 이후에,
    상기 콘택홀 내부에 가열 전극을 형성하는 단계; 및
    상기 가열 전극과 콘택되도록 상기 절연막 상부에 상변화 물질층을 형성하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
  11. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계 이후에,
    상기 콘택홀의 하부 영역에 가열 전극을 형성하는 단계; 및
    상기 가열 전극 상부의 상기 콘택홀 영역내에 상변화 물질층을 매립시키는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
  12. 제 1 항에 있어서,
    상기 반도체 기판과 상기 스위칭 소자 패턴 사이에 워드 라인이 더 형성되는 상변화 메모리 장치의 제조방법.
  13. 반도체 기판 상부에 금속 패턴, 스위칭 소자 패턴, 오믹 콘택 패턴, 및 하드 마스크 패턴으로 구성된 패턴 구조물을 형성하는 단계;
    상기 하드 마스크 패턴을 소정 두께만큼 선택적으로 산화시키는 단계;
    상기 패턴 구조물 측벽에 스페이서를 형성하는 단계;
    상기 패턴 구조물 사이의 공간에 절연막을 충진하고 평탄화시키는 단계;
    산화되지 않은 상기 하드 마스크 패턴을 선택적으로 제거하여, 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 가열 전극을 형성하는 단계; 및
    상기 가열 전극과 전기적으로 연결되도록 상변화 물질층을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 하드 마스크 패턴의 선택적 산화 단계와 동시에, 상기 스위칭 소자 패턴의 표면도 산화되는 상변화 메모리 장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 하드 마스크 패턴은 실리콘 질화막으로 형성하는 상변화 메모리 장치의 제조방법.
  16. 제 13 항에 있어서,
    상기 선택적으로 산화 단계는 20 내지 200cc의 O2 가스, 20 내지 150cc의 H2가스 및 0.03 내지 3Torr의 압력 범위에서 실시하는 상변화 메모리 장치의 제조방법
  17. 제 13 항에 있어서,
    상기 선택적으로 산화하는 단계는 상기 하드 마스크 패턴 표면에 형성되는 산화막의 두께가 30 내지 100Å이 될 때까지 진행하는 상변화 메모리 장치의 제조방법.
  18. 제 13 항에 있어서,
    상기 스페이서는 실리콘 질화막으로 형성하는 상변화 메모리 장치의 제조방법.
  19. 베이스층을 구비한 반도체 기판을 제공하는 단계;
    상기 베이스층 상부에 노광 한계에 해당하는 실리콘 질화막 패턴을 형성하는 단계;
    상기 실리콘 질화막 패턴의 표면을 소정 두께만큼 산화시켜, 상기 실리콘 질화막 패턴 표면에 소정 두께의 실리콘 질산화막을 형성하는 단계;
    산화된 상기 실리콘 질화막 패턴 사이에 절연막을 충진하고, 평탄화하여, 산화되지 않은 상기 실리콘 질화막 패턴 상면을 노출시키는 단계; 및
    상기 산화되지 않은 실리콘 질화막 패턴을 제거하여, 콘택홀을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 산화되지 않은 실리콘 질화막 패턴은 인산 용액에 침지하여 제거하는 반도체 장치의 제조방법.
KR1020110107633A 2011-10-20 2011-10-20 홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법 KR20130043472A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110107633A KR20130043472A (ko) 2011-10-20 2011-10-20 홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법
US13/339,891 US8546177B2 (en) 2011-10-20 2011-12-29 Methods of manufacturing phase-change memory device and semiconductor device
CN201210300911.7A CN103066204B (zh) 2011-10-20 2012-08-22 相变存储器件和半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110107633A KR20130043472A (ko) 2011-10-20 2011-10-20 홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법

Publications (1)

Publication Number Publication Date
KR20130043472A true KR20130043472A (ko) 2013-04-30

Family

ID=48108739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110107633A KR20130043472A (ko) 2011-10-20 2011-10-20 홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법

Country Status (3)

Country Link
US (1) US8546177B2 (ko)
KR (1) KR20130043472A (ko)
CN (1) CN103066204B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465380B (zh) * 2013-09-18 2018-06-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
WO2015068241A1 (ja) * 2013-11-07 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法
WO2015075819A1 (ja) * 2013-11-22 2015-05-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
KR102316317B1 (ko) 2015-06-05 2021-10-22 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN105185905B (zh) * 2015-10-16 2019-06-14 江苏时代全芯存储科技有限公司 相变化存储装置及其制造方法
US10332986B2 (en) * 2016-08-22 2019-06-25 International Business Machines Corporation Formation of inner spacer on nanosheet MOSFET
US10103327B2 (en) * 2016-09-14 2018-10-16 Arm Limited CEM switching device
KR102307058B1 (ko) * 2017-07-06 2021-10-01 삼성전자주식회사 분리 라인들 사이의 정보 저장 패턴을 포함하는 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP3895269B2 (ja) * 2002-12-09 2007-03-22 富士通株式会社 レジストパターンの形成方法並びに半導体装置及びその製造方法
WO2004073073A1 (ja) * 2003-02-13 2004-08-26 Tokyo Electron Limited 半導体装置の製造方法および半導体製造装置
CN101312113B (zh) * 2007-05-23 2010-06-16 中芯国际集成电路制造(上海)有限公司 图形的形成方法
US8254166B2 (en) * 2007-10-31 2012-08-28 Qimonda Ag Integrated circuit including doped semiconductor line having conductive cladding
US8106519B2 (en) * 2008-04-22 2012-01-31 Macronix International Co., Ltd. Methods for pitch reduction
US8440576B2 (en) * 2008-04-25 2013-05-14 Macronix International Co., Ltd. Method for pitch reduction in integrated circuit fabrication

Also Published As

Publication number Publication date
CN103066204B (zh) 2016-12-21
CN103066204A (zh) 2013-04-24
US20130102120A1 (en) 2013-04-25
US8546177B2 (en) 2013-10-01

Similar Documents

Publication Publication Date Title
KR20130043472A (ko) 홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법
KR100956603B1 (ko) 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법
KR20100128219A (ko) 도전 구조물, 이의 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법
KR101087880B1 (ko) 반도체 소자의 제조방법
KR20150007520A (ko) 상변화 메모리 장치 및 그의 제조방법
US9029957B2 (en) Semiconductor device and method for fabricating the same
CN108807393B (zh) 存储器及其形成方法
KR20140148068A (ko) 상변화 메모리 장치 및 그의 제조방법
KR100941865B1 (ko) 반도체 소자의 제조방법
JP2008016808A (ja) フラッシュメモリ素子の製造方法
TW201630164A (zh) 隔離結構及具有其之非揮發性記憶體的製造方法
KR100889313B1 (ko) 반도체 소자의 제조 방법
WO2021042834A1 (zh) 电极组件制备方法
US20110076824A1 (en) Fabrication method of phase change random access memory device
JP2000243722A (ja) 半導体装置の製造方法
KR20080000980A (ko) 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법
KR100945925B1 (ko) 새들 핀 구조의 트랜지스터 형성방법
KR20100074675A (ko) 반도체 소자의 게이트 패턴 형성방법
KR100985757B1 (ko) 하부전극콘택층을 구비한 상변화 메모리 장치의 제조방법
CN115000002A (zh) 半导体器件的制作方法、三维存储器及存储系统
KR101024814B1 (ko) 반도체 소자 형성 방법
KR20120016839A (ko) 상변화 메모리 장치의 제조방법
KR20060105291A (ko) 반도체 소자의 제조방법
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR101051688B1 (ko) 비휘발성메모리 및 그의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid