KR20120016839A - 상변화 메모리 장치의 제조방법 - Google Patents
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Abstract
피 식각층을 구비한 반도체 기판을 제공하는 단계, 상기 피 식각층 상부에 제 1 하드 마스크막을 형성하는 단계, 상기 제 1 하드 마스크막을 제 1 방향으로 연장되는 패턴 형태로 식각하는 단계, 상기 제 1 하드 마스크막 상부에 제 2 하드 마스크막을 형성하는 단계, 상기 제 2 하드 마스크막을 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 패턴 형태로 식각하는 단계, 상기 제 2 하드 마스크막의 형태로 상기 제 1 하드 마스크막을 식각하여, 하드 마스크 패턴을 형성하는 단계, 및 상기 하드 마스크 패턴의 형태로 피 식각층을 패터닝하여, 콘택홀을 형성하는 단계를 포함하며, 상기 제 1 하드 마스크막은 폴리 실리콘 프리(free) 적층막으로 형성된다.
Description
본 발명은 상변화 메모리 장치의 제조방법에 관한 것으로, 보다 구체적으로는, 더블 패터닝 방식을 이용한 상변화 메모리 장치의 상변화 콘파인드 홀을 형성하는 방법에 관한 것이다.
IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속 및 대용량등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 차세대 반도체 메모리 장치는 일반적인 플래쉬 메모리 장치의 비휘발성, SRAM(Static Random Access Memory)의 고속 동작, 및 DRAM(Dynamic RAM)의 고집적성등을 포함하면서, 더 낮은 소비 전력이 요구된다. 이와 같은 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기입/독취 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), 상변화 메모리(Phase-change RAM) 또는 NFGM(Nano Floating Gate Memory)등의 소자가 연구되고 있다. 그 중 상변화 메모라 소자는 단순한 구조를 가지면서 저렴한 비용으로 제조될 수 있으며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있다.
상변화 메모리 소자는 인가되는 전류로부터 발생되는 열에 따라 그 결정 상태가 변화되는 상변화막을 갖는다. 현재 상변화 메모리 소자에 적용되는 상변화막으로는 게르마늄(Ge), 안티몬(Sb) 및 텔루트(Te)로 구성된 칼코게나이드 화합물(Ge-Sb-Te:GST)이 주로 이용되고 있다. GST와 같은 상변화막은 공급되는 전류의 크기 및 시간에 따라 발생되는 열에 의하여 그 결정 상태가 변화된다. 이와 같은 상변화막은 비정질 상태에서 높은 비저항을 갖고, 결정 상태에서는 낮은 비저항을 가지므로, 메모리 장치의 데이터 저장 매체로 사용될 수 있다.
상변화막은 그것의 결정화 특성에 의해 비정질에서 결정질의 변화는 비교적 용이하나, 결정질에서 비정질로의 전환은 많은 전류를 필요로 한다. 결정질에서 비정질로 전환시 필요한 전류를 리셋 전류라 하며, 현재 상변화 메모리 소자는 리셋 전류를 줄이기 위한 여러 가지 방법이 제안되었다.
현재, 리셋 전류를 줄이기 위해, 상변화막을 가열하는 가열 전극 콘택홀의 접촉 면적을 감소시키고 있다. 현재에는 노광 한계치 이하의 가열 전극 콘택홀을 제작하기 위해, 더블 패터닝 방식을 이용하고 있다.
도 1 내지 도 3은 일반적인 더블 패터닝 방식에 따른 가열 전극 콘택홀 형성방법에 대해 설명하고 있다.
도 1을 참조하면, 접합 영역(도시되지 않음)이 형성된 반도체 기판(10) 상부에 스위칭 소자로서 다이오드(15)를 포함하는 제 1 층간 절연막(20)을 형성한다. 제 1 층간 절연막(20) 상부에 제 2 층간 절연막(25) 및 하드 마스크막(50)을 형성한다. 제 2 층간 절연막(25)으로는 실리콘 질화막(SiN)이 이용될 수 있고, 하드 마스크막(50)은 ACL층(Amorphous carbon layer:30), 실리콘 질산화막(35), 폴리실리콘막(40) 및 BARC막(Bottom anti reflective coating:45)의 적층막으로 구성될 수 있다. 하드 마스크막(50) 상부에 제 1 포토레지스트 패턴(55)을 형성한다. 상기 제 1 포토레지스트 패턴(55)은 워드 라인(도시되지 않음) 및 비트 라인(도시되지 않음) 중 어느 하나와 평행하는 한 쌍의 패턴으로 형성될 수 있다.
도 2를 참조하면, 제 1 포토레지스트 패턴(55)의 형태로 BARC막(45)을 식각한 다음, 제 1 포토레지스트 패턴(55)을 제거한다. 다음, BARC막(45)의 형태로, 폴리실리콘막(40)을 식각하여, 라인 형태의 폴리실리콘 패턴(40')을 형성한다.
도 3을 참조하면, 폴리실리콘 패턴(40') 상부에 SOC(spin on coating) 절연층(60)을 도포한 다음, 그 상부에 추가 하드 마스크막으로서 MFHM(multifunction hard mask)막(65)을 형성한다. 그 후, 제 1 포토레지스트 패턴(55)과 수직을 이루는 방향으로 제 2 포토레지스트 패턴(70)을 형성한다.
그후, 도면에는 도시되지 않았지만, 제 2 포토레지스트 패턴(70)의 형태로 MFHM막(65)을 식각하여 MFHM 패턴(도시되지 않음)을 형성한 다음, 상기 MFHM 패턴의 형태로 SOC층(460) 및 폴리실리콘 패턴(40')을 식각하여 노광 한계치 이하의 폴리실리콘 패턴(도시되지 않음)을 형성한다. 그 후, 상기 노광 한계치 이하의 폴리실리콘 패턴의 형태로 콘파인드 홀용 마스크 패턴이 한정된다.
이와 같은 더블 패터닝 방식은 노광 한계 이하의 마스크 패턴을 제작하기 위해 다층의 스택(stack) 구조로 하드 마스크막을 이용하고 있다.
그런데, 하드 마스크막을 구성하는 막들 사이, 특히, 상기 폴리실리콘 패턴(40')과 실리콘 질산화막(35) 사이의 리프팅이 쉽게 발생되어, 실질적인 마스크 역할을 하는 폴리실리콘 패턴(40')의 형상이 불량해지는 문제가 있다.
따라서, 본 발명은 패턴 불량을 방지할 수 있는 상변화 메모리 장치의 제조방법을 제공하는 것이다.
상기한 본 발명의 실시예에 따른 상변화 메모리 장치의 제조방법은, 피 식각층을 구비한 반도체 기판을 제공하는 단계, 상기 피 식각층 상부에 제 1 하드 마스크막을 형성하는 단계, 상기 제 1 하드 마스크막을 제 1 방향으로 연장되는 패턴 형태로 식각하는 단계, 상기 제 1 하드 마스크막 상부에 제 2 하드 마스크막을 형성하는 단계, 상기 제 2 하드 마스크막을 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 패턴 형태로 식각하는 단계, 상기 제 2 하드 마스크막의 형태로 상기 제 1 하드 마스크막을 식각하여, 하드 마스크 패턴을 형성하는 단계, 및 상기 하드 마스크 패턴의 형태로 피 식각층을 패터닝하여, 콘택홀을 형성하는 단계를 포함하며, 상기 제 1 하드 마스크막은 폴리 실리콘 프리(free) 적층막으로 형성된다.
본 발명에 따르면, 하드 마스크막을 이용한 더블 패터닝 공정시, 폴리실리콘막의 사용을 배제하여, 적층된 하드 마스크막간의 접착 불량을 방지할 수 있다.
도 1 내지 도 3은 종래의 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도,
도 4 내지 도 11은 본 발명의 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4 내지 도 11은 본 발명의 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 4를 참조하면, 접합 형태의 워드 라인(도시되지 않음)이 구비된 반도체 기판(100) 상에 제 1 층간 절연막(110)을 형성하고, 상기 접합 형태의 워드 라인과 전기적으로 연결되도록 스위칭 소자로서, 다이오드(105)를 형성한다.
다이오드(105)가 구비된 제 1 층간 절연막(110) 상부에 제 2 층간 절연막(115) 및 제 3 층간 절연막(120)을 순차적으로 적층한다. 제 2 층간 절연막(115)으로는 실리콘 질화막(Si3N4)이 이용될 수 있고, 제 3 층간 절연막(120)으로는 실리콘 산화막(SiO2)이 이용될 수 있다.
제 3 층간 절연막(120) 상부에 제 1 하드 마스크막(HM1)을 형성한다. 본 실시예의 하드 마스크막(HM1)으로는 실리콘 질화막(125), 비정질 카본층(130), 실리콘 질산화막(135) 및 BARC층(140)의 적층막으로 구성될 수 있다. 본 실시예에서는 실리콘 질산화막(135)과 BARC층(140)사이에 개재되었던 폴리실리콘막을 제거하므로써, 접촉 불량의 원인을 제거하였다.
제 1 하드 마스크막(HM1) 상부에 비트 라인(또는 워드 라인) 방향으로 평행하도록 연장된 제 1 포토레지스트 패턴(145)을 형성한다. 제 1 포토레지스트 패턴(145)간의 간격은 노광 한계치 정도가 되도록 형성함이 바람직하다.
도 5를 참조하면, 제 1 포토레지스트 패턴(145)의 형태로 BARC층(140)을 식각한다음, 상기 제 1 포토레지스트 패턴(145)을 공지의 방식으로 제거한다. 이어서, BARC층(140)의 형태로, 실리콘 질산화막(135) 및 비정질 카본층(130)을 패터닝한다. 그후, BARC층(140) 및 실리콘 질산화막(135)을 공지의 방식으로 제거한다. 이때, BARC층(140) 및 실리콘 질산화막(135)은 그들 사이에는 폴리실리콘막 뿐만 아니라, 어떠한 층도 개재되어 있지 않으므로, 접착 불량 없이 하드 마스크의 역할을 수행하게 된다.
도 6을 참조하면, 비정질 카본층(130)을 공지의 방식으로 제거한 다음, 반도체 기판(100)의 결과물 상부에 제 2 하드 마스크막(HM2)을 형성한다. 제 2 하드 마스크막(HM2)으로는 SOC층(Spin on coating:150) 및 MFHM막(155)의 적층막이 이용될 수 있다. 제 2 하드 마스크막(HM2)의 MFHM막(155) 상부에 상기 제 1 포토레지스트 패턴(145)과 교차하는 방향으로 연장되는 제 2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제 2 포토레지스트 패턴도 마찬가지로, 그 간격이 노광 한계치 정도가 되도록 함이 바람직하다.
상기 제 2 포토레지스트 패턴의 형태로, 상기 MFHM막(155)을 패터닝한 후, 상기 제 2 포토레지스트 패턴을 제거한다.
도 7을 참조하면, 패터닝이 이루어진 MFHM막(155)의 형태로, SOC층(150)을 식각한다. SOG층(150) 역시, 상기 제 2 포토레지스트 패턴의 형태로 라인 형상을 이루도록 패터닝된다.
다음, 도 8에 도시된 바와 같이, MFHM막(155)을 공지의 방식으로 제거한다음, SOC층(150)을 마스크로 이용하여, 잔류하는 제 1 하드 마스크막(HM1)의 실리콘 질화막(125)을 식각하여, 최종 하부 전극용 하드 마스크 패턴(125a)을 형성한다. 하드 마스크 패턴(125a)은 상기 제 1 및 제 2 포토레지스트 패턴에 의해 이중으로 식각이 이루어진 상태이므로, 노광 한계 이하의 선폭 및 간격을 가질 수 있다.
SOC층(150)을 공지의 방식으로 제거한 다음, 상기 하드 마스크 패턴(125a)의 형태로 제 3 및 제 2 층간 절연막(120,115)을 식각하여, 하부 전극 콘택홀(H)을 형성한다.
도 9에 도시된 바와 같이, 하부 전극 콘택홀(H)이 충진되도록 금속막을 형성하여, 예비 하부 전극(도시되지 않음)을 형성한다. 도면에 도시되지 않았지만, 상기 예비 하부 전극은 상기 하부 전극 콘택홀(H)과 동일 높이를 갖는다.
그 후, 상기 예비 하부 전극을 하부 전극 콘택홀(H)의 하부에만 잔류하도록 과도 식각을 진행하여, 하부 전극(160)을 형성한다. 이에 따라, 하부 전극(160) 상부의 하부 전극 콘택홀(H) 공간은 비어 있게 된다.
도 10을 참조하면, 하부 전극(160)이 형성된 반도체 기판 결과물 표면에 스페이서용 물질층(165)을 고르게 피복한다. 스페이서용 물질층(165)은 예를 들어 실리콘 질화막이 이용될 수 있다.
스페이서용 물질층(165) 상부에 버퍼 절연막(170)을 형성한다. 버퍼 절연막(170)은 스페이서용 물질층(165)과 식각 선택비가 상이하면서, 낮은 스텝커버리지 특징을 가진 물질막을 사용함이 바람직하다. 버퍼 절연막(170)은 낮은 스텝 커버리지 특성 때문에, 하부 전극 콘택홀(H)의 측벽 상부에만 불균일한 두께로 증착이 이루어진다.
그 후, 도 11에 도시된 바와 같이, 버퍼 절연막(170)을 마스크로 이용하여, 노출된 하부 전극(160)의 상부면을 식각하여, 하부 전극 콘택홀(H) 측벽에 스페이서(165a)를 형성한다. 그후, 버퍼 절연막(170)을 제거한다.
다음, 상기 하부 전극(160) 상부의 콘택홀(H)의 내부에 상변화막(180)을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 하드 마스크막을 이용한 더블 패터닝 공정시, 폴리실리콘막의 사용을 배제하여, 적층된 하드 마스크막간의 접착 불량을 방지할 수 있다.
100 : 반도체 기판 115 : 제 2 층간 절연막
120 : 제 3 층간 절연막 HM1: 제 1 하드 마스크막
HM2 : 제 2 하드 마스크막
120 : 제 3 층간 절연막 HM1: 제 1 하드 마스크막
HM2 : 제 2 하드 마스크막
Claims (8)
- 피 식각층을 구비한 반도체 기판을 제공하는 단계;
상기 피 식각층 상부에 제 1 하드 마스크막을 형성하는 단계;
상기 제 1 하드 마스크막을 제 1 방향으로 연장되는 패턴 형태로 식각하는 단계;
상기 제 1 하드 마스크막 상부에 제 2 하드 마스크막을 형성하는 단계;
상기 제 2 하드 마스크막을 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 패턴 형태로 식각하는 단계;
상기 제 2 하드 마스크막의 형태로 상기 제 1 하드 마스크막을 식각하여, 하드 마스크 패턴을 형성하는 단계; 및
상기 하드 마스크 패턴의 형태로 피 식각층을 패터닝하여, 콘택홀을 형성하는 단계를 포함하며,
상기 제 1 하드 마스크막은 폴리 실리콘 프리(free) 적층막인 상변화 메모리 장치의 제조방법. - 제 1 항에 있어서,
상기 제 1 하드 마스크막은 실리콘 질화막, 비정질 카본층, 실리콘 질산화막 및 MFHM(multi function hard mask)층의 적층막으로 형성하는 상변화 메모리 장치의 제조방법. - 제 2 항에 있어서,
상기 제 1 하드 마스크막을 식각하는 단계는,
상기 제 1 하드 마스크막을 구성하는 층들 중, 상부의 층을 마스크로 이용하여 그 하부의 층을 식각하고, 상기 상부의 층을 제거하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 제 2 하드 마스크막은 SOC(spin on coating)층 및 MFHM층의 적층막으로 형성하는 상변화 메모리 장치의 제조방법. - 제 1 항에 있어서,
상기 반도체 기판은 스위칭 소자를 포함하고,
상기 콘택홀은 상기 스위칭 소자가 노출되도록 형성하는 상변화 메모리 장치의 제조방법. - 제 1 항에 있어서,
상기 콘택홀을 형성하는 단계 이후에,
상기 콘택홀 하부에 하부 전극을 형성하는 단계;
상기 콘택홀 측벽에 스페이서를 형성하는 단계; 및
상기 하부 전극 상부의 콘택홀 내부에 상변화막을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제 6 항에 있어서,
상기 하부 전극을 형성하는 단계는,
상기 콘택홀 내부에 충진되도록 금속막을 형성하는 단계; 및
상기 금속막을 과도 식각하여, 상기 콘택홀 하부에 잔류시키는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제 6 항에 있어서,
상기 스페이서를 형성하는 단계는,
상기 콘택홀 내벽에 스페이서용 물질층을 증착하는 단계;
상기 하부 전극 상부의 스페이서 물질층이 노출되도록 버퍼 절연층을 형성하는 단계; 및
상기 버퍼 절연층을 마스크로 이용하여 노출된 스페이서 물질층을 제거하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
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| KR1020100079319A KR20120016839A (ko) | 2010-08-17 | 2010-08-17 | 상변화 메모리 장치의 제조방법 |
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ID=45838973
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160143218A (ko) * | 2015-06-05 | 2016-12-14 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| CN113314408A (zh) * | 2021-04-23 | 2021-08-27 | 长江先进存储产业创新中心有限责任公司 | 一种硬掩膜叠层结构及半导体器件的形成方法 |
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2010
- 2010-08-17 KR KR1020100079319A patent/KR20120016839A/ko not_active Application Discontinuation
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| US9559147B2 (en) | 2015-06-05 | 2017-01-31 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| CN113314408A (zh) * | 2021-04-23 | 2021-08-27 | 长江先进存储产业创新中心有限责任公司 | 一种硬掩膜叠层结构及半导体器件的形成方法 |
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