KR20110072025A - 3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법 - Google Patents

3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법 Download PDF

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Abstract

3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법을 개시한다. 개시된 상변화 메모리 장치는 상기 반도체 기판상의 일 방향으로 연장되는 워드 라인 구조체, 및 상기 워드 라인 구조체의 측벽으로부터 상호 평행하게 연장되는 하나 또는 그 이상의 상변화 구조체를 포함하며, 상기 상변화 구조체는 상기 워드 라인과 일측부가 콘택되는 스위칭 소자, 상기 스위칭 소자의 일측부에 형성되는 가열 전극, 및 상기 가열 전극과 콘택되는 상변화 패턴으로 구성되는 상변화 메모리 셀을 포함한다.
상변화, 수평, 3D

Description

3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법{Phase Change Memory Having 3 Dimension Stack Structure and Method of Manufacturing the Same}
본 발명은 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단되었을 경우 저장 데이터의 유지 여부에 따라 휘발성 메모리 장치 및 비휘발성 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치에는 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치 등이 포함되며, 비휘발성 메모리 장치에는 플래시(flash) 메모리 및 EEPROM(Electrically Erasable Programmable Read Only Memory) 장치가 포함된다.
현재, 주로 사용되는 전자 제품인 디지털 카메라, 휴대폰 또는 MP3 플레이어 에 비휘발성 메모리 소자인 플래시 메모리 장치가 주로 사용되고 있다.
그런데, 상기 플래시 메모리 장치는 데이터를 기록 및 독출하는 과정에서 장시간이 요구되어, 플래시 메모리 장치를 대체하기 위하여 MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 상변화 메모리 장치(Phase-change Random Access Memory) 장치와 같은 새로운 반도체 장치가 연구 개발 중이다.
대체 소자로서, 상변화 메모리 장치는 열(heat)에 의해 결정(crystal) 상태와 비정질(amorphous) 상태로 상호 상변이를 일으키는 상변화 물질을 저장 매체로 이용한다. 상변화 물질로는 게르마늄(germanium; Ge), 안티몬(antimony; Sb) 및 텔루륨(tellurium; Te)로 구성된 칼코제나이드(chalcogenide) 화합물, 즉 GST 물질이 주로 이용된다.
상변화 물질의 열 제공원은 전류로서, 열의 양은 공급되는 전류의 크기 및 공급 시간에 의존한다. 이때, 상변화 물질은 결정 상태에 따라서 저항의 크기가 다르기 때문에, 저항 차이에 따라 논리 정보가 결정된다.
이와 같은 상변화 메모리 장치 역시, 집적 밀도 개선이 최우선 과제이며, 칩 면적을 줄이기 위한 연구가 계속되고 있다. 하지만, 노광원의 한계로 인해, 최소 선폭(minimum feature size)을 줄이는 데 한계에 봉착하였다.
본 발명은 노광원의 영향 없이 집적 밀도를 향상시킬 수 있는 상변화 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따른 상변화 메모리 장치는 상기 반도체 기판상의 일 방향으로 연장되는 워드 라인 구조체, 및 상기 워드 라인 구조체의 측벽으로부터 상호 평행하게 연장되는 하나 또는 그 이상의 상변화 구조체를 포함하며, 상기 상변화 구조체는 상기 워드 라인과 일측부가 콘택되는 스위칭 소자, 상기 스위칭 소자의 일측부에 형성되는 가열 전극, 및 상기 가열 전극과 콘택되는 상변화 패턴으로 구성되는 상변화 메모리 셀을 포함한다.
본 발명의 다른 실시예에 따른 상변화 메모리 장치는 셀 영역 및 소자 분리 영역이 마련되어 있는 반도체 기판, 상기 셀 영역의 일 가장자리 부분에 배치되며, 복수 개의 워드 라인들이 층간 절연막을 사이에 두고 적층되어 구성되는 워드 라인 구조체, 상기 워드 라인들의 측벽으로부터 수직인 방향으로 상호 평행하게 연장되는 복수의 상변화 구조체를 포함하며, 상기 상변화 구조체 각각은 상기 적층된 워드 라인으로부터 상기 수직인 방향으로 연장되는 상변화 메모리 셀들이 각각 적층되어 구성되고, 상기 적층된 상변화 메모리 셀들은 상기 층간 절연막을 사이에 절연되어 있으며, 상기 상변화 메모리 셀은 수평 방향으로 배열되는 스위칭 소자, 가 열 전극 및 상변화 패턴을 구비한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법은 다음과 셀 영역 및 소자 분리 영역이 한정된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 셀 영역 일측에 적층된 복수의 워드 라인을 포함하는 워드 라인 구조체를 형성하는 단계; 상기 워드 라인 구조체의 일측벽으로부터 상호 평행하게 연장되며, 상기 연장 방향을 따라 스위칭 소자, 가열 전극 및 상변화 패턴이 순차적으로 형성된 상변화 메모리 셀을 포함하는 상변화 구조체를 복수 개 형성하는 단계; 상기 복수개의 상변화 구조체의 측벽에 상부 전극을 각각 형성하는 단계; 및 상기 상변화 구조체 상부 각각에 형성되며, 상기 상부 전극과 콘택을 이루도록 연장되는 비트 라인을 형성하는 단계를 포함하며, 상기 상변화 구조체는 상기 상변화 구조물이 상기 워드 라인에 대응하는 수만큼 적층되어 구성된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1 내지 도 13은 본 발명의 실시예에 따른 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 사시도이다.
도 1을 참조하면, 셀 영역(cell) 및 소자 분리 영역(ISO)이 구분되어 있는 반도체 기판(100) 상부에 제 1 층간 절연막(115), 제 1 도전막(120), 제 2 층간 절연막(125), 제 2 도전막(130) 및 제 3 층간 절연막(135)을 순차적으로 증착하여 스 택 구조물(S)을 형성한다. 제 1 도전막(120) 및 제 2 도전막(130)은 워드 라인의 역할을 하는 물질로서, 예를 들어, 텅스텐과 같은 금속막이 이용될 수 있고, 각각 동일한 두께로 형성될 수 있다.
도 2를 참조하면, 셀 영역(cell)에 해당하는 반도체 기판(100)의 결과물 상부에 마스크 패턴(도시되지 않음)을 형성한 다음, 노출된 스택 구조물(S)을 식각하여, 상기 스택 구조물(S)을 상기 셀 영역(cell) 상에 잔류시킨다. 이어서, 상기 마스크 패턴을 공지의 방식으로 제거한다. 다음, 소자 분리 영역(ISO)이 충분히 매립되도록 제 1 평탄화막(140)을 증착한 다음, 제 1 평탄화막(140)을 화학적 기계적 연마하여, 상기 셀 영역(cell)상의 스택 구조물(S)의 주변에 제 1 평탄화막(140)을 잔류시킨다. 상기 화학적 기계적 연마는 예를 들어, 제 3 층간 절연막(135)이 노출되도록 진행될 수 있다. 상기 제 1 평탄화막(140)은 예를 들어, 소자 분리막의 역할을 할 수 있으며, 실리콘 절연막등의 절연물로 형성될 수 있다.
도 3을 참조하면, 셀 영역(cell)의 스택 구조물(S)의 일측에 위치하는 제 1 평탄화막(140)을 선택적으로 제거한다. 제 1 평탄화막(140)의 선택적 제거는 알려진 포토리소그라피 공정으로 진행될 수 있다. 제 1 평탄화막(140)의 선택적 제거에 의해, 제 1 및 제 2 도전막(120,130)의 측벽이 노출된다. 이어서, 노출된 제 1 및 제 2 도전막(120,130)의 측벽면을 소정 길이(폭)만큼 식각하여, 셀 영역(cell)의 가장자리 일부에 제 1 및 제 2 도전막(120,130)을 잔류시킨다. 여기서, 잔류된 제 1 및 제 2 도전막(121,131)은 곧 제 1 및 제 2 워드 라인이 된다. 이때, 제 1 및 제 2 도전막(120,130)의 제거에 의해, 상기 제 1 내지 제 3 층간 절연 막(115,125,135) 사이에는 개구가 측벽에 위치하는 수평 홀(h1,h2)이 형성된다. 상기 제 1 및 제 2 도전막(120,130)은 습식 식각 방식으로 제거될 수 있다.
도 4를 참조하면, 수평홀(h1,h2) 각각에 쇼트키 다이오드(140)를 형성한다. 상기 쇼트키 다이오드층(140a,140b)은 수평 홀(h1,h2) 내부의 제 1 및 제 2 워드 라인(121,131) 측벽에 n형 혹은 p형 불순물이 도핑된 폴리실리콘층(141)을 증착한 다음, 에치백, 예를 들어, 등방성 에치백하여 얻어진다. 이때, 상기 쇼트키 다이오드층(140) 및 상기 워드 라인(121 또는 131)의 수평 길이는 상기 수평 홀(h1,h2)의 수평 길이보다 작다.
다음, 상기 쇼트키 다이오드층(140)의 측부 표면에 오믹 콘택층(145)을 형성한다. 이때, 오믹 콘택층(145)은 상기 쇼트키 다이오드층(140)의 측벽면에 전이 금속막(도시되지 않음)을 형성한 후, 선택적 열처리 방식에 의해 형성될 수 있다. 혹은 오믹 콘택층(145) 자체를 증착할 수도 있다.
도 5에 도시된 바와 같이, 수평홀(h1,h2)의 내측 표면을 따라 가열 전극용 도전층을 증착한 다음, 수평 홀(h1,h2)의 내부에만 잔류할 수 있도록 상기 가열 전극용 도전층을 에치백하여, 상기 오믹 콘택층(145) 및 수평 홀(h1,h2)의 표면에 가열 전극(150)을 형성한다.
도 6에 도시된 바와 같이, 후속의 노드 분리 공정을 위해 반도체 기판(100) 결과물이 균일한 높이를 가질 수 있도록 제 2 평탄화막(155)을 형성한다.
도 7을 참조하면, 적층 연장된 쇼트키 다이오드층(140)을 개별적으로 노드 분리시키기 위하여, 상기 적층 연장된 쇼트키 다이오드층(140)내에 적어도 하나의 라인 홈(160)을 형성한다. 이에 따라, 적층 연장된 쇼트키 다이오드층(140)은 복수의 라인 구조물(L1,L2)로 구분되고, 각각의 라인 구조물(L1,L2)내에 상하로 적층된 복수의 쇼트키 다이오드((D1,D2)가 한정된다. 이때, 상기 라인 홈(160)의 일측 단부는 상기 제 2 평탄화막(155)과 맞닿을 수 있고, 타측 단부는 워드 라인(121,131)과 맞닿을 수 있다. 다음, 제 2 평탄화막(155)을 제거한다. 제 2 평탄화막(155)은 습식 식각 용액에 딥핑(dipping) 방식으로 제거될 수 있다.
도 8에 도시된 바와 같이, 수평홀(h1,h2)이 매립되도록 반도체 기판(100) 결과물 상부에 상변화 물질막을 소정 두께로 증착한 다음, 상기 수평홀(h1,h2) 내부에 매립되도록 상기 상변화 물질막을 에치백하여, 상변화 패턴(165)을 형성한다. 상기 상변화 패턴(165)은 일측 표면은 외부로 노출되고 그외의 표면은 상기 가열 전극(150)에 의해 상부, 하부 및 타측부가 둘러싸여 진다. 이에 따라, 라인 구조물(L1,L2) 형태의 상변화 구조체가 완성된다. 이하, 하나의 수평홀(h1 또는 h2)에 형성되는 스위칭 소자(D1 또는 D2), 가열 전극(150) 및 상변화 패턴(165)을 상변화 메모리 셀이라 통칭할 것이고, 상기 상변화 메모리 셀들이 적층되어 구성되는 상기 라인 구조물(L1,L2)을 상변화 구조체라 칭할 것이다.
다음, 도 9에 도시된 바와 같이, 반도체 기판(100) 결과물 표면을 따라 상부 전극용 도전층(170)을 소정 두께로 증착한 다음, 상기 라인 구조물(L1,L2)의 상부, 측부 및 상기 라인 홈(160) 내부가 충진될 수 있도록 에치백한다. 다음, 상부 전극용 도전층(170)이 형성된 반도체 기판(100) 결과물 상부에 소자 분리용 절연막(175)을 증착한다음, 상기 소자 분리용 절연막(175)이 상기 상부 전극용 도전 층(170) 상에 소정 두께로 잔류되도록 평탄화한다. 이에 따라, 반도체 기판(100) 결과물은 평탄화된 표면을 갖게 된다.
도 10을 참조하면, 상부 전극용 도전층(170)이 노드 분리될 수 있도록, 상기 상부 전극용 도전층(170) 및 소자 분리용 절연막(175)을 상기 상변화 구조체(L1,L2) 형태로 패터닝한다. 이에 따라, 각 상변화 구조체(L1,L2)별로 상부 전극(171)이 형성된다. 즉, 하나의 상변화 구조체(L1 또는 L2)를 구성하는 복수의 상변화 메모리 셀은 하나의 상부 전극(171)과 전기적으로 연결될 것이다. 여기서, L1',L2'는 상부 전극(171)이 측벽에 형성된 상변화 구조체를 지시한다.
도 11을 참조하면, 반도체 기판(100) 결과물 상부에 제 3 평탄화막(도시되지 않음)을 증착한다음, 최상부의 층간 절연막, 즉 제 3 층간 절연막(135)이 노출되도록 상기 제 3 평탄화막, 소자 분리용 절연막(175) 및 상부 전극용 도전층(170)을 화학적 기계적 연마한다. 상기 제 3 평탄화막은 상기 화학적 기계적 연마를 진행하기 위하여 제공되는 막으로서, 상기 상변화 구조체(L1',L2') 사이에 잔류될 수 있다. 상기 화학적 기계적 연마에 따라, 상기 상부 전극(171)이 상부 표면이 외부로 노출된다.
도 12에 도시된 바와 같이, 결과물 상부에 금속막을 증착한 다음, 상기 상변화 구조체(L1',L2') 상부에, 상기 상변화 구조체(L1',L2')와 평행하도록 패터닝하여, 비트 라인(180)을 형성한다. 이때, 상기 비트 라인(180)은 상기 상변화 구조체(L1',L2')의 폭보다 좁은 폭을 가질 수 있다.
도 13에 도시된 바와 같이, 제 3 층간 절연막(135), 제 2 워드 라인(131) 및 제 2 층간 절연막(125)의 일측 가장자리 영역을 식각하여, 제 1 워드 라인(121, 최하단의 워드 라인)의 일 부분을 노출시킨다. 연이어, 제 3 층간 절연막(135)의 일측 가장자리 영역을 더 식각하여, 제 2 워드 라인(131)의 일 부분을 노출시킨다. 이러한 식각을 통하여, 제 1 및 제 2 워드 라인(121,131)의 일측 가장자리부는 계단형 구조를 갖게 된다. 그후, 반도체 기판(100) 결과물 상부에 금속간 절연막(도시되지 않음)을 형성한 다음, 계단 형태를 갖는 상기 제 2 및 제 1 워드 라인(131,121)이 노출되도록 상기 금속간 절연막을 식각하여 콘택홀(도시되지 않음)을 형성한다. 다음, 상기 콘택홀 내부에 도전층을 매립시켜 콘택 플러그(185)를 형성한다음, 상기 콘택 플러그(185)와 콘택되면서, 상기 비트 라인(180)과 직교하도록 워드 라인 배선(190)을 형성한다.
이와 같은 본 발명의 상변화 메모리 장치는 상변화 메모리 셀을 구성하는 스위칭 다이오드(D1,D2) 및 상변화 패턴(165)이 수평 방향으로 라인 형태로 연장되며, 이러한 라인 형태의 상변화 메모리 셀이 복수개가 적층되어 구성되므로, 한정된 면적에 복수의 상변화 메모리 셀을 집적시킬 수 있다.
본 발명은 상기한 실시예에 한정되는 것은 아니다.
예를 들어, 본 실시예에서는 설명의 편의를 위해 2층의 워드 라인을 형성하는 예에 대해 설명하였지만, 여기에 국한되지 않고, 공정 조건이 허용할 수 있는 범위내에서 가능한 많은 수의 워드 라인이 적층될 수 있다.
아울러, 본 실시예에서는 두 개의 라인 구조물에 대해 설명하고 있지만, 여기에 한정되지 않고, 일정 방향으로 연장되는 워드 라인(121,131)에 대해 복수개의 라인 구조물이 연장될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 내지 도 13은 본 발명의 실시예에 따른 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 121,131: 워드 라인
D1,D2 : 다이오드 150 : 가열 전극
165 : 상변화 패턴 171 : 상부 전극

Claims (37)

  1. 반도체 기판;
    상기 반도체 기판상의 일 방향으로 연장되는 워드 라인 구조체; 및
    상기 워드 라인 구조체의 측벽으로부터 상호 평행하게 연장되는 하나 또는 그 이상의 상변화 구조체를 포함하며,
    상기 상변화 구조체는 상기 워드 라인과 일측부가 콘택되는 스위칭 소자, 상기 스위칭 소자의 일측부에 형성되는 가열 전극, 및 상기 가열 전극과 콘택되는 상변화 패턴으로 구성되는 상변화 메모리 셀을 포함하는 상변화 상변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인 구조체는 복수 개의 워드 라인이 층간 절연막을 사이에 두고 적층 배치되는 상변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 상변화 구조체는 상기 워드 라인이 적층된 수에 대응되는 수만큼의 상기 상변화 메모리 셀이 상기 층간 절연막을 사이에 두고 적층되어 구성되는 상변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 상변화 구조체 일측벽에 형성되는 상부 전극을 더 포함하는 상변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 상부 전극의 일측벽 및 상기 워드 라인 구조체의 타측벽 각각에 소자 분리막이 더 형성되어 있는 상변화 메모리 장치.
  6. 제 4 항에 있어서,
    상기 상변화 구조체의 최상부에 형성되며, 상기 상부 전극과 콘택되도록 연장되는 비트 라인을 더 포함하는 상변화 메모리 장치.
  7. 제 6 항에 있어서,
    상기 비트 라인 상부에 상기 비트 라인과 전기적으로 절연되도록 형성되며, 상기 워드 라인 구조체와 전기적으로 연결되도록 구성되는 워드 라인 배선을 더 포함하는 상변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 워드 라인 배선은 상기 비트 라인과 직교하는 방향으로 연장되는 상변화 메모리 장치.
  9. 제 1 항에 있어서,
    상기 스위칭 소자는 상기 워드 라인의 일측벽에 형성되는 도전성을 갖는 폴리실리콘층으로 구성되는 상변화 메모리 장치.
  10. 제 1 항에 있어서,
    상기 스위칭 소자와 상기 가열 전극 사이에 오믹 콘택층이 더 형성되어 있는 상변화 메모리 장치.
  11. 제 10 항에 있어서,
    상기 가열 전극은 상기 상변화 패턴의 상하부 및 상기 오믹 콘택층과 콘택되는 상변화 패턴의 타측벽을 피복하도록 구성되는 상변화 메모리 장치.
  12. 셀 영역 및 소자 분리 영역이 마련되어 있는 반도체 기판;
    상기 셀 영역의 일 가장자리 부분에 배치되며, 복수 개의 워드 라인들이 층간 절연막을 사이에 두고 적층되어 구성되는 워드 라인 구조체;
    상기 워드 라인들의 측벽으로부터 수직인 방향으로 상호 평행하게 연장되는 복수의 상변화 구조체를 포함하며,
    상기 상변화 구조체 각각은 상기 적층된 워드 라인으로부터 상기 수직인 방향으로 연장되는 상변화 메모리 셀들이 각각 적층되어 구성되고, 상기 적층된 상변화 메모리 셀들은 상기 층간 절연막을 사이에 절연되어 있으며, 상기 상변화 메모 리 셀은 수평 방향으로 배열되는 스위칭 소자, 가열 전극 및 상변화 패턴을 구비하는 상변화 메모리 장치.
  13. 제 12 항에 있어서,
    상기 워드 라인은 금속층을 포함하는 상변화 메모리 장치.
  14. 제 13 항에 있어서,
    상기 스위칭 소자는,
    상기 워드 라인의 일측벽에 형성되는 도전성을 갖는 폴리실리콘층을 포함하는 상변화 메모리 장치.
  15. 제 14 항에 있어서,
    상기 폴리실리콘층의 일측벽에 오믹 콘택층이 더 형성되는 상변화 메모리 장치.
  16. 제 15 항에 있어서,
    상기 가열 전극은 상기 상변화 패턴의 상 하부 및 상기 오믹 콘택층과 콘택되는 상기 상변화 패턴의 타측벽을 피복하도록 구성되는 상변화 메모리 장치.
  17. 제 12 항에 있어서,
    상기 복수의 상변화 구조체의 각 측벽에 상부 전극이 더 형성되는 상변화 메모리 장치.
  18. 제 17 항에 있어서,
    상기 상부 전극은 상기 상변화 구조체를 구성하는 복수의 상변화 메모리 셀들과 각각 콘택되는 상변화 메모리 장치.
  19. 제 17 항에 있어서,
    상기 상부 전극의 일측벽 및 상기 워드 라인 구조체의 타측벽에 해당하는 상기 소자 분리 영역에 소자 분리막이 더 형성되어 있는 상변화 메모리 장치.
  20. 제 17 항에 있어서,
    상기 상변화 구조체의 상부에 상기 상부 전극과 콘택되도록 연장되는 비트 라인을 더 포함하는 상변화 메모리 장치.
  21. 제 20 항에 있어서,
    상기 상변화 구조체의 상부 표면에는 상기 층간 절연막이 위치하는 상변화 메모리 장치.
  22. 제 20 항에 있어서,
    상기 비트 라인 상부에 상기 비트 라인과 전기적으로 절연되도록 형성되며, 상기 워드 라인 구조체의 각 워드 라인들과 각각 전기적으로 연결되는 복수의 워드 라인 배선을 더 포함하는 상변화 메모리 장치.
  23. 제 22 항에 있어서,
    상기 복수의 워드 라인 배선은 상호 절연을 이루며 평행하게 배열되는 상변화 메모리 장치.
  24. 제 22 항에 있어서,
    상기 워드 라인 구조체를 구성하는 적층된 워드 라인들은 일측단부가 계단 형태를 갖도록 상부로 갈수록 점진적으로 감소되는 길이를 갖는 상변화 메모리 장치.
  25. 제 24 항에 있어서,
    상기 비트 라인과 상기 복수의 워드 라인 배선 사이에 금속간 절연막이 더 개재되어 있는 상변화 메모리 장치.
  26. 제 25 항에 있어서,
    상기 복수의 워드 라인 배선과 상기 워드 라인들은 상기 금속간 절연막을 관통하는 복수의 콘택 플러그에 의해 각각 연결되는 상변화 메모리 장치.
  27. 셀 영역 및 소자 분리 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 셀 영역 일측에 적층된 복수의 워드 라인을 포함하는 워드 라인 구조체를 형성하는 단계;
    상기 워드 라인 구조체의 일측벽으로부터 상호 평행하게 연장되며, 상기 연장 방향을 따라 스위칭 소자, 가열 전극 및 상변화 패턴이 순차적으로 형성된 상변화 메모리 셀을 포함하는 상변화 구조체를 복수 개 형성하는 단계;
    상기 복수개의 상변화 구조체의 측벽에 상부 전극을 각각 형성하는 단계; 및
    상기 상변화 구조체 상부 각각에 형성되며, 상기 상부 전극과 콘택을 이루도록 연장되는 비트 라인을 형성하는 단계를 포함하며,
    상기 상변화 구조체는 상기 상변화 메모리 셀이 상기 워드 라인에 대응하는 수만큼 적층되어 구성되는 상변화 메모리 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 워드 라인 구조체를 형성하는 단계는,
    상기 반도체 기판 상부에 제 1 층간 절연막, 제 1 도전막, 제 2 층간 절연막, 제 2 도전막 및 제 3 층간 절연막을 순차적으로 적층하여 스택 구조물을 형성하는 단계;
    상기 스택 구조물을 셀 영역에 존재하도록 패터닝하는 단계; 및
    상기 제 1 도전막 및 제 2 도전막의 측벽을 소정 길이(폭)만큼 식각하여, 상 기 워드 라인을 형성하는 단계를 포함하며,
    상기 제 1 도전막 및 제 2 도전막을 에치백하는 단계에 의해, 상기 제 1 및 제 2 층간 절연막 사이 및 상기 제 2 및 제 3 층간 절연막 사이에 수평홀이 형성되는 상변화 메모리 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 상변화 구조체를 형성하는 단계는,
    상기 워드 라인 측벽의 상기 수평홀 각각에 상기 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자 측벽의 상기 수평홀 내에 상기 가열 전극을 형성하는 단계; 및
    상기 가열 전극 표면의 상기 수평홀 내 상기 상변화 패턴을 형성하는 단계를 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 스위칭 소자를 형성하는 단계는,
    상기 워드 라인 측벽에 폴리실리콘층을 증착하는 단계; 및
    상기 폴리실리콘층을 상기 수평홀 내측에 위치하도록 에치백하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 스위칭 소자와 상기 가열 전극 사이에 오믹 콘택층을 형성하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
  32. 제 29 항에 있어서,
    상기 가열 전극을 형성하는 단계는,
    상기 수평홀의 내부 표면을 따라 도전막을 증착하는 단계; 및
    상기 수평홀 내부 표면에 잔류되도록 상기 도전막을 에치백하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  33. 제 32 항에 있어서,
    상기 상변화 패턴을 형성하는 단계는,
    상기 수평홀 내부가 충진되도록 상변화 물질막을 증착하는 단계;
    상기 상변화 물질막을 상기 가열 전극으로 피복된 상기 수평홀 내부에 매립되도록 에치백하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  34. 제 29 항에 있어서,
    상기 가열 전극을 형성하는 단계와, 상기 상변화 패턴을 형성하는 단계 사이에 상기 수평홀내의 가열 전극 및 스위칭 소자를 라인 형태로 패터닝하여 노드 분리하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
  35. 제 27 항에 있어서,
    상기 비트 라인을 형성하는 단계 이후에,
    상기 비트 라인과 전기적으로 절연되면서, 상기 워드 라인과 각각 연결되는 워드 라인 배선을 형성하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
  36. 제 35 항에 있어서,
    상기 워드 라인 배선을 형성하는 단계는,
    상기 워드 라인들의 가장자리 부분을 노출시키는 단계;
    상기 반도체 기판 결과물 상부에 금속간 절연막을 형성하는 단계;
    상기 워드 라인의 가장자리 부분과 콘택되도록 상기 금속간 절연막 상부에 복수의 워드 라인 배선을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  37. 제 27 항에 있어서,
    상기 소자 분리 영역에 소자 분리막을 형성하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
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